CN111916424A - 形成电子装置的方法及相关电子装置及电子系统 - Google Patents
形成电子装置的方法及相关电子装置及电子系统 Download PDFInfo
- Publication number
- CN111916424A CN111916424A CN202010307397.4A CN202010307397A CN111916424A CN 111916424 A CN111916424 A CN 111916424A CN 202010307397 A CN202010307397 A CN 202010307397A CN 111916424 A CN111916424 A CN 111916424A
- Authority
- CN
- China
- Prior art keywords
- additional
- dielectric
- interconnect
- barrier material
- structures
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000000034 method Methods 0.000 title claims abstract description 152
- 239000000463 material Substances 0.000 claims abstract description 514
- 230000004888 barrier function Effects 0.000 claims abstract description 207
- 239000004020 conductor Substances 0.000 claims abstract description 69
- 238000002955 isolation Methods 0.000 claims abstract description 61
- 230000008569 process Effects 0.000 claims description 101
- 239000003989 dielectric material Substances 0.000 claims description 44
- 229920002120 photoresistant polymer Polymers 0.000 claims description 38
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 35
- 239000010949 copper Substances 0.000 claims description 23
- 229910052802 copper Inorganic materials 0.000 claims description 12
- 239000010936 titanium Substances 0.000 claims description 12
- 229910052721 tungsten Inorganic materials 0.000 claims description 11
- 239000010937 tungsten Substances 0.000 claims description 11
- 230000001747 exhibiting effect Effects 0.000 claims description 10
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 10
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 9
- 229910052715 tantalum Inorganic materials 0.000 claims description 9
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 9
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 8
- 229910052707 ruthenium Inorganic materials 0.000 claims description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 229910004009 SiCy Inorganic materials 0.000 claims description 5
- 229910052681 coesite Inorganic materials 0.000 claims description 5
- 238000004891 communication Methods 0.000 claims description 5
- 229910052906 cristobalite Inorganic materials 0.000 claims description 5
- 229910052682 stishovite Inorganic materials 0.000 claims description 5
- 229910052905 tridymite Inorganic materials 0.000 claims description 5
- 239000011229 interlayer Substances 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 25
- 238000001020 plasma etching Methods 0.000 description 16
- 238000005530 etching Methods 0.000 description 14
- 238000012545 processing Methods 0.000 description 13
- 239000000203 mixture Substances 0.000 description 12
- 238000005137 deposition process Methods 0.000 description 10
- 238000005240 physical vapour deposition Methods 0.000 description 9
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 238000010884 ion-beam technique Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910045601 alloy Inorganic materials 0.000 description 7
- 239000000956 alloy Substances 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 7
- 230000008878 coupling Effects 0.000 description 7
- 238000010168 coupling process Methods 0.000 description 7
- 238000005859 coupling reaction Methods 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 5
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 5
- 229910010271 silicon carbide Inorganic materials 0.000 description 5
- 229910017107 AlOx Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910003087 TiOx Inorganic materials 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 239000005388 borosilicate glass Substances 0.000 description 4
- 150000001875 compounds Chemical class 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 229940104869 fluorosilicate Drugs 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 229910003481 amorphous carbon Inorganic materials 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000011572 manganese Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 239000012808 vapor phase Substances 0.000 description 3
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 description 2
- 229910020286 SiOxNy Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000003618 dip coating Methods 0.000 description 2
- 238000007598 dipping method Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052748 manganese Inorganic materials 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- -1 tungsten nitride Chemical class 0.000 description 2
- 230000000007 visual effect Effects 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910004012 SiCx Inorganic materials 0.000 description 1
- 229910004304 SiNy Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000009411 base construction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- HPDFFVBPXCTEDN-UHFFFAOYSA-N copper manganese Chemical compound [Mn].[Cu] HPDFFVBPXCTEDN-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 239000010955 niobium Substances 0.000 description 1
- 229910000484 niobium oxide Inorganic materials 0.000 description 1
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- HLLICFJUWSZHRJ-UHFFFAOYSA-N tioxidazole Chemical compound CCCOC1=CC=C2N=C(NC(=O)OC)SC2=C1 HLLICFJUWSZHRJ-UHFFFAOYSA-N 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Geometry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本专利申请案涉及形成电子装置的方法及相关电子装置及电子系统。一种电子装置包括：电介质结构；互连结构，其延伸到所述电介质结构中且具有所述电介质结构的最上垂直边界上方的最上垂直边界；额外屏障材料，其覆盖所述电介质结构的所述最上垂直边界上方的所述互连结构的表面；隔离材料，其上覆于所述额外屏障材料；及至少一个气隙，其横向介入于彼此横向相邻的所述互连结构中的至少两者之间。所述互连结构中的每一者包括导电材料及介入于所述导电材料与所述电介质结构之间的屏障材料。所述至少一个气隙从所述隔离材料的下部垂直延伸穿过所述额外屏障材料而到所述电介质结构中。
Description
优先权主张
本申请案主张2019年5月10日申请的题为“形成电子装置的方法及相关电子装置及电子系统(Methods of Forming Electronic Devices,and Related ElectronicDevices and Electronic Systems)”的序列号为16/409,176的美国临时专利申请案的申请日期的权益。
技术领域
本发明的实施例涉及电子装置设计及制造领域。更具体来说，本发明的实施例涉及形成在相邻导电结构之间包含气隙的电子装置的方法及相关电子装置及电子系统。
背景技术
电子装置(例如半导体装置、存储器装置)设计者希望通过减小个别特征的尺寸(例如临界尺寸)及通过减小相邻特征之间的间隔距离来不断提高电子装置内的特征的集成度或密度。随着导电特征(例如导电结构，例如互连结构)的尺寸及间距减小，电阻电容(RC)延迟(例如由导电结构中的电阻及导电特征之间的电容引起的信号的传播延迟)、串扰(例如导电特征之间的信号干扰)及电力耗散(例如通过电路中的不合意电容充电及放电耗尽的动态电力)会负面影响合意电子装置性能。
RC延迟、串扰及电力耗散各自受相邻(例如横向相邻)导电特征之间的电容耦合影响。相邻导电特征之间的耦合电容受包含用于分离相邻导电特征的材料的各种因素影响。具有相对较高介电常数的材料增强相邻导电特征之间的电容耦合，而具有相对较低介电常数的材料减弱相邻导电特征之间的电容耦合。因此，希望使用低介电常数(通常称为“低k”)材料来分离相邻导电特征。
空气具有略大于1.0的介电常数(1.0是最低可能介电常数)。因此，减弱相邻导电特征之间的电容耦合的一种方法已在相邻导电特征之间形成气隙。不幸地，在相邻导电特征之间形成气隙的常规方法会导致以下一或多者：导电特征不合意损坏(例如，当导电材料遭受消减过程(例如蚀刻过程)以形成气隙时)、不一致气隙形成、不合意气隙尺寸(例如，不合意小气隙尺寸)及/或形状及气隙与相邻导电特征之间的相对较高介电常数材料的不合意量(这会削减空气的低介电常数的益处)。
因此，需要形成在其相邻导电特征(例如相邻导电结构，例如相邻互连结构)之间包含气隙的电子装置的新的、简单且具成本效益的方法，以及相关电子装置及电子系统。
发明内容
本发明的实施例涉及形成在相邻导电结构之间包含气隙的电子装置的方法及相关电子装置及电子系统。在一些实施例中，一种电子装置包括：电介质结构；互连结构，其延伸到所述电介质结构中且具有所述电介质结构的最上垂直边界上方的最上垂直边界；额外屏障材料，其覆盖所述电介质结构的所述最上垂直边界上方的所述互连结构的表面；隔离材料，其上覆于所述额外屏障材料；及至少一个气隙，其横向介入于彼此横向相邻的所述互连结构中的至少两者之间。所述互连结构中的每一者包括导电材料及介入于所述导电材料与所述电介质结构之间的屏障材料。所述至少一个气隙从所述隔离材料的下部垂直延伸穿过所述额外屏障材料而到所述电介质结构中。
在额外实施例中，一种电子装置包括：电介质结构；第一互连结构，其包括第一部分及第二部分，所述第一部分嵌入于所述电介质结构中，且所述第二部分与所述第一部分相连续且从所述电介质结构突出；第二互连结构，其基本上平行于所述第一互连结构延伸且包括第三部分及第四部分，所述第三部分嵌入于所述电介质结构中，且所述第四部分与所述第三部分相连续且从所述电介质结构突出；及气隙，其在所述电介质结构中介于所述第一互连结构的所述第一部分与所述第二互连结构的所述第三部分之间。
在又额外实施例中，一种形成电子装置的方法包括：形成垂直延伸到电介质结构中的互连结构，所述互连结构各自包括导电材料及介入于所述导电材料与所述电介质结构之间的屏障材料。使所述电介质结构相对于所述互连结构凹进以在所述互连结构的上部之间形成沟槽。在所述沟槽内及外的所述互连结构及所述电介质结构的表面之上共形地形成额外屏障材料。在所述额外屏障材料之上形成牺牲材料，使得所述沟槽中的至少一者内保持基本上无所述牺牲材料，所述牺牲材料展现垂直延伸穿过其而到所述沟槽中的所述至少一者的剩余部分的狭槽。选择性地移除所述沟槽中的所述至少一者内暴露的所述额外屏障材料的部分及其下电介质结构的部分以形成垂直延伸到所述电介质结构中且横向相邻于所述互连结构中的至少两者的至少一个额外沟槽。在所述至少一个额外沟槽外的所述额外屏障材料的表面之上形成隔离材料以在所述互连结构中的所述至少两者之间形成至少一个经围封气隙。
在另外实施例中，一种电子系统包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置。所述存储器装置包括结构，其包括：互连结构，其垂直延伸到电介质结构中且具有从所述电介质结构的上表面垂直偏移的上表面；低k电介质材料，其在所述电介质结构的所述上表面上方的所述互连结构的表面上；电介质材料，其上覆于所述低k电介质材料；及气隙，其横向介入于至少一些所述互连结构之间。所述互连结构各自包括：屏障材料，其在所述电介质结构的表面上且包括含钽材料、含钨材料、含钛材料及含钌材料中的一或多者；及导电含铜材料，其在所述屏障材料的表面上。所述气隙从所述电介质材料内的位置垂直延伸穿过所述低k电介质材料而到所述电介质结构内的其它位置。
附图说明
图1A到1F是说明根据本发明的实施例的形成电子装置的电子装置结构的方法的简化部分横截面图。
图2A到2D是说明根据本发明的额外实施例的形成电子装置的电子装置结构的方法的简化部分横截面图。
图3是根据本发明的实施例的电子系统的示意框图。
具体实施方式
本文中描述形成电子装置的方法及相关电子装置及电子系统。在一些实施例中，一种形成电子装置的方法包括形成垂直延伸到电介质结构中的互连结构。所述互连结构各自个别地包含导电材料及介入于所述导电材料与所述电介质结构之间的屏障材料。选择性地移除所述电介质结构的上部以在所述互连结构的上部之间形成沟槽。在所述沟槽内及外的所述互连结构及所述电介质结构的表面上或之上共形地形成额外屏障材料。在所述额外屏障材料上或之上形成牺牲材料，使得所述沟槽中的一或多者内保持基本上无所述牺牲材料。所述牺牲材料展现垂直延伸穿过其而到所述一或多个沟槽的一或多个剩余部分的一或多个狭槽。选择性地移除所述沟槽的所述一或多者内暴露的所述额外屏障材料的部分及其下电介质结构的部分以形成于垂直延伸到所述电介质结构中且横向相邻于所述互连结构中的两者或两者以上的一或多个额外沟槽处。在所述一或多个额外沟槽外的所述额外屏障材料的表面上或之上形成隔离材料以在所述互连结构中的所述两者或两者以上之间形成一或多个气隙。本发明的方法可促成依赖于高特征密度的电子装置结构、电子装置及电子系统的提高可靠性及性能。
以下描述提供例如材料类型、材料厚度及处理条件的特定细节来提供本发明的实施例的详尽描述。然而，所属领域的一般技术人员应理解，可无需使用这些特定细节来实践本发明的实施例。其实，可结合工业中使用的常规制造技术来实践本发明的实施例。另外，下文将提供的描述不形成用于制造电子装置的完整流程图。下文将描述的电子装置结构不形成完整电子装置。下文将仅详细描述理解本发明的实施例所需的那些过程行为及结构。用于由电子装置结构形成完整电子装置的额外行为可通过常规制造技术执行。还应注意，本申请案所附的任何图仅供说明且因此未按比例绘制。另外，图间共同元件可保留相同数字标示。
如本文中使用，术语“经配置”指代以预定方式促成至少一个结构及至少一个设备中的一或多者的操作的所述结构及所述设备中的一或多者的大小、形状、材料组成、材料分布、定向及布置。
如本文中使用，单数形式“一(a/an)”及“所述”希望还包含复数形式，除非上下文另外明确指示。
如本文中使用，“及/或”包含相关联列项中的一或多者的任何及全部组合。
如本文中使用，术语“纵向”、“垂直”、“横向”及“水平”是参考一或多个结构及/或特征形成于其中或其上的衬底(例如基底材料、基底结构、基底构造等)的主平面且未必由地球的重力场界定。“横向”或“水平”方向是基本上平行于衬底的主平面的方向，而“纵向”或“垂直”方向是基本上垂直于衬底的主平面的方向。衬底的主平面由具有比衬底的其它表面相对更大的面积的衬底的表面界定。
如本文中使用，将特征称为“在额外特征之上”意味着且包含特征直接在额外特征顶部上、毗邻于(例如横向毗邻于、垂直毗邻于)额外特征、在额外特征下方或与直接额外特征接触。其还包含元件间接在额外特征顶部上、毗邻于(例如横向毗邻于、垂直毗邻于)额外特征、在额外特征下方或接近额外特征，且其它特征定位于元件与额外特征之间。相反，当将元件称为“在另一元件上”时，其之间不存在介入特征。
如本文中使用，“垂直相邻”或“纵向相邻”特征(例如结构、装置)意味着且包含彼此垂直最接近(例如垂直最靠近)定位的特征。另外，如本文中使用，“水平相邻”或“横向相邻”特征(例如结构、装置)意味着且包含彼此水平最接近(例如水平最靠近)定位的特征。
如本文中使用，为便于描述，空间相对术语(例如“下面”、“下方”、“下”、“底部”、“上方”、“上”、“顶部”、“前”、“后”、“左”、“右”及类似物)可用于描述一元件或特征与另一(些)元件或特征的关系，如图中说明。除非另外指定，否则空间相对术语希望涵盖材料除图中描绘的定向之外的不同定向。举例来说，如果使图中的材料反转，那么描述为在其它元件或特征“下方”或“下面”或“之下”或“底部上”的元件将定向成在其它元件或特征“上方”或“顶部上”。因此，所属领域的一般技术人员将明白，术语“下方”可取决于其中使用所述术语的上下文而涵盖上方及下方两种定向。材料可以其它方式定向(例如旋转90度、反转、翻转等)且因此解译本文中使用的空间相对描述词。
如本文中使用，关于给定参数、性质或条件的术语“基本上”意味着且包含所属领域的一般技术人员所理解的在一定变化程度内(例如在可接受的公差内)满足给定参数、性质或条件的程度。通过实例，取决于基本上满足的特定参数、性质或条件，所述参数、性质或条件可满足至少90.0％、满足至少95.0％、满足至少99.0％、满足至少99.9％或甚至是满足100.0％。
如本文中使用，关于特定参数的数值的“约”或“大致”包含数值及所属领域的一般技术人员所理解的数值在特定参数的可接受公差内的一定变化程度。举例来说，关于数值的“约”或“大致”可包含从数值的90.0％到110.0％范围内的额外数值，例如在从数值的95.0％到105.0％的范围内、在从数值的97.5％到102.5％的范围内、在从数值的99.0％到101.0％的范围内、在从数值的99.5％到100.5％的范围内或在从数值的99.9％到100.1％的范围内。
除非上下文另外指示，否则本文中描述的材料可通过任何合适过程(包含(但不限于)旋涂、毯覆式涂覆、化学气相沉积(“CVD”)、原子层沉积(“ALD”)、等离子增强ALD、物理气相沉积(“PVD”)(包含溅镀、蒸镀、电离PVD及/或等离子增强CVD(PECVD))或外延生长)形成。取决于要形成的具体材料，可由所属领域的一般技术人员选择用于沉积或生长材料的技术。另外，除非上下文另外指示，否则本文中描述的材料的移除可通过任何合适过程(包含(但不限于)蚀刻(例如干蚀刻、湿蚀刻、气相蚀刻)、离子铣削、磨料平坦化或其它已知方法)实现。
图1A到1F是说明形成电子装置(例如半导体装置、存储器装置)的电子装置结构(例如半导体装置结构、存储器装置结构)的方法的实施例的简化部分横截面图。结合下文将提供的描述，所属领域的一般技术人员将易于明白，本文中描述的方法可用于各种装置中。换句话说，可在每次希望形成电子装置时使用本发明的方法。
参考图1A，电子装置结构100可经形成以包含电介质结构102及电介质结构102中的(例如填充)沟槽(例如开口)内的互连结构104(例如线结构、路由结构)。互连结构104可与包含电子装置的不同组件(例如不同装置，例如存储器单元及控制逻辑装置)电连通且可促成所述不同组件之间的电连通，其包含电子装置结构100的后续形成(例如在额外处理之后)，如将进一步详细描述。
电介质结构102可由一或多个电介质材料形成且可包含一或多个电介质材料。通过非限制性实例，电介质结构102可由以下一或多者形成且包含以下一或多者：至少一个电介质氧化物材料(例如氧化硅(SiOx)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、氧化铝(AlOx)、氧化铪(HfOx)、氧化铌(NbOx)及氧化钛(TiOx)中的一或多者)、至少一个电介质氮化物材料(例如氮化硅(SiNy))、至少一个电介质氮氧化物材料(例如氮氧化硅(SiOxNy))、至少一个电介质碳氧化物材料(例如碳氧化硅(SiOxCz))及至少一个电介质碳氮氧化物材料(例如碳氮氧化硅(SiOxCzNy))。本文中包含“x”、“y”及“z”中的一或多者的化学式(例如SiOx、AlOx、HfOx、NbOx、TiOx、SiNy、SiOxNy、SiOxCz、SiOxCzNy)表示含有一元素的“x”个原子、另一元素的“y”个原子及额外元素(如果存在)的“z”个原子相对于另一元素(例如Si、Al、Hf、Nb、Ti)的每一个原子的平均比的材料。由于化学式表示相对原子比而非严格化学结构，所以电介质结构102可包括一或多个化学计量化合物及/或一或多个非化学计量化合物，且“x”、“y”及“z”(如果存在)的值可为整数或可为非整数。如本文中使用，术语“非化学计量化合物”意味着且包含具有不能由明确界定的自然数的比率表示且违反定比定律的元素组成的化学化合物。在一些实施例中，电介质结构102由二氧化硅(SiO2)形成且包含二氧化硅(SiO2)。电介质结构102可基本上贯穿其厚度(例如Z方向上的垂直高度)同质或可基本上贯穿其厚度异质。在一些实施例中，电介质结构102基本上贯穿其厚度同质。举例来说，电介质结构102可由单个(例如仅一个)电介质材料形成且包含所述电介质材料。在额外实施例中，电介质结构102基本上贯穿其厚度异质。举例来说，电介质结构102可由至少两个不同电介质材料的堆叠(例如层叠)形成且包含至少两个不同电介质材料的所述堆叠。
互连结构104可包含一或多个相对较窄互连结构106(例如较窄线结构、较窄路由结构)及一或多个相对较宽互连结构108(例如较宽线结构、较宽路由结构)。互连结构104可例如包含至少两(2)个较窄互连结构106及至少一(1)个较宽互连结构108。如图1A中展示，较窄互连结构106可包含第一较窄互连结构106A及第二较窄互连结构106B。第二较窄互连结构106B可横向相邻于第一较窄互连结构106A及较宽互连结构108且横向介入于第一较窄互连结构106A与较宽互连结构108之间。虽然为便于理解本发明，图1A将电子装置结构100描绘为包含两(2)个较窄互连结构106(例如第一较窄互连结构106A及第二较窄互连结构106B)及横向相邻于两(2)个较窄互连结构106中的一者(例如第二较窄互连结构106B)的一(1)个较宽互连结构108，但所属领域的一般技术人员应了解，本发明不限于此。确切来说，电子装置结构100可包含不同数目个较窄互连结构106及较宽互连结构108及/或较窄互连结构106及较宽互连结构108中的一或多者的不同布置。举例来说，电子装置结构100可包含两(2)个以上较窄互连结构106及/或一(1)个以上较宽互连结构108。在额外实施例中，电子装置结构100包含较窄互连结构106但不包含较宽互连结构108(例如，互连结构104仅包含较窄互连结构106)。
较宽互连结构108可为较窄互连结构106中的每一者的约1.5倍(1.5X)到约3倍(3X)宽，例如约2倍(2X)宽。在一些实施例中，较窄互连结构106(例如第一较窄互连结构106A及第二较窄互连结构106B)各自个别地具有小于或等于约200纳米(nm)的第一宽度(例如小于或等于约150nm、小于或等于约100nm、小于或等于约50nm)，且较宽互连结构108具有大于约200nm的第二宽度(例如大于或等于250nm、大于或等于约300nm)。另外，至少一些横向相邻互连结构104(例如横向相邻较窄互连结构106、横向相邻较宽互连结构108、横向相邻于较宽互连结构108的较窄互连结构106)可与另一互连结构(例如在X方向上)间隔第一距离D1，且至少一些其它横向相邻互连结构104(例如其它横向相邻较窄互连结构106、其它横向相邻较宽互连结构108、横向相邻于另一较宽互连结构108的另一较窄互连结构106)可与另一互连结构(例如在X方向上)间隔大于第一距离D1的第二距离D2。举例来说，如图1A中展示，两个或两个以上横向相邻较窄互连结构106(例如第一较窄互连结构106A及第二较窄互连结构106B)可彼此间隔第一距离D1，且横向相邻于一或多个较宽互连结构108的一或多个较窄互连结构106(例如第二较窄互连结构106B)可与较宽互连结构108间隔第二距离D2。在一些实施例中，第一距离D1小于或等于约400纳米(nm)(例如小于或等于约300nm、小于或等于约200nm、小于或等于约100nm)，且第二距离D2大于约400nm。
互连结构104(例如较窄互连结构106及较宽互连结构108)可各自个别地包含电介质结构102的表面上或之上的至少一个屏障材料110及屏障材料110的表面上或之上的至少一个导电材料112。举例来说，如图1A中展示，互连结构104中的每一者可包含界定互连结构104的边界(例如垂直边界、水平边界)的电介质结构102的表面上的屏障材料110及屏障材料110的表面上的导电材料112。针对互连结构104中的每一者，屏障材料110可介入(例如水平介入、垂直介入)于电介质结构102与导电材料112之间。举例来说，如图1A中展示，屏障材料110可从导电材料112及电介质结构102的水平边且在所述水平边界之间横向延伸(例如在X方向上)，且也可从导电材料112及电介质结构102的垂直边界且在所述垂直边界之间垂直延伸(例如在Z方向上)。在一些实施例中，针对至少一些(例如每一)互连结构104，屏障材料110填充电介质结构102中的沟槽的部分，且导电材料112基本上填充电介质结构102中的沟槽的剩余部分(例如未被屏障材料110填充的部分)。
屏障材料110可由至少一个材料形成且包含所述至少一个材料，所述至少一个材料阻碍(例如基本上防止)导电材料112的元素扩散到其它结构(例如电介质结构102)及/或材料中。屏障材料110还可阻碍(例如基本上防止)由导电材料112及电介质结构102的元素形成硅化物材料，否则其会引起电线短路。在一些实施例(例如其中导电材料112包括铜(Cu)的实施例)中，屏障材料110包括含钽材料、含钨材料、含钛材料、含钴材料、含锰材料及含钌材料中的一或多者。举例来说，屏障材料110可由以下一或多者形成且包含以下一或多者：元素钽(Ta)、氮化钽(TaNy)、元素钨(W)、氮化钨(WNy)、元素钛(Ti)、氮化钛(TiNy)、元素钴(Co)及元素锰(Mn)。在一些实施例中，屏障材料110是TaNy。屏障材料110可具有能够基本上防止导电材料112的元素扩散到毗邻于屏障材料110的其它结构(例如电介质结构102)及/或材料中的任何厚度。通过非限制性实例，屏障材料110可具有小于或等于约100nm的厚度，例如在从约10nm到约100nm的范围内(例如在从约10nm到约50nm的范围内、在从约20nm到约50nm的范围内或在从约20nm到约40nm的范围内)。
导电材料112可由至少一个金属材料形成且包含所述至少一个金属材料，例如含Cu材料及含铝(Al)材料中的一或多者。举例来说，导电材料112可由以下一或多者形成且以下一或多者：元素Cu、含Cu合金、元素Al及含Al合金。在一些实施例中，导电材料112是元素Cu。导电材料112内可基本上无空隙空间(例如气隙)。
如图1A中展示，电介质结构102的上表面116可基本上与水平延伸平面114周围的互连结构104(包含较窄互连结构106及(若干)较宽互连结构108)的上表面118共面。换句话说，互连结构104的垂直最上边界(包含其屏障材料110及导电材料112的垂直最上边界)可基本上与电介质结构102的垂直最上边界共面。
电介质结构102及互连结构104可使用常规过程(例如常规材料沉积过程、常规光刻过程、常规材料移除过程)及常规处理设备(本文中未详细描述)形成。举例来说，电介质材料可通过至少一个材料沉积过程(例如PVD过程、CVD过程、ALD过程、旋涂过程)形成于一或多个结构及装置上或之上且接着遭受至少一个蚀刻过程(例如反应离子蚀刻(RIE)、深RIE、等离子蚀刻、反应离子束蚀刻及化学辅助离子束蚀刻中的一或多者)以形成其内包含沟槽的电介质结构102。此后，屏障材料110可共形地沉积(例如通过ALD过程及共形CVD过程中的一或多者)于沟槽内及外的电介质结构102的表面上，导电籽晶材料(例如元素Cu及Cu合金中的一或多者，例如铜锰(CuMn)合金)可沉积(例如通过PVD过程)于沟槽内及外的屏障材料110的表面上，接着，导电材料112(例如元素Cu)可形成(例如电镀、化学镀覆)于导电籽晶材料上或之上以填充(例如基本上填充)沟槽的剩余部分。随后，电介质结构102中的沟槽外的屏障材料110及导电材料112的至少部分可经移除(例如通过至少一个CMP过程)以形成互连结构104。
接着参考图1B，电介质结构102的上部可经选择性地移除以形成电介质结构102的凹进上表面117。如图1B中展示，电介质结构102的凹进上表面117可从互连结构104的上表面118垂直偏移高度H1(例如深度、垂直距离)。高度H1可至少部分基于随后形成于电介质结构102及互连结构104的表面上或之上的额外屏障材料的预定厚度来选择，如下文将进一步详细描述。通过非限制性实例，电介质结构102的凹进上表面117与互连结构104的上表面118之间的垂直偏移高度H1可具有大于或等于额外屏障材料的约1.5倍(1.5X)预定厚度的量值，例如在从约1.5倍(1.5X)经预定厚度到约3.0倍(3.0X)经预定厚度的范围内、在从约1.5倍(1.5X)经预定厚度到约2.5倍(2.5X)经预定厚度的范围内或在从约1.5倍(1.5X)经预定厚度到约2.0倍(2.0X)经预定厚度的范围内。举例来说，如果额外屏障材料的厚度经选择为约30nm，那么电介质结构102的凹进上表面117与互连结构104的上表面118之间的垂直偏移高度H1可在从约45nm到约90nm的范围内，例如在从约45nm到约75nm的范围内或在从约45nm到约60nm的范围内。作为另一实例，如果额外屏障材料的厚度经选择为约50nm，那么电介质结构102的凹进上表面117与互连结构104的上表面118之间的垂直偏移高度H1可在从约75nm到约150nm的范围内，例如在从约75nm到约125nm的范围内或在从约75nm到约100nm的范围内。在一些实施例中，高度H1在从约50nm到约100nm的范围内。在额外实施例中，电介质结构102的凹进上表面117与互连结构104的上表面118之间的垂直偏移高度H1经选择为小于互连结构104的总高度(例如Z方向上的垂直尺寸)的一半(1/2)。
电介质结构102的上部的选择性移除形成至少部分由电介质结构102的凹进上表面117及互连结构104的侧表面(例如侧壁)的暴露上部界定的沟槽120。沟槽120可包含至少一个第一沟槽122及具有不同于第一沟槽122的横向尺寸(例如在X方向上)的至少一个第二沟槽124。如图1B中展示，在一些实施例中，第一沟槽122从横向相邻较窄互连结构106(例如第一较窄互连结构106A及第二较窄互连结构106B)且在所述横向相邻较窄互连结构之间横向延伸(例如在X方向上)，且第二沟槽124从较窄互连结构106中的至少一者(例如第二较窄互连结构106B)横向延伸(例如在X方向上)到至少一个较宽互连结构108。第一沟槽122可具有对应于(例如基本上相同于)横向相邻较窄互连结构106之间的第一距离D1的宽度，且第二沟槽124可具有对应于(例如基本上相同于)较窄互连结构106(例如第二较窄互连结构106B)与横向相邻于较窄互连结构106的较宽互连结构108之间的第二距离D2的另一宽度。
可通过用至少一个蚀刻剂(例如至少一个湿蚀刻剂)处理电子装置结构100来选择性地移除电介质结构102的上部，所述至少一个蚀刻剂经配制以移除电介质结构102的暴露部分且基本上不移除互连结构104的暴露部分(包含其屏障材料110及导电材料112的暴露部分)。通过非限制性实例，蚀刻剂可包括氢氟酸(HF)及缓冲氧化物蚀刻剂(BOE)中的一或多者。在一些实施例中，蚀刻剂包括溶液，其包含呈从约500:1到约100:1的范围内的比率的水与HF。电子装置结构100可使用常规过程(例如旋涂过程、喷涂过程、浸涂过程、气相涂覆过程、浸渍过程、其组合)及常规处理设备(本文中未详细描述)来暴露于蚀刻剂。
接着参考图1C，额外屏障材料126可形成于电子装置结构100的暴露(例如未覆盖、裸露)表面(例如电介质结构102及互连结构104的暴露表面)上或之上。如图1C中展示，额外屏障材料126可至少部分(例如基本上)与由额外屏障材料126形成于其上的表面(例如上表面、侧表面)界定的拓扑共形。额外屏障材料126可延伸(例如连续延伸)于沟槽120(包含第一沟槽122及第二沟槽124)内及外的电介质结构102的表面(例如凹进上表面117)及互连结构104的表面(例如上表面118、侧表面)之上。如图1C中展示，额外屏障材料126部分(例如不完全)填充沟槽120。额外屏障材料126可形成到任何合意厚度，其至少部分取决于横向相邻互连结构104之间的横向距离(例如第一距离D1、第二距离D2)。通过非限制性实例，额外屏障材料126可经形成以具有从约10nm到约100nm的范围内的厚度，例如从约20nm到约75nm或从约30nm到约50nm。在一些实施例中，额外屏障材料126经形成以展现从约30nm到约50nm的范围内的厚度。
额外屏障材料126由具有相对于电介质结构102的蚀刻选择性的材料形成且包含所述材料。如下文将进一步详细描述，电介质结构102的部分可相对于额外屏障材料126选择性地移除。举例来说，额外屏障材料126可由相对低k电介质材料(例如屏障低K(BLOK)材料)形成且包含所述相对低k电介质材料。低k电介质材料(例如BLOK材料)可由具有小于氮化硅(Si3N4)的介电常数(k)(例如小于约6.0的k)的至少一个电介质材料形成且包含所述至少一个电介质材料，例如碳化硅(SiCy)、氮化硅碳(SiCyNz)、碳氧化硅(SiOxCy)、氮氧化硅(SiOxNy)、氢化碳氧化硅(SiCxOyHz)及碳氮氧化硅(SiOxCyNz)中的一或多者。在一些实施例中，额外屏障材料126由SiCyNz形成且包含SiCyNz。在额外实施例中，额外屏障材料126由具有相对于电介质结构102的蚀刻选择性的不同电介质材料(例如除低k电介质材料之外的电介质材料)形成且包含所述不同电介质材料。作为非限制性实例，额外屏障材料126可由Si3N4形成且包含Si3N4。
额外屏障材料126可使用常规过程(例如常规共形沉积过程)(本文中未详细描述)形成(例如共形地形成)。通过非限制性实例，额外屏障材料126可通过常规CVD过程(例如常规PECVD过程)及常规ALD过程中的一或多者形成。在一些实施例中，额外屏障材料126使用PECVD过程来形成于电介质结构102及互连结构104的暴露表面上。
在另外实施例中，额外屏障材料126包括互连结构104的上表面118上或之上的离散覆盖结构。电介质结构102的凹进上表面117可基本上无额外屏障材料126，使得额外屏障材料126基本上局限于互连结构104的上表面118的横向边界内。在此类实施例中，额外屏障材料126可由以下一或多者形成且包含以下一或多者：至少一个电介质材料(例如低k电介质材料，例如SiCy、SiCyNz、SiOxCy、SiOxNy、SiCxOyHz及SiOxCyNz中的一或多者)及至少一个导电材料(例如元素钨(W)、元素钴(Co)、其合金及其组合中的一或多者)。如果使用，那么离散覆盖结构可使用常规过程(例如常规沉积过程、常规光刻图案化过程、常规材料移除过程)(本文中未详细描述)来形成于互连结构104的上表面118上或之上。
接着参考图1D，牺牲材料128可形成于额外屏障材料126上或之上。牺牲材料128部分与由额外屏障材料126的表面(例如上表面、侧表面)界定的拓扑共形。牺牲材料128可基本上填充未被额外屏障材料126占据的第二沟槽124(图1C)的部分，但可不基本上填充未被额外屏障材料126占据的第一沟槽122的部分。在一些实施例中，牺牲材料128经形成使得第一沟槽122内保持基本上无牺牲材料128。如图1D中展示，牺牲材料128经形成以在至少一个第一沟槽122上面的(一或多个)位置处展现其内的至少一个狭槽121(例如孔隙、狭缝、间隙、通孔)。狭槽121可完全垂直延伸穿过牺牲材料128而到第一沟槽122的剩余部分(例如未被额外屏障材料126占据的部分)，使得牺牲材料128在第一沟槽122上面的位置处不连续；或可仅部分垂直延伸穿过牺牲材料128，使得牺牲材料128连续但在第一沟槽122上面的位置处凹进。在一些实施例中，狭槽121完全垂直延伸穿过牺牲材料128。牺牲材料128可形成到促进在第一沟槽122上面的位置处使狭槽121形成于其内的任何合意厚度。牺牲材料128的厚度可至少部分取决于横向相邻互连结构104之间的横向距离(例如第一距离D1、第二距离D2)及额外屏障材料126的厚度。通过非限制性实例，牺牲材料128可经形成以具有从约10nm到约200nm的范围内的厚度，例如从约20nm到约150nm、从约20nm到约100nm或从约30nm到约50nm。在一些实施例中，牺牲材料128经形成以展现从约30nm到约50nm的范围内的厚度。
如下文将进一步详细描述，牺牲材料128可用作用于选择性地移除第一沟槽122内的额外屏障材料126的部分的掩模。牺牲材料128可例如由具有不同于额外屏障材料126的材料组成的材料组成的至少一个电介质材料形成且包含所述至少一个电介质材料，例如至少一个电介质氧化物材料(例如SiOx、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、AlOx、HfOx、NbOx及TiOx中的一或多者)、至少一个电介质氮化物材料(例如SiNy)、至少一个电介质氮氧化物材料(例如SiOxNy)、至少一个电介质碳氧化物材料(例如SiOxCz)、至少一个电介质碳氮氧化物材料(例如SiOxCzNy)及无定形碳中的一或多者。在一些实施例中，牺牲材料128包括SiO2。
牺牲材料128可使用常规过程(例如常规沉积过程)(本文中未详细描述)形成。通过非限制性实例，牺牲材料128可通过常规CVD过程(例如常规PECVD过程)形成。在一些实施例中，额外屏障材料126使用含硅前驱体(例如硅烷(SiH4))及含氧反应物(例如氧化氮(N2O))通过常规PECVD过程形成于额外屏障材料126的暴露表面上。
接着参考图1E，可移除(在所属领域中通常称为“穿通”)第一沟槽122(图1D)内的额外屏障材料126的部分及位于第一沟槽122(图1D)垂直下面的电介质结构102的部分以形成垂直延伸(例如在Z方向上)到电介质结构102中且横向(例如在X方向上)介入于一些横向相邻互连结构104(例如至少一些横向相邻较窄互连结构106，例如第一较窄互连结构106A与第二较窄互连结构106B)之间的至少一个额外沟槽130。如图1E中展示，也可移除牺牲材料128的至少部分(例如少于所有或基本上所有)以减小牺牲材料128的厚度。
额外沟槽130可经形成以垂直延伸(例如在Z方向上)到互连结构104的下垂直边界垂直上方、垂直处或垂直下方的电介质结构102内的位置。如图1E中展示，在一些实施例中，额外沟槽130垂直终止于互连结构104的导电材料112的下垂直边界垂直处或基本上垂直接近处的位置处。在额外实施例中，移除更多电介质结构102，使得额外沟槽130垂直终止于互连结构104的导电材料112的下垂直边界垂直下方的位置处。在另外实施例中，移除更少电介质结构102，使得额外沟槽130垂直终止于互连结构104的导电材料112的下垂直边界垂直上方的位置处。另外，如图1E中展示，额外沟槽130可经形成使得其宽度(例如在X方向上)小于额外沟槽130横向介入于其之间的横向相邻互连结构104(例如横向相邻较窄互连结构106，例如第一较窄互连结构106A与第二较窄互连结构106B)之间的距离(例如距离D1)。因此，电介质结构102的部分可横向(例如在X方向上)介入于额外沟槽130与横向相邻于额外沟槽130的互连结构104(例如较窄互连结构106)之间。换句话说，互连结构104的侧表面(例如侧壁)的下部可保持基本上被电介质结构102的电介质材料覆盖。在额外实施例中，额外沟槽130经形成以横向延伸到额外沟槽130横向介入于其之间的互连结构104中的一或多者(例如每一者)的侧表面。举例来说，额外沟槽130可经形成以从额外沟槽130横向介入于其之间的横向相邻互连结构104(例如横向相邻较窄互连结构106)的相对侧表面且在所述相对侧表面之间横向延伸。
电介质结构102中的额外沟槽130可使用一或多个常规材料移除过程(本文中未详细描述)形成。举例来说，第一沟槽122(图1D)内的额外屏障材料126的部分及其下电介质结构102的部分可使用第一材料移除过程移除以在电介质结构102中形成初步沟槽，接着，电介质结构102的额外部分可使用第二材料移除过程选择性地移除以扩大(例如垂直扩大、水平扩大)初步沟槽且形成额外沟槽130。第一材料移除过程可例如包括各向异性干蚀刻过程，例如反应离子蚀刻(RIE)、深RIE、等离子蚀刻、反应离子束蚀刻及化学辅助离子束蚀刻中的一或多者。在一些实施例中，第一材料移除过程是RIE过程。第二材料移除过程可例如包括用至少一个湿蚀刻剂(例如一或多个HF及BOE)处理电子装置结构100。电子装置结构100可使用常规过程(例如旋涂过程、喷涂过程、浸涂过程、气相涂覆过程、浸渍过程、其组合)及常规处理设备(本文中未详细描述)来暴露于湿蚀刻剂。在一些实施例中，第二材料移除过程是使用包括溶液的湿蚀刻剂的湿蚀刻过程，所述溶液包含呈从约500:1到约100:1的范围内的比率的水与HF。
接着参考图1F，隔离材料132(例如层间电介质(ILD)材料)可非共形地形成于电子装置结构100的暴露表面之上。隔离材料132可展现基本上平坦上边界(例如上表面)及由牺牲材料128及额外屏障材料126中的一或多者的表面(例如上表面、外侧表面)的拓扑部分界定的非平坦下边界。隔离材料132可形成于额外沟槽130(图1E)外的牺牲材料128及额外屏障材料126中的一或多者的表面(例如上表面、外侧表面)上或之上且在互连结构104的上垂直边界(例如上表面118)下方基本上不用隔离材料132填充额外沟槽130(图1E)。因此，对应于保持未填充隔离材料132的额外沟槽130(图1E)的部分的至少一个气隙134可在形成隔离材料132之后横向(例如在X方向上)介入于横向相邻互连结构104(例如横向相邻较窄互连结构106，例如第一较窄互连结构106A与第二较窄互连结构106B)之间。气隙134可用作具有约1的介电常数(k)的绝缘体。气隙134可限制电容(例如寄生电容、杂散电容)且增大横向相邻互连结构104之间的短路裕度，且可减少横向相邻互连结构104之间的串扰。
隔离材料132可由至少一个电介质材料形成且包含所述至少一个电介质材料，例如至少一个电介质氧化物材料(例如SiOx、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、AlOx、HfOx、NbOx及TiOx中的一或多者)、至少一个电介质氮化物材料(例如SiNy)、至少一个电介质氮氧化物材料(例如SiOxNy)、至少一个电介质碳氧化物材料(例如SiOxCz)、至少一个电介质碳氮氧化物材料(例如SiOxCzNy)及无定形碳中的一或多者。在一些实施例中，隔离材料132包括SiO2。
气隙134可从互连结构104的上垂直边界垂直上方、垂直处或垂直下方的位置垂直延伸到互连结构104的下垂直边界垂直下方、垂直处或垂直上方的额外位置。如图1F中展示，在一些实施例中，气隙134从互连结构104的上垂直边界垂直上方(例如由互连结构104的上表面118共享的水平延伸平面114垂直上方)的位置垂直延伸到互连结构104的下垂直边界垂直上方的额外位置。气隙134可例如从额外屏障材料126的最上边界垂直处或垂直上方的位置垂直延伸到互连结构104的导电材料112的下垂直边界垂直处或基本上垂直接近处的额外位置。在额外实施例中，气隙134可从不同位置(例如互连结构104的上垂直边界垂直处或垂直下方的位置)垂直延伸及/或可垂直终止于不同额外位置(例如互连结构104的下边界垂直上方的额外位置、互连结构104的下边界垂直处的额外位置、互连结构104的下边界垂直下方的额外位置)处。如图1F中展示，额外屏障材料126横向(例如在X方向上)介入于气隙134的上部(例如电介质结构102的凹进上表面117垂直上方的气隙134的部分)与横向相邻于气隙134的互连结构104(例如第一较窄互连结构106A及第二较窄互连结构106B)的上部之间，但额外屏障材料126可不横向(例如在X方向上)介入于气隙134的下部(例如垂直延伸到电介质结构102中的气隙134的部分)与横向相邻于气隙134的互连结构104的下部之间。
隔离材料132可使用常规过程(例如常规沉积过程、常规材料移除过程)及常规处理设备(本文中未详细描述)形成。举例来说，隔离材料132可使用一或多个常规非共形沉积过程(例如至少一个常规非共形PVD过程)来形成于电子装置结构100的暴露表面的部分上或之上。此后，隔离材料132可遭受至少一个常规平坦化过程(例如至少一个常规CMP过程)以促进或提高隔离材料132的上边界(例如上表面)的平坦度。
因此，根据本发明的实施例，一种形成电子装置的方法包括：形成垂直延伸到电介质结构中的互连结构，所述互连结构各自包括导电材料及介入于所述导电材料与所述电介质结构之间的屏障材料。使所述电介质结构相对于所述互连结构凹进以在所述互连结构的上部之间形成沟槽。在所述沟槽内及外的所述互连结构及所述电介质结构的表面之上共形地形成额外屏障材料。在所述额外屏障材料之上形成牺牲材料，使得所述沟槽中的至少一者其内保持基本上无所述牺牲材料，所述牺牲材料展现垂直延伸穿过其而到所述沟槽中的所述至少一者的剩余部分的狭槽。选择性地移除所述沟槽中的所述至少一者内暴露的所述额外屏障材料的部分及其下电介质结构的部分以形成垂直延伸到所述电介质结构中且横向相邻于所述互连结构中的至少两者的至少一个额外沟槽。在所述至少一个额外沟槽外的所述额外屏障材料的表面之上形成隔离材料以在所述互连结构中的所述至少两者之间形成至少一个经围封气隙。
此外，根据本发明的实施例，一种电子装置包括：电介质结构；互连结构，其延伸到所述电介质结构中且具有所述电介质结构的最上垂直边界上方的最上垂直边界；额外屏障材料，其覆盖所述电介质结构的所述最上垂直边界上方的所述互连结构的表面；隔离材料，其上覆于所述额外屏障材料；及至少一个气隙，其横向介入于彼此横向相邻的所述互连结构中的至少两者之间。所述互连结构中的每一者包括导电材料及介入于所述导电材料与所述电介质结构之间的屏障材料。所述至少一个气隙从所述隔离材料的下部垂直延伸穿过所述额外屏障材料而到所述电介质结构中。
此外，根据本发明的额外实施例，一种电子装置包括：电介质结构；第一互连结构，其包括第一部分及第二部分，所述第一部分嵌入于所述电介质结构中，且所述第二部分与所述第一部分相连续且从所述电介质结构突出；第二互连结构，其基本上平行于所述第一互连结构延伸且包括第三部分及第四部分，所述第三部分嵌入于所述电介质结构中，且所述第四部分与所述第三部分相连续且从所述电介质结构突出；及气隙，其在所述电介质结构中介于所述第一互连结构的所述第一部分与所述第二互连结构的所述第三部分之间。
所属领域的一般技术人员应了解，根据本发明的额外实施例，上文关于图1A到1F中的一或多者描述的过程步骤、特征及特征配置可易于适应不同电子装置(例如不同半导体装置、不同存储器装置)的设计需要。通过非限制性实例，图2A到2D是说明形成本发明的另一电子装置结构的方法的实施例的简化部分横截面图。贯穿图2A到2D及下文相关联描述，功能类似特征(例如结构、材料)由类似参考元件符号加上100指称。为了避免重复，在此不详细描述图2A到2D中展示的所有特征。确切来说，除非下文另外描述，否则应理解，由前述特征(无论是本段落之前首次描述的前述特征还是本段落之后首次描述的前述特征)的参考元件符号加上100的参考元件符号标示的特征基本上类似于前述特征。
图2A说明根据本发明的额外实施例的电子装置结构200的简化部分横截面图。电子装置结构200类似于图1D中展示的处理阶段中的电子装置结构100，只是第三相对较窄互连结构206C横向相邻于相对较宽互连结构208，第三沟槽223横向介入于相对较宽互连结构208与第三相对较窄互连结构206C之间，且光致抗蚀剂结构227上覆于垂直上覆于相对较宽互连结构208及第三相对较窄互连结构206C的至少牺牲材料228的部分。电子装置结构200可使用基本上类似于本文先前参考图1A到1D描述的过程的过程形成，其中新增了进一步处理来形成光致抗蚀剂结构227，如下文将进一步详细描述。
如图2A中展示，第三较窄互连结构206C可与较宽互连结构208间隔第三距离D3，第三距离D3短于较宽互连结构208与第二较窄互连结构206B之间的第二距离D2。第三距离D3可基本上相同于或可不同于(例如小于、大于)第一较窄互连结构206A与第二较窄互连结构206B之间的第一距离D1。在一些实施例中，第三距离D3基本上相同于第一距离D1。通过非限制性实例，第三距离D3可小于或等于约400nm，例如小于或等于约300nm、小于或等于约200nm或小于或等于约100nm。
第三沟槽223可具有对应于(例如基本上相同于)较宽互连结构208与第三较窄互连结构206C之间的第三距离D3的宽度(例如在X方向上)。另外，第三沟槽223可展现基本上相同于第一沟槽222的高度H1(例如在Z方向上)。第三沟槽223的尺寸及形状可基本上相同于第一沟槽222的尺寸及形状，或第三沟槽223的尺寸及形状中的一或多者可不同于第一沟槽222的尺寸及形状中的一或多者。在一些实施例中，第三沟槽223的尺寸及形状基本上相同于第一沟槽222的尺寸及形状。另外，类似于第一沟槽222，额外屏障材料226可延伸于第二沟槽224内的电介质结构202及互连结构204的表面(例如凹进上表面217)之上，但第三沟槽223内可基本上无牺牲材料228。
继续参考图2A，光致抗蚀剂结构227可用作用于保护牺牲材料228、额外屏障材料226及其垂直下的电介质结构202免于在后续处理期间移除的掩模，如下文将进一步详细描述。光致抗蚀剂227可形成于牺牲材料228的上表面的部分上或之上，且可垂直上覆于(例如在Z方向上)彼此横向相邻的互连结构204中的至少两者(例如较宽互连结构208及第三较窄互连结构206C)之上且基本上跨越所述至少两者横向(例如在X方向上)延伸且延伸于所述至少两者之间。如图2A中展示，光致抗蚀剂结构227可覆盖垂直上覆于第三沟槽223的牺牲材料228中的额外狭槽225(例如额外孔隙、额外间隙、额外开口)。牺牲材料228中的额外狭槽225可展现基本上相同于牺牲材料228中的狭槽221的尺寸及形状，或牺牲材料228中的额外狭槽225可展现不同于牺牲材料228中的狭槽221的尺寸及形状中的一或多者。光致抗蚀剂结构227可保护第三沟槽223内的额外屏障材料226的部分免于在后续过程期间被移除(例如穿通)，如下文将进一步详细描述。另外，光致抗蚀剂227可展现准许使用光致抗蚀剂结构227来视期望图案化电子装置结构200的其它组件的任何厚度(例如在Z方向上)，例如从约1nm到约10,000nm的范围内的厚度。
光致抗蚀剂结构227可由常规光致抗蚀剂材料形成且包含所述常规光致抗蚀剂材料，例如常规正型光致抗蚀剂材料或常规负型光致抗蚀剂材料。光致抗蚀剂结构227的性质(例如类型)可相对于光致抗蚀剂结构227下面的材料及结构(例如牺牲材料228、额外屏障材料226、电介质结构202)的材料组成选择以促成材料及结构的合意图案化，如下文将进一步详细描述。合适光致抗蚀剂材料(例如正型光致抗蚀剂材料、负型光致抗蚀剂材料)在所属领域中是已知的且因此不再详细描述。光致抗蚀剂结构227可例如与13.7nm、157nm、193nm、248nm或365nm波长系统相兼容、与193nm波长浸渍系统相兼容及/或与电子束光刻系统相兼容。
光致抗蚀剂结构227可使用常规过程(例如常规沉积过程，例如一或多个PVD、CVD、ALD及旋涂；常规光刻过程；常规材料移除过程)形成。此类过程在所属领域中是已知的且因此不再详细描述。
接着参考图2B，电子装置结构200可遭受至少一个材料移除过程以移除第一沟槽222(图1D)内的额外屏障材料226的部分及第一沟槽222(图1D)垂直下面的电介质结构202的部分。如图2B中展示，材料移除过程可形成垂直(例如在Z方向上)延伸到电介质结构202中且横向(例如在X方向上)介入于第一较窄互连结构206A与第二较窄互连结构206B之间的初步沟槽229。在材料移除过程期间，光致抗蚀剂结构227(图2A)可保护第三沟槽223内的额外屏障材料226的额外部分免于被移除以基本上维持第三沟槽223及其内的额外屏障材料226的额外部分。如图2B中描绘，材料移除过程可减小未被光致抗蚀剂结构227(图2A)覆盖的牺牲材料228的部分的厚度，同时可基本上维持在材料移除过程期间由光致抗蚀剂结构227(图2A)覆盖的牺牲材料228的额外部分的厚度。材料移除过程还可至少部分(例如基本上)移除光致抗蚀剂结构227(图2A)。
一或多个常规材料移除过程可用于移除第一沟槽222(图2A)内的额外屏障材料226的部分、第一沟槽222(图2A)垂直下方的电介质结构202的部分、未被光致抗蚀剂结构227(图2A)覆盖的牺牲材料228的部分及光致抗蚀剂结构227(图2A)的至少部分。通过非限制性实例，图2A中描绘的处理阶段中的电子装置结构200可遭受至少一个各向异性干蚀刻过程(例如RIE、深RIE、等离子蚀刻、反应离子束蚀刻及化学辅助离子束蚀刻中的一或多者)以移除第一沟槽222(图2A)内的额外屏障材料226的部分、第一沟槽222(图2A)垂直下方的电介质结构202的部分、未被光致抗蚀剂结构227(图2A)覆盖的牺牲材料228的部分及光致抗蚀剂结构227(图2A)的至少部分。在一些实施例中，电子装置结构200遭受至少一个RIE过程以形成电介质结构202中的初步沟槽229、未被光致抗蚀剂结构(图2A)覆盖的牺牲材料228的薄部且至少部分移除光致抗蚀剂结构227(图2A)。
接着参考图2C，图2B中描绘的处理阶段中的电子装置结构200可遭受至少一个额外材料移除过程以扩大(例如垂直扩展、水平扩展)初步沟槽229(图2B)且形成额外沟槽230。额外材料移除过程可移除通过初步沟槽229(图2B)暴露的电介质结构202的额外部分，且还可移除牺牲材料228的额外部分。额外屏障材料226在额外材料移除过程期间可基本上不被移除。因此，如图2C中展示，第三沟槽223的配置在额外材料移除过程之后可基本上被维持(例如，可保持基本上不变)。额外屏障材料226的部分仍可基本上覆盖(例如，衬覆于)电介质结构202及互连结构204(例如较宽互连结构208及第三较窄互连结构206C)的表面以至少部分界定第三沟槽223，且第三沟槽223垂直下面的电介质结构202的部分可保持基本上未被移除。
如图2C中展示，额外材料移除过程还可移除牺牲材料228的部分以减小牺牲材料228的厚度。通过非限制性实例，先前未被光致抗蚀剂结构227(图2A)覆盖的牺牲材料228的部分可基本上被移除，且先前被光致抗蚀剂结构227(图2A)覆盖的牺牲材料228的额外部分可保留但可展现相对于其初生厚度减小的厚度。在额外实施例中，先前未被光致抗蚀剂结构227(图2A)覆盖的牺牲材料228的部分保留但展现相对于其初生厚度减小的厚度，且先前被光致抗蚀剂结构227(图2A)覆盖的牺牲材料228的额外部分也保留而且还展现与其初生厚度相当。在另外实施例中，基本上移除先前未被光致抗蚀剂结构227(图2A)覆盖的牺牲材料228的部分，且还基本上移除先前被光致抗蚀剂结构227(图2A)覆盖的牺牲材料228的额外部分。额外材料移除过程之后的牺牲材料228的剩余部分(如果存在)可例如展现小于或等于约50nm的一或多个厚度，例如在从约0.1nm到约50nm的范围内。
一或多个常规材料移除过程(例如一或多个常规干蚀刻过程、一或多个常规湿蚀刻过程)可用于形成额外沟槽230。在一些实施例中，干蚀刻与湿蚀刻的组合用于形成额外沟槽230且移除牺牲材料228的至少一些部分。举例来说，至少一个各向异性干蚀刻过程(例如RIE、深RIE、等离子蚀刻、反应离子束蚀刻及化学辅助离子束蚀刻中的一或多者)可用于移除初步沟槽229(图2B)内暴露的电介质结构202的额外部分及牺牲材料228的部分；接着，至少一个湿蚀刻过程(例如使用至少一个湿蚀刻剂(例如一或多个HF、BOE及HNO3)的蚀刻过程)可用于移除扩大初步沟槽内暴露的电介质结构202的额外部分以形成额外沟槽230且移除牺牲材料228的额外部分。在另外实施例中，图2B中描绘的处理阶段中的电子装置结构200遭受单个(例如仅一个)蚀刻过程(例如仅一个湿蚀刻过程或仅一个干蚀刻过程)以形成额外沟槽230且移除牺牲材料228的至少一些部分。
接着参考图2D，隔离材料232(例如ILD材料)可形成(例如非共形地形成)于电子装置结构200的暴露表面之上，且一或多个额外互连结构236可经形成以延伸穿过隔离材料232、牺牲材料228的剩余部分(如果存在)及额外屏障材料226的剩余部分而到互连结构204中的一或多者。如图2D中展示，隔离材料232可形成于额外沟槽230(图2C)及第三沟槽223(图2C)外的牺牲材料228及额外屏障材料226中的一或多者的表面(例如上表面、外侧表面)上或之上且在互连结构204的上垂直边界(例如上表面218)下方基本上不用隔离材料232填充额外沟槽230(图2C)及第三沟槽223(图2C)。因此，对应于保持未填充隔离材料232的额外沟槽230(图2C)的部分的气隙234可在形成隔离材料232之后横向介入于第一较窄互连结构206A与第二较窄互连结构206B之间；且对应于保持未填充隔离材料232的第三沟槽223(图2C)的部分的额外气隙235可在形成隔离材料232之后横向介入于较宽互连结构208与第三较窄互连结构206C之间。气隙234及额外气隙235可用作具有约1的介电常数(k)的绝缘体。气隙234及额外气隙235可限制电容(例如寄生电容、杂散电容)且增大横向相邻互连结构204之间的短路裕度，且可减少横向相邻互连结构204之间的串扰。
隔离材料232可由至少一个电介质材料形成且包含所述至少一个电介质材料，例如至少一个电介质氧化物材料(例如SiOx、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、AlOx、HfOx、NbOx及TiOx中的一或多者)、至少一个电介质氮化物材料(例如SiNy)、至少一个电介质氮氧化物材料(例如SiOxNy)、至少一个电介质碳氧化物材料(例如SiOxCz)、至少一个电介质碳氮氧化物材料(例如SiOxCzNy)及无定形碳中的一或多者。在一些实施例中，隔离材料232包括SiO2。
气隙234可从互连结构204的上垂直边界垂直上方、垂直处或垂直下方的位置垂直延伸到互连结构204的下垂直边界垂直下方、垂直处或垂直上方的额外位置。如图2D中展示，在一些实施例中，气隙234从互连结构204的上垂直边界垂直上方(例如由互连结构204的上表面218共享的平面214垂直上方)的位置垂直延伸到电介质结构202的凹进上表面217垂直下方但互连结构204的下垂直边界垂直上方的额外位置。气隙234可例如从额外屏障材料226的最上边界垂直处或垂直上方的位置垂直延伸到互连结构204的导电材料212的下垂直边界垂直处或基本上垂直接近处的额外位置。在额外实施例中，气隙234可从不同位置(例如互连结构204的上垂直边界垂直处或垂直下方的位置)垂直延伸及/或可垂直终止于不同额外位置(例如互连结构204的下边界垂直上方的额外位置、互连结构204的下边界垂直处的额外位置、互连结构204的下边界垂直下方的额外位置)处。如图2D中展示，额外屏障材料226可横向(例如在X方向上)介入于气隙234的上部(例如电介质结构202的凹进上表面217垂直上方的气隙234的部分)与横向相邻于气隙234的互连结构204(例如第一较窄互连结构206A及第二较窄互连结构206B)的上部之间，但额外屏障材料226可不横向(例如在X方向上)介入于气隙234的下部(例如垂直延伸到电介质结构202中的气隙234的部分)与横向相邻于气隙234的互连结构204的下部之间。
额外气隙235可从互连结构204的上垂直边界垂直上方、垂直处或垂直下方的位置垂直延伸到互连结构204的下垂直边界垂直上方的额外位置。如图2D中展示，在一些实施例中，额外气隙235从互连结构204的上垂直边界垂直上方(例如由互连结构204的上表面218共享的平面214垂直上方)的位置垂直延伸到电介质结构202的凹进上表面217垂直上方的额外位置。额外气隙235可例如从互连结构204的上表面218垂直处或垂直上方的位置垂直延伸到额外屏障材料226的上表面垂直处或基本上垂直接近处所述上表面的额外位置。在额外实施例中，额外气隙235从不同位置(例如互连结构204的上垂直边界垂直下方的位置)垂直延伸。如图2D中展示，额外屏障材料226可横向介入(例如在X方向上)介入于额外气隙235与横向相邻于额外气隙235的互连结构204(例如较宽互连结构208及第三较窄互连结构206C)的上部之间，且可垂直(例如在Z方向上)介入于额外气隙235与电介质结构202之间。
继续参考图2D，额外互连接结构236可包含与互连结构204中的一或多者(例如第三较窄互连结构206C)接触(例如电接触、物理接触)的较窄下部238(例如通孔部分)及下部238之上的较宽上部240(例如线部、路由部分)。额外互连结构236的较窄下部238可与额外互连结构236的较宽上部240成一体且相连续。如图2D中展示，在一些实施例中，额外互连结构236的较宽上部240从隔离材料232的上边界(例如上表面)垂直延伸穿过隔离材料232的上部；且较窄下部238从较宽上部240的下边界延伸穿过隔离材料232的下部及上覆于第三较窄互连结构206C的牺牲材料228及额外屏障材料226的部分而到第三较窄互连结构206C的上表面218。
额外互连结构236可包含隔离材料232、牺牲材料228(如果存在)、额外屏障材料226及互连结构204中的至少一者(例如第三较窄互连结构206C)的导电材料212的表面上或之上的至少另一屏障材料242及另一屏障材料242的表面上或之上的至少一个额外导电材料244。举例来说，如图2D中展示，额外互连结构236可包含界定额外互连结构236的边界(例如垂直边界、水平边界)的隔离材料232、牺牲材料228、额外屏障材料226及第三较窄互连结构206C的导电材料212的表面上的另一屏障材料242及另一屏障材料242的表面上的额外导电材料244。另一屏障材料242可介入(例如水平介入、垂直介入)于额外导电材料244与隔离材料232、牺牲材料228(如果存在)、额外屏障材料226及互连结构204中的至少一者的导电材料212中的每一者之间。
另一屏障材料242可由至少一个材料形成且包含所述至少一个材料，所述至少一个材料阻碍(例如基本上防止)额外导电材料244的元素扩散到其它结构及/或材料中。另一屏障材料242还可阻碍(例如基本上防止)由额外导电材料244及至少隔离材料232的元素形成硅化物材料，否则其会引起电线短路。在一些实施例(例如其中额外导电材料244包括Cu的实施例)中，另一屏障材料242包括含钽材料、含钨材料、含钛材料及含钌材料中的一或多者。举例来说，另一屏障材料242可由以下一或多者形成且包含以下一或多者：元素Ta、TaNy、元素W、WNy、元素Ti及TiNy。另一屏障材料242的材料组成可基本上相同于屏障材料110的材料组成，或另一屏障材料242的材料组成可不同于屏障材料110的材料组成。在一些实施例中，另一屏障材料242是TaNy。另一屏障材料242可具有能够基本上防止额外导电材料244的元素扩散到毗邻于另一屏障材料242的其它结构及/或材料中的任何厚度。通过非限制性实例，另一屏障材料242可具有小于或等于约100nm的厚度，例如在从约10nm到约100nm的范围内(例如在从约10nm到约50nm的范围内、在从约20nm到约50nm的范围内或在从约20nm到约40nm的范围内)。
额外导电材料244可由至少一个金属材料形成且包含所述至少一个金属材料，例如含Cu材料及含Al材料中的一或多者。举例来说，额外导电材料244可由以下一或多者形成且包含以下一或多者：元素Cu、含Cu合金、元素Al及含Al合金。另一额外导电材料244的材料组成可基本上相同于导电材料112的材料组成，或额外导电材料244的材料组成可不同于导电材料112的材料组成。在一些实施例中，额外导电材料244是元素Cu。额外导电材料244内可基本上无空隙空间(例如气隙)。
隔离材料232及额外互连结构236可使用常规过程(例如常规沉积过程、常规光刻过程、常规材料移除过程)及常规处理设备(本文中未详细描述)形成。举例来说，隔离材料232可使用一或多个常规非共形沉积过程(例如至少一个常规非共形PVD过程)来形成于电子装置结构200的暴露表面的部分上或之上。此后，具有额外互连结构236的尺寸及外围形状的至少一个沟槽可使用一或多个常规光刻过程(例如常规光致抗蚀剂沉积、曝光及显影过程)及一或多个常规蚀刻过程(例如常规各向异性干蚀刻过程)来形成于隔离材料232、牺牲材料228(如果存在)、额外屏障材料226中。接着，另一屏障材料242可共形地沉积(例如通过ALD过程及共形CVD过程中的一或多者)于沟槽内及外的电子装置结构200的暴露表面上，导电籽晶材料(例如元素Cu及Cu合金中的一或多者，例如CuMn合金)可沉积(例如通过PVD过程)于沟槽内及外的另一屏障材料242的表面上，接着，额外导电材料244(例如元素Cu)可形成(例如电镀、化学镀覆)于导电籽晶材料上或之上以填充(例如基本上填充)沟槽的剩余部分。随后，沟槽外的另一屏障材料242及额外导电材料244的至少部分可经移除(例如通过至少一个CMP过程)以形成额外互连结构236。
根据本发明的实施例的电子装置结构(例如电子装置结构100、200)可用于本发明的电子系统的实施例中。举例来说，图3是根据本发明的实施例的说明性电子系统300的框图。电子系统300可包括例如计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝电话、数码相机、个人数字助理(PDA)、便携式媒体(例如音乐)播放器、Wi-Fi或具有蜂窝能力的平板计算机(例如(举例来说)
或
平板计算机)、电子书、导航装置等。电子系统300包含至少一个存储器装置302。存储器装置302可包括例如本文中先前描述的电子装置结构(例如电子装置结构100、200)中的一或多者的实施例。电子系统300可进一步包含至少一个电子信号处理器装置304(通常称为“微处理器”)。电子信号处理器装置304可任选地包含本文中先前描述的电子装置结构(例如电子装置结构100、200)中的一或多者的实施例。电子系统300可进一步包含用于由用户将信息输入到电子系统300中的一或多个输入装置306，例如(举例来说)鼠标或其它指示装置、键盘、触摸垫、按钮或控制面板。电子系统300可进一步包含用于将信息(例如视觉或音频输出)输出给用户的一或多个输出装置308，例如(举例来说)监视器、显示器、指针、音频输出插孔、扬声器等。在一些实施例中，输入装置306及输出装置308可包括可用于将信息输入到电子系统300同时将视觉信息输出给用户的单个触摸屏装置。输入装置306及输出装置308可与存储器装置302及电子信号处理器装置304中的一或多者电连通。
因此，根据本发明的实施例，一种电子系统包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置。所述存储器装置包括一结构，其包括：互连结构，其垂直延伸到电介质结构中且具有从所述电介质结构的上表面垂直偏移的上表面；低k电介质材料，其在所述电介质结构的所述上表面上方的所述互连结构的表面上；电介质材料，其上覆于所述低k电介质材料；及气隙，其横向介入于至少一些所述互连结构之间。所述互连结构各自包括：屏障材料，其在所述电介质结构的表面上且包括含钽材料、含钨材料、含钛材料及含钌材料中的一或多者；及导电含铜材料，其在所述屏障材料的表面上。所述气隙从所述电介质材料内的位置垂直延伸穿过所述低k电介质材料而到所述电介质结构内的其它位置。
本发明的方法可促进与常规电子装置(例如常规半导体装置、常规存储器装置)及常规系统(例如常规电子系统)相比具有增强性能、提高效率、提高可靠性增强耐久性中的一或多者的电子装置(例如半导体装置、存储器装置)及系统(例如电子系统)的形成。举例来说，本发明的方法可促进气隙(例如图1F及2D中分别展示的气隙134、234)形成于横向相邻互连结构(例如图1F及2D中分别展示的互连结构104、204)之间以导致减弱不合意电容耦合，同时还保护导电特征(例如图1F及2D中分别展示的互连结构104、204的导电材料112、212)免于在气隙形成期间被不合意地蚀刻以保持导电特征及气隙两者的完整性。通过本发明的方法形成的气隙可具有横向介入于气隙与横向相邻互连结构之间的相对减少量的相对较高介电常数材料(例如具有大于空气且小于或等于Si3N4的介电常数的介电常数的材料，例如BLOK材料)，与包含横向介入于气隙与横向相邻互连结构之间的较大量的较高介电常数材料的常规配置相比，这可提高气隙的效率且进一步减弱横向相邻互连结构之间的电容耦合。
非限制性实例实施例可包含：
实施例1：一种电子装置，其包括：电介质结构；互连结构，其延伸到所述电介质结构中且具有所述电介质结构的最上垂直边界上方的最上垂直边界，所述互连结构中的每一者包括：导电材料；及屏障材料，其介入于所述导电材料与所述电介质结构之间；额外屏障材料，其覆盖所述电介质结构的所述最上垂直边界上方的所述互连结构的表面；隔离材料，其上覆于所述额外屏障材料；及至少一个气隙，其横向介入于彼此横向相邻的所述互连结构中的至少两者之间，所述至少一个气隙从所述隔离材料的下部垂直延伸穿过所述额外屏障材料而到所述电介质结构中。
实施例2：根据实施例1所述的电子装置，其中所述互连结构的所述最上垂直边界从所述电介质结构的所述最上垂直边界偏移从所述额外屏障材料的厚度的约1.5倍到所述额外屏障材料的所述厚度的约3.0倍的范围内的垂直距离。
实施例3：根据实施例1及2中任一实施例所述的电子装置，其中：所述互连结构中的每一者的所述导电材料包括铜；且所述互连结构中的每一者的所述屏障材料包括含钽材料、含钨材料、含钛材料及含钌材料中的一或多者。
实施例4：根据实施例1到3中任一实施例所述的电子装置，其中：所述互连结构中的所述至少两者彼此横向间隔第一距离；且所述互连结构中的至少另两者彼此横向间隔大于所述第一距离的第二距离，所述电介质结构基本上无横向介入于所述互连结构中的所述至少另两者之间的气隙。
实施例5：根据实施例4所述的电子装置，其中：所述互连结构中的所述至少两者包括：第一互连结构；及第二互连结构，其具有基本上相同于所述第一互连结构的宽度；且所述互连结构中的所述至少另两者包括：所述第二互连结构；及第三互连结构，其具有大于所述第一互连结构及所述第二互连结构的宽度。
实施例6：根据实施例1到5中任一实施例所述的电子装置，其中所述额外屏障材料包括具有低于Si3N4的介电常数及从约30nm到约50nm的范围内的厚度的低k电介质材料。
实施例7：根据实施例1到6中任一实施例所述的电子装置，其中所述电介质结构及所述隔离材料各自包括SiO2。
实施例8：根据实施例1到7中任一实施例所述的电子装置，其中所述至少一个气隙从接近于所述额外屏障材料的最上垂直边界的位置垂直延伸到接近于所述互连结构中的所述至少两者的最下垂直边界的另一位置。
实施例9：根据实施例1到8中任一实施例所述的电子装置，其中所述额外屏障材料介入于所述至少一个气隙与所述互连结构中的所述至少两者的上部之间，但所述额外屏障材料不介入于所述至少一个气隙与所述互连结构中的所述至少两者的下部之间。
实施例10：根据实施例1到9中任一实施例所述的电子装置，其进一步包括横向介入于彼此横向相邻的所述互连结构中的至少另两者之间的至少一个额外气隙，所述至少一个额外气隙从所述隔离材料的所述下部垂直延伸且终止于所述额外屏障材料的上表面处。
实施例11：根据实施例10所述的电子装置，其进一步包括垂直延伸穿过所述隔离材料及所述额外屏障材料的至少一个额外互连结构，所述至少一个额外互连结构至少部分垂直上覆于所述至少一个额外气隙且与所述互连结构中的至少一者电连通。
实施例12：根据实施例11所述的电子装置，其中所述至少一个额外互连结构包括：下部，其在与所述互连结构中的所述至少一者物理接触时展现第一宽度；及上部，其与所述下部成一体及相连续且展现大于所述第一宽度的第二宽度。
实施例13：一种电子装置，其包括：电介质结构；第一互连结构，其包括第一部分及第二部分，所述第一部分嵌入于所述电介质结构中，且所述第二部分与所述第一部分相连续且从所述电介质结构突出；第二互连结构，其基本上平行于所述第一互连结构延伸且包括第三部分及第四部分，所述第三部分嵌入于所述电介质结构中，且所述第四部分与所述第三部分相连续且从所述电介质结构突出；及气隙，其在所述电介质结构中介于所述第一互连结构的所述第一部分与所述第二互连结构的所述第三部分之间。
实施例14：根据实施例13所述的电子装置，其中所述气隙延长于所述第一互连结构的所述第二部分与所述第二互连结构的所述第四部分之间。
实施例15：根据实施例14所述的电子装置，其进一步包括覆盖所述第一互连结构及所述第二互连结构且不填充所述气隙的层间电介质材料。
实施例16：根据实施例13到15中任一实施例所述的电子装置，其进一步包括第三互连结构，所述第三互连结构包括第五部分及第六部分，所述第五部分嵌入于所述电介质结构中，且所述第六部分与所述第五部分相连续且从所述电介质结构突出，其中所述第一互连结构与所述第二互连结构之间的距离小于所述第二互连结构与所述第三互连结构之间的距离，使得所述电介质结构中的所述第二互连结构的所述第三部分与所述第三互连结构的所述第五部分之间无气隙。
实施例17：一种形成电子装置的方法，其包括：形成垂直延伸到电介质结构中的互连结构，所述互连结构各自包括导电材料及介入于所述导电材料与所述电介质结构之间的屏障材料；使所述电介质结构相对于所述互连结构凹进以在所述互连结构的上部之间形成沟槽；在所述沟槽内及外的所述互连结构及所述电介质结构的表面之上共形地形成额外屏障材料；在所述额外屏障材料之上形成牺牲材料，使得所述沟槽中的至少一者内保持基本上无所述牺牲材料，所述牺牲材料展现垂直延伸穿过其而到所述沟槽中的所述至少一者的剩余部分的狭槽；选择性地移除所述沟槽中的所述至少一者内暴露的所述额外屏障材料的部分及其下电介质结构的部分以形成垂直延伸到所述电介质结构中且横向相邻于所述互连结构中的至少两者的至少一个额外沟槽；及在所述至少一个额外沟槽外的所述额外屏障材料的表面之上形成隔离材料以在所述互连结构中的所述至少两者之间形成至少一个经围封气隙。
实施例18：根据实施例17所述的方法，其中形成互连结构包括将所述互连结构中的所述至少两者形成为彼此横向间隔第一距离，所述第一距离小于彼此横向相邻的所述互连结构中的至少另两者之间的第二距离。
实施例19：根据实施例18所述的方法，其中使所述电介质结构相对于所述互连结构凹进以在所述互连结构的上部之间形成沟槽包括：在所述互连结构中的所述至少两者之间形成所述沟槽中的所述至少一者；及在所述互连结构中的所述至少另两者之间形成所述沟槽中的至少另一者，所述沟槽中的所述至少另一者具有大于所述沟槽中的所述至少一者的宽度。
实施例20：根据实施例19所述的方法，其中在所述额外屏障材料之上形成牺牲材料包括将所述牺牲材料形成为基本上填充所述沟槽中的所述至少另一者而非所述沟槽中的所述至少一者。
实施例21：根据实施例17到20中任一实施例所述的方法，其中使所述电介质结构相对于所述互连结构凹进包括选择性地移除所述电介质结构的上部以使所述电介质结构的上表面从所述互连结构的上表面垂直凹进从所述额外屏障材料的厚度的约1.5倍到约3.0倍的范围内的距离。
实施例22：根据实施例17到21中任一实施例所述的方法，其进一步包括：将所述导电材料选择为包括元素Cu；将所述屏障材料选择为包括TaNy；及将所述额外材料选择为包括SiCyNz。
实施例23：根据实施例17到22中任一实施例所述的方法，其中选择性地移除所述沟槽中的所述至少一者内暴露的所述额外屏障材料的部分及其下电介质结构的部分包括：通过各向异性干蚀刻过程选择性地移除所述额外屏障材料的所述部分及其下第一数量的电介质结构以形成垂直延伸到所述电介质结构中的至少一个初步沟槽；及通过湿蚀刻过程选择性地移除第二数量的电介质结构以扩大所述至少一个初步沟槽且形成所述至少一个额外沟槽。
实施例24：根据实施例17到23中任一实施例所述的方法，其中在所述至少一个额外沟槽外的所述额外屏障材料的表面之上形成隔离材料包括在所述额外屏障材料的所述表面之上形成电介质材料，所述电介质材料封闭所述至少一个额外沟槽，同时垂直终止于所述至少一个额外沟槽内所述互连结构的最上垂直边界上方的位置处。
实施例25：根据实施例17所述的方法，其中在所述额外屏障材料之上形成牺牲材料进一步包括在所述额外屏障材料之上形成所述牺牲材料，使得所述沟槽中的至少另一者内保持基本上无所述牺牲材料，所述牺牲材料展现垂直延伸穿过其而到所述沟槽中的所述至少另一者的剩余部分的另一狭槽。
实施例26：根据实施例25所述的方法，其进一步包括在所述牺牲材料的部分之上形成光致抗蚀剂结构以覆盖垂直延伸穿过所述牺牲材料的所述另一狭槽。
实施例27：根据实施例26所述的方法，其中：选择性地移除所述沟槽中的所述至少一者内暴露的所述额外屏障材料的部分及其下电介质结构的部分包括移除所述额外屏障材料的所述部分而不移除所述沟槽中的所述至少另一者内的所述额外屏障材料的额外部分；且在所述至少一个额外沟槽外的所述额外屏障材料的表面之上形成隔离材料进一步包括在所述沟槽中的所述至少另一者外的所述额外屏障材料的额外表面之上形成所述隔离材料以在所述互连结构中的至少另两者之间形成至少一个额外经围封气隙，所述至少一个额外经围封气隙具有小于所述至少一个经围封气隙的体积。
实施例28：根据实施例27所述的方法，其中进一步包括形成垂直延伸穿过所述隔离材料及所述额外屏障材料的至少一个额外互连结构，所述至少一个额外互连结构至少部分垂直上覆于所述至少一个额外经围封气隙且与所述互连结构中的所述至少另两者中的一者电接触。
实施例29：一种电子系统，其包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及存储器装置，其可操作地耦合到所述处理器装置且包括结构，所述结构包括：互连结构，其垂直延伸到电介质结构中且具有从所述电介质结构的上表面垂直偏移的上表面，所述互连结构各自包括：屏障材料，其在所述电介质结构的表面上且包括含钽材料、含钨材料、含钛材料及含钌材料中的一或多者；及导电含铜材料，其在所述屏障材料的表面上；及低k电介质材料，其在所述电介质结构的所述上表面上方的所述互连结构的表面上；电介质材料，其上覆于所述低k电介质材料；及气隙，其横向介入于至少一些所述互连结构之间，所述气隙从所述电介质材料内的位置垂直延伸穿过所述低k电介质材料而到所述电介质结构内的其它位置。
虽然本发明可接受各种修改及替代形式，但具体实施例在图式中已通过实例展示且在本文中进行了详细描述。然而，本发明不希望受限于所揭示的特定形式。确切来说，本发明将涵盖落于由以下所附权利要求书及其合法等效物所界定的本发明的范围内的所有修改、等效物及替代物。
Claims (29)
1.一种电子装置，其包括：
电介质结构；
互连结构，其延伸到所述电介质结构中且具有所述电介质结构的最上垂直边界上方的最上垂直边界，所述互连结构中的每一者包括：
导电材料；及
屏障材料，其介入于所述导电材料与所述电介质结构之间；
额外屏障材料，其覆盖所述电介质结构的所述最上垂直边界上方的所述互连结构的表面；
隔离材料，其上覆于所述额外屏障材料；及
至少一个气隙，其横向介入于彼此横向相邻的所述互连结构中的至少两者之间，所述至少一个气隙从所述隔离材料的下部垂直延伸穿过所述额外屏障材料而到所述电介质结构中。
2.根据权利要求1所述的电子装置，其中所述互连结构的所述最上垂直边界从所述电介质结构的所述最上垂直边界偏移从所述额外屏障材料的厚度的约1.5倍到所述额外屏障材料的所述厚度的约3.0倍的范围内的垂直距离。
3.根据权利要求1所述的电子装置，其中：
所述互连结构中的每一者的所述导电材料包括铜；且
所述互连结构中的每一者的所述屏障材料包括含钽材料、含钨材料、含钛材料及含钌材料中的一或多者。
4.根据权利要求1所述的电子装置，其中：
所述互连结构中的所述至少两者彼此横向间隔第一距离；且
所述互连结构中的至少另两者彼此横向间隔大于所述第一距离的第二距离，所述电介质结构基本上无横向介入于所述互连结构中的所述至少另两者之间的气隙。
5.根据权利要求4所述的电子装置，其中：
所述互连结构中的所述至少两者包括：
第一互连结构；及
第二互连结构，其具有基本上相同于所述第一互连结构的宽度；且
所述互连结构中的所述至少另两者包括：
所述第二互连结构；及
第三互连结构，其具有大于所述第一互连结构及所述第二互连结构的宽度。
6.根据权利要求1所述的电子装置，其中所述额外屏障材料包括具有低于Si3N4的介电常数及从约30nm到约50nm的范围内的厚度的低k电介质材料。
7.根据权利要求1所述的电子装置，其中所述电介质结构及所述隔离材料各自包括SiO2。
8.根据权利要求1所述的电子装置，其中所述至少一个气隙从接近于所述额外屏障材料的最上垂直边界的位置垂直延伸到接近于所述互连结构中的所述至少两者的最下垂直边界的另一位置。
9.根据权利要求1所述的电子装置，其中所述额外屏障材料介入于所述至少一个气隙与所述互连结构中的所述至少两者的上部之间，但所述额外屏障材料不介入于所述至少一个气隙与所述互连结构中的所述至少两者的下部之间。
10.根据权利要求1所述的电子装置，其进一步包括横向介入于彼此横向相邻的所述互连结构中的至少另两者之间的至少一个额外气隙，所述至少一个额外气隙从所述隔离材料的所述下部垂直延伸且终止于所述额外屏障材料的上表面处。
11.根据权利要求10所述的电子装置，其进一步包括垂直延伸穿过所述隔离材料及所述额外屏障材料的至少一个额外互连结构，所述至少一个额外互连结构至少部分垂直上覆于所述至少一个额外气隙且与所述互连结构中的至少一者电连通。
12.根据权利要求11所述的电子装置，其中所述至少一个额外互连结构包括：
下部，其在与所述互连结构中的所述至少一者物理接触时展现第一宽度；及
上部，其与所述下部成一体及相连续且展现大于所述第一宽度的第二宽度。
13.一种电子装置，其包括：
电介质结构；
第一互连结构，其包括第一部分及第二部分，所述第一部分嵌入于所述电介质结构中，且所述第二部分与所述第一部分相连续且从所述电介质结构突出；
第二互连结构，其基本上平行于所述第一互连结构延伸且包括第三部分及第四部分，所述第三部分嵌入于所述电介质结构中，且所述第四部分与所述第三部分相连续且从所述电介质结构突出；及
气隙，其在所述电介质结构中介于所述第一互连结构的所述第一部分与所述第二互连结构的所述第三部分之间。
14.根据权利要求13所述的电子装置，其中所述气隙延长于所述第一互连结构的所述第二部分与所述第二互连结构的所述第四部分之间。
15.根据权利要求14所述的电子装置，其进一步包括覆盖所述第一互连结构及所述第二互连结构且不填充所述气隙的层间电介质材料。
16.根据权利要求13所述的电子装置，其进一步包括第三互连结构，所述第三互连结构包括第五部分及第六部分，所述第五部分嵌入于所述电介质结构中，且所述第六部分与所述第五部分相连续且从所述电介质结构突出，其中所述第一互连结构与所述第二互连结构之间的距离小于所述第二互连结构与所述第三互连结构之间的距离，使得所述电介质结构中的所述第二互连结构的所述第三部分与所述第三互连结构的所述第五部分之间无气隙。
17.一种形成电子装置的方法，其包括：
形成垂直延伸到电介质结构中的互连结构，所述互连结构各自包括导电材料及介入于所述导电材料与所述电介质结构之间的屏障材料；
使所述电介质结构相对于所述互连结构凹进以在所述互连结构的上部之间形成沟槽；
在所述沟槽内及外的所述互连结构及所述电介质结构的表面之上共形地形成额外屏障材料；
在所述额外屏障材料之上形成牺牲材料，使得所述沟槽中的至少一者内保持基本上无所述牺牲材料，所述牺牲材料展现垂直延伸穿过其而到所述沟槽中的所述至少一者的剩余部分的狭槽；
选择性地移除所述沟槽中的所述至少一者内暴露的所述额外屏障材料的部分及其下电介质结构的部分以形成垂直延伸到所述电介质结构中且横向相邻于所述互连结构中的至少两者的至少一个额外沟槽；及
在所述至少一个额外沟槽外的所述额外屏障材料的表面之上形成隔离材料以在所述互连结构中的所述至少两者之间形成至少一个经围封气隙。
18.根据权利要求17所述的方法，其中形成互连结构包括将所述互连结构中的所述至少两者形成为彼此横向间隔第一距离，所述第一距离小于彼此横向相邻的所述互连结构中的至少另两者之间的第二距离。
19.根据权利要求18所述的方法，其中使所述电介质结构相对于所述互连结构凹进以在所述互连结构的上部之间形成沟槽包括：
在所述互连结构中的所述至少两者之间形成所述沟槽中的所述至少一者；及
在所述互连结构中的所述至少另两者之间形成所述沟槽中的至少另一者，所述沟槽中的所述至少另一者具有大于所述沟槽中的所述至少一者的宽度。
20.根据权利要求19所述的方法，其中在所述额外屏障材料之上形成牺牲材料包括将所述牺牲材料形成为基本上填充所述沟槽中的所述至少另一者而非所述沟槽中的所述至少一者。
21.根据权利要求17所述的方法，其中使所述电介质结构相对于所述互连结构凹进包括选择性地移除所述电介质结构的上部以使所述电介质结构的上表面从所述互连结构的上表面垂直凹进从所述额外屏障材料的厚度的约1.5倍到约3.0倍的范围内的距离。
22.根据权利要求17所述的方法，其进一步包括：
将所述导电材料选择为包括元素Cu；
将所述屏障材料选择为包括TaNy；及
将所述额外材料选择为包括SiCyNz。
23.根据权利要求17所述的方法，其中选择性地移除所述沟槽中的所述至少一者内暴露的所述额外屏障材料的部分及其下电介质结构的部分包括：
通过各向异性干蚀刻过程选择性地移除所述额外屏障材料的所述部分及其下第一数量的电介质结构以形成垂直延伸到所述电介质结构中的至少一个初步沟槽；及
通过湿蚀刻过程选择性地移除第二数量的电介质结构以扩大所述至少一个初步沟槽且形成所述至少一个额外沟槽。
24.根据权利要求17所述的方法，其中在所述至少一个额外沟槽外的所述额外屏障材料的表面之上形成隔离材料包括在所述额外屏障材料的所述表面之上形成电介质材料，所述电介质材料封闭所述至少一个额外沟槽，同时垂直终止于所述至少一个额外沟槽内所述互连结构的最上垂直边界上方的位置处。
25.根据权利要求17所述的方法，其中在所述额外屏障材料之上形成牺牲材料进一步包括在所述额外屏障材料之上形成所述牺牲材料，使得所述沟槽中的至少另一者内保持基本上无所述牺牲材料，所述牺牲材料展现垂直延伸穿过其而到所述沟槽中的所述至少另一者的剩余部分的另一狭槽。
26.根据权利要求25所述的方法，其进一步包括在所述牺牲材料的部分之上形成光致抗蚀剂结构以覆盖垂直延伸穿过所述牺牲材料的所述另一狭槽。
27.根据权利要求26所述的方法，其中：
选择性地移除所述沟槽中的所述至少一者内暴露的所述额外屏障材料的部分及其下电介质结构的部分包括移除所述额外屏障材料的所述部分而不移除所述沟槽中的所述至少另一者内的所述额外屏障材料的额外部分；且
在所述至少一个额外沟槽外的所述额外屏障材料的表面之上形成隔离材料进一步包括在所述沟槽中的所述至少另一者外的所述额外屏障材料的额外表面之上形成所述隔离材料以在所述互连结构中的至少另两者之间形成至少一个额外经围封气隙，所述至少一个额外经围封气隙具有小于所述至少一个经围封气隙的体积。
28.根据权利要求27所述的方法，其中进一步包括形成垂直延伸穿过所述隔离材料及所述额外屏障材料的至少一个额外互连结构，所述至少一个额外互连结构至少部分垂直上覆于所述至少一个额外经围封气隙且与所述互连结构中的所述至少另两者中的一者电接触。
29.一种电子系统，其包括：
输入装置；
输出装置；
处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及
存储器装置，其可操作地耦合到所述处理器装置且包括结构，所述结构包括：
互连结构，其垂直延伸到电介质结构中且具有从所述电介质结构的上表面垂直偏移的上表面，所述互连结构各自包括：
屏障材料，其在所述电介质结构的表面上且包括含钽材料、含钨材料、含钛材料及含钌材料中的一或多者；及
导电含铜材料，其在所述屏障材料的表面上；及
低k电介质材料，其在所述电介质结构的所述上表面上方的所述互连结构的表面上；
电介质材料，其上覆于所述低k电介质材料；及
气隙，其横向介入于至少一些所述互连结构之间，所述气隙从所述电介质材料内的位置垂直延伸穿过所述低k电介质材料而到所述电介质结构内的其它位置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/409,176 US11069561B2 (en) | 2019-05-10 | 2019-05-10 | Methods of forming electronic devices, and related electronic devices and electronic systems |
| US16/409,176 | 2019-05-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111916424A true CN111916424A (zh) | 2020-11-10 |
Family
ID=73046534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010307397.4A Withdrawn CN111916424A (zh) | 2019-05-10 | 2020-04-17 | 形成电子装置的方法及相关电子装置及电子系统 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US11069561B2 (zh) |
| CN (1) | CN111916424A (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11508615B2 (en) * | 2020-07-30 | 2022-11-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device structure and methods of forming the same |
| US11282790B1 (en) * | 2020-09-09 | 2022-03-22 | Nanya Technology Corporation | Semiconductor device with composite landing pad for metal plug |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814555A (en) * | 1996-06-05 | 1998-09-29 | Advanced Micro Devices, Inc. | Interlevel dielectric with air gaps to lessen capacitive coupling |
| CN103579092A (zh) * | 2012-08-02 | 2014-02-12 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN104025262A (zh) * | 2011-12-29 | 2014-09-03 | 英特尔公司 | 具有罩层的气隙互连以及形成的方法 |
| CN105990223A (zh) * | 2015-02-04 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 一种形成超低介电常数介质层的方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5380546A (en) | 1993-06-09 | 1995-01-10 | Microelectronics And Computer Technology Corporation | Multilevel metallization process for electronic components |
| US5994220A (en) | 1996-02-02 | 1999-11-30 | Micron Technology, Inc. | Method for forming a semiconductor connection with a top surface having an enlarged recess |
| US5949143A (en) | 1998-01-22 | 1999-09-07 | Advanced Micro Devices, Inc. | Semiconductor interconnect structure with air gap for reducing intralayer capacitance in metal layers in damascene metalization process |
| US6211561B1 (en) | 1998-11-16 | 2001-04-03 | Conexant Systems, Inc. | Interconnect structure and method employing air gaps between metal lines and between metal layers |
| US6730571B1 (en) | 1999-10-14 | 2004-05-04 | Chartered Semiconductor Manufacturing Ltd. | Method to form a cross network of air gaps within IMD layer |
| US6551935B1 (en) | 2000-08-31 | 2003-04-22 | Micron Technology, Inc. | Slurry for use in polishing semiconductor device conductive structures that include copper and tungsten and polishing methods |
| US6917109B2 (en) | 2002-11-15 | 2005-07-12 | United Micorelectronics, Corp. | Air gap structure and formation method for reducing undesired capacitive coupling between interconnects in an integrated circuit device |
| CN101454891A (zh) | 2006-03-30 | 2009-06-10 | 皇家飞利浦电子股份有限公司 | 改善互连叠层中局部气隙形成的控制 |
| US9679852B2 (en) | 2014-07-01 | 2017-06-13 | Micron Technology, Inc. | Semiconductor constructions |
-
2019
- 2019-05-10 US US16/409,176 patent/US11069561B2/en active Active
-
2020
- 2020-04-17 CN CN202010307397.4A patent/CN111916424A/zh not_active Withdrawn
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5814555A (en) * | 1996-06-05 | 1998-09-29 | Advanced Micro Devices, Inc. | Interlevel dielectric with air gaps to lessen capacitive coupling |
| CN104025262A (zh) * | 2011-12-29 | 2014-09-03 | 英特尔公司 | 具有罩层的气隙互连以及形成的方法 |
| CN103579092A (zh) * | 2012-08-02 | 2014-02-12 | 爱思开海力士有限公司 | 半导体器件及其制造方法 |
| CN105990223A (zh) * | 2015-02-04 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 一种形成超低介电常数介质层的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20200357680A1 (en) | 2020-11-12 |
| US11069561B2 (en) | 2021-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100817088B1 (ko) | 다마신 공정을 이용한 반도체 소자의 미세 금속 배선 패턴형성 방법 | |
| US7601604B2 (en) | Method for fabricating conducting plates for a high-Q MIM capacitor | |
| US8404582B2 (en) | Structure and method for manufacturing interconnect structures having self-aligned dielectric caps | |
| US20030213989A1 (en) | Trench capacitor in a substrate with two floating electrodes independent from the substrate | |
| JP2010524261A (ja) | ボイドの無いコンタクトプラグ | |
| US20020050649A1 (en) | Metal interconnect layer of semiconductor device and method for forming a metal interconnect layer | |
| US9466563B2 (en) | Interconnect structure for an integrated circuit and method of fabricating an interconnect structure | |
| JP2009026989A (ja) | 半導体装置及び半導体装置の製造方法 | |
| US20220302032A1 (en) | Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems | |
| CN104051335A (zh) | 形成导电铜结构的阻障层的方法 | |
| CN111916424A (zh) | 形成电子装置的方法及相关电子装置及电子系统 | |
| US11690234B2 (en) | Microelectronic devices and related methods of forming microelectronic devices | |
| US8421239B2 (en) | Crenulated wiring structure and method for integrated circuit interconnects | |
| US10763160B1 (en) | Semiconductor device with selective insulator for improved capacitance | |
| US7375028B2 (en) | Method for manufacturing a semiconductor device | |
| US20210090938A1 (en) | Interconnects having air gap spacers | |
| CN116367550A (zh) | 包含顶盖结构的微电子装置以及相关电子系统和方法 | |
| US20230045353A1 (en) | Microelectronic devices including active contacts and support contacts, and related electronic systems and methods | |
| CN114551462A (zh) | 形成微电子装置的方法以及相关微电子装置、存储器装置和电子系统 | |
| CN114121984A (zh) | 包含阶梯结构的微电子装置以及相关电子系统及方法 | |
| US10930548B2 (en) | Methods of forming an apparatus for making semiconductor dieves | |
| CN112397520B (zh) | 包括包含触点通孔及导电线的结构的设备和相关方法 | |
| WO2023116329A1 (en) | Hybrid metal interconnects | |
| US20240032295A1 (en) | Electronic devices including an implant structure, and related systems and methods | |
| TW202236632A (zh) | 包括與位元線相鄰之氣隙的電子裝置及相關的方法及系統 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WW01 | Invention patent application withdrawn after publication | ||
| WW01 | Invention patent application withdrawn after publication |
Application publication date: 20201110 |