CN105874548A - 高电容单层电容器及其制造方法 - Google Patents
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Abstract
一种电容器，该电容器包括：介电基体、金属化层、以及形成在金属化层的一部分上的非常薄的介电层，电极形成在该介电层上。本发明的方法允许形成电容器的阵列，以提供在较厚介电基板上支撑的非常薄的功能性介电层。所得到的电容器具有针对其大小的极高电容。
Description
相关申请的交叉引用
本申请要求于2013年11月22日提交的美国临时申请61/907531的益处，其全部内容通过引用结合于此。
技术领域
本发明涉及高电容单层电容器和制造该电容器的方法。
背景技术
单层电容器在针对所有类型应用的电子电路中已经使用了几十年。近来，希望通过更成本有效方法在基本上不增加总厚度尺寸的情况下增加单层电容器的电容，以保持电路板上的低轮廓。在先尝试利用插入式陶瓷层以层叠方式嵌入部分电极，但是那些方法要求太多制造步骤，并且由此从制造观点看是无效率的。其它尝试使用穿过一个或更多个陶瓷层的通孔以提供到一个或更多个内部电极的电连接，但是再次，那些技术可能不利地影响制造效率和高频下的电容器性能。
发明内容
本发明的目的是提供一种用于形成高电容单片式单层电容器的成本有效制造方法，其不遭遇与现有技术相关联的制造无效率。
本发明的一个实施方式是电容器，该电容器包括：介电基体，介电基体具有三对相反的侧表面；具有均匀厚度的金属化层，该金属化层连续地形成在所述三对相反的侧表面中的两对相反的侧表面上；介电层，所述介电层形成在所述金属化层的、覆盖所述两对相反的侧表面中的一个侧表面的一部分上；以及电极，所述电极形成在所述介电层上。
所述介电层的厚度可以是0.2mil至2.0mil(包括在该范围内的所有0.10mil增量)，所述介电基体的厚度可以是5mil至15mil(包括在该范围内的所有0.10mil增量)，并且所述金属化层的厚度可以是0.1mil至4mil(包括在该范围内的所有0.10mil增量)。
所述介电基体的厚度与所述介电层的厚度的比率为至少5:1，优选为10:1，更优选为20:1，最优选为50:1。所述介电基体和介电层优选地由相同或不同陶瓷材料制成，其优选地选自由I类和II类陶瓷构成的组。
在一个实施方式中，剩余一对相反的侧表面由所述介电基体的暴露部分限定。
在另一个实施方式中，所述介电层由多层生坯陶瓷材料形成，所述多层生坯陶瓷材料被层压并且被共烧以形成单一层。
在另一个实施方式中，所述电极的上表面的面积小于所述介电层的上表面的面积。
根据本发明的形成电容器的方法包括：
设置介电基板，贯穿所述介电基板形成孔的阵列，每个孔都具有从所述介电基板的第一表面延伸至所述介电基板相反第二表面的两个相对侧壁；
在所述介电基板的所述第一表面上沉积导电材料，以形成在相邻孔对之间延伸并且沿每个孔的所述相对侧壁延伸大于介电基板的一半厚度的距离的导电涂层；
在所述介电基板的所述第二表面上沉积导电材料，以形成在所述相邻孔对之间延伸并且沿每个孔的所述相对侧壁延伸大于所述介电基板的一半厚度的距离的导电涂层，由此在所述介电基板的所述第一表面上形成的所述导电涂层和在所述介电基板的所述第二表面上形成的所述导电涂层彼此接触，以形成具有均匀厚度的连续金属化层；
在所述介电基板的所述第一表面上形成介电层，以覆盖所述金属化层的、形成在所述介电基板的所述第一表面上的该部分；
在所述相邻孔对之间的位置处在所述介电层上形成电极，以形成子组件；
分割所述子组件，以形成多个陶瓷电容器；以及
烧制所述陶瓷电容器。
在一个实施方式中，每个孔都是具有长度尺寸L和较短宽度尺寸W的细长槽，并且所述相邻孔对彼此分离距离S，其中，L和S在20mil至120mil的范围内，并且W是所述介电基板的厚度的大约两倍。
在一个实施方式中，所述导电材料是具有粘度为10Kcps至50Kcps(优选地，粘度为20Kcps至30Kcps)的导电墨水。特别地，所述导电墨水的粘度被选择成使得所述导电墨水沿每个孔的所述相对侧壁延伸所述介电基板的厚度的至少2/3的距离。
在另一个实施方式中，所述导电材料被沉积以覆盖所述介电基板的整个所述第一表面和第二表面。
所述介电层可以被流延在载体上，被层压在所述介电基板的所述第一表面上，并且然后去除所述载体。另外，所述介电层可以被形成为所述介电基板的所述第一表面上的多层，并且然后被等静按压。在该情况下，形成所述介电层的所述多层在所述烧制步骤之后被集成为单一层。
所述介电基板还可以被形成为多个流延层，所述多个流延层被层压并且等静按压在一起。
附图说明
图1示出贯穿其形成多个槽的介电基板；
图2A示出了其上形成有金属镀层的介电基板中的相邻两对槽；
除了金属化层被形成为覆盖介电基板的整个表面的连续层以外，图2B类似于图2A；
图3A和3B分别是通过图2A和图2B的线IIIA-IIIA和IIIB-IIIB获得的截面图；
图4是与图3B相同的截面图，但是陶瓷层形成在金属化层的上表面上；
图5示出了陶瓷层上的隔离电极的形成；
图6示出了被用于分割电容器的分割线；
图7是分割后的电容器的立体图；以及
图8是根据本发明另一个实施方式的电容器的视图。
具体实施方式
图1示出介电基板1，介电基板1具有向前贯穿跨基板1的阵列的多个细长槽2。为了简单起见，图1中的点表示剩余连续行槽2的位置。基板1的大小仅受可用于制造的机器和在基板内可容忍的机械变形的量限制。关于前者，一些打孔印刷机(诸如，由Baccini销售的那些)可以处理12"×12"的生坯薄片(green sheet)，而其它工业机器限于5"×5"生坯薄片。关于后者，越多槽被打孔，越多基板将由于材料的不均匀去除而导致通过拉伸或收缩被机械变形。另外，每个槽的大小将有助于基板的机械变形。由此，将贯穿基板形成最大数量的槽，以最大化生产效率，但是该数量应该被限制为最小化基板的机械变形。
在优选实施方式中，介电基板1由被层压在一起的多个陶瓷生坯薄片制造。可以使用任何已知方法来形成介电基板1，但是用于基板的材料优选为陶瓷。
另外，虽然在处理中的该时刻可以烧制介电基板，但是优选地使基板保持在生坯状态，使得最终电容器可以在单一步骤中被共烧，如此后解释的。
在使用层压陶瓷生坯薄片形成介电基板1的情况下，这样的生坯薄片可以通过例如任何已知方法(诸如，流延成型)来形成。针对流延生坯薄片的典型厚度范围是1mil至5mil(可以使用更薄的生坯薄片，但是不切实际的大量薄片对于构建机械健壮基板来说是必须的)。然后，生坯薄片被层压以形成可以是任何值的基体层厚度，但是典型地在5mil至15mil之间，优选为8mil至10mil。虽然较厚的单个生坯薄片的使用将减少形成介电基板1所必须的薄片的数量，但是大部分流延成型材料由制造商设计成被流延为大约1mil或更小的薄片。同样地，一个示例是使用1-mil薄片来形成厚度大致10mil的介电基板。
在一个实施方式中，生坯薄片被流延在Si浸渍Mylar膜上，被干燥并且然后被缠绕在辊上。每个薄片都从辊被分割并且留在Mylar膜上，直到粘压(tack pressing)之后。以35吨力在2分钟的扩展时段内从钝面(dull side)到钝面按压前两个薄片。在初始粘压之后，将Mylar膜从当前2mil厚组件的一侧剥离。通过使一片流延片仍然在Mylar膜上，将其放到组件上使Mylar膜面向外，并且以35吨力在30秒内粘压来层压每个随后得到的薄片。在层压下一个薄片之前，去除Mylar膜。在粘压之后，将Mylar膜从该叠层的最后上层剥离。当然，所有陶瓷层都可以被层叠并且在执行单一粘压之前去除各自Mylar薄片。一旦粘压了10个薄片，就将整个组件裁减为5"×5"。最后，组件被等静按压。
然后，将等静压按压的组件在烤炉中暴露至预处理周期，例如在100℃下达3小时。该周期用于在进一步处理之前使板硬化并且预变形。该步骤有助于实现合理变形，其允许最终烧制组件中的小边缘边界和高电容。
生坯薄片中使用的粘合剂系统取决于构成生坯薄片的陶瓷材料。只要说该粘合剂系统应当被选择为在随后处理期间最小化介电基板的机械变形就足够了。
槽2的形状和大小不被特别限制，但是槽应当如图1所示那样被拉长，以便于丝网印刷导电材料(随后描述)向下传送到每个槽的侧壁。槽的纵向尺寸(L)和槽之间的间距(S)取决于最终电容器芯片的特定尺寸(D10(10mil×10mil)–D90(90mil×90mil))。槽的长度L应当比最终分割后的电容器的长度更长，最小值是10mil。这防止槽的拐角或端部中的墨水的粘着导致不规则形状的最终部件。从而，基本相等的L和S典型地在从20mil至120mil的范围内。要求槽的横向尺寸W足够宽，以确保仅墨水的涂层形成在槽的侧壁上(下面更详细地描述)。一般来说，尺寸W可以近似涉及基体厚度T，并且关系为W＝2T。再次，优选较宽槽，以确保槽不堵塞墨水，因为槽内的墨水从一个侧壁向另一侧壁的任何桥接将导致不规则形状的最终电容器。太宽的槽的缺点在于，其将有助于基板1的总体变形。该基板1的变形将有助于随后步骤中的机械误差。优选的是，槽的侧面是平坦的，因为那些侧面将限定所得到的分割后的电容器芯片的侧面(随后描述)。槽可以使用具有定制模具的已知打孔机来形成，该定制模具基于槽的期望大小和形状制造。
图2A示出了图1的一部分，但是金属镀层(metallization)3形成(例如，通过丝网印刷)在基板1的上表面上以桥接每个相邻对槽2。丝网中的开口通常具有宽度S+W。开口的大小在宽度上可能需要被修改以说明基板的机械变形，以便保证槽的侧壁涂覆有金属化材料(例如，导电墨水)，但是不完全被堵塞。被用于形成金属镀层3的导电材料的粘度和槽2的尺寸被选择成使得在涂覆处理期间，导电材料不仅覆盖槽2之间的基板1的上表面，而且向下延伸每个槽2的侧壁的至少三分之二厚度。金属镀层典型地在该部件的顶部上具有从0.1mil至2mil范围的厚度(包括在该范围内的每个0.10mil增量)，并且在侧壁上具有从1mil至4mil范围的厚度(包括在该范围内的每个0.10mil增量)。
墨水的流变特性(特别是粘度)需要被调整以在由薄片的顶部和槽的侧壁形成的拐角处设置足够厚的墨水涂层。理想地，拐角处的墨水厚度应当为>0.25mil。墨水的粘度需要被控制成使得确保墨水涂覆槽的侧壁而不完全填充槽或部分堵塞槽。被堵塞的槽将产生不规则形状的最终部件，其是不希望的。墨水的粘度应当在从10Kcps至50Kcps范围内，优选为20Kcps至30Kcps。在本发明的一个示例中，W＝12mil，L＝70mil，S＝48mil，并且导电墨水具有25Kcps的粘度。
在一个优选实施方式中，陶瓷基板1的顶面用导电墨水丝网印刷两次，在两个印刷步骤之间具有较短的干燥周期。这确保从陶瓷基板的顶表面向下达每个槽2的侧壁的至少三分之二厚度的全面围绕。
在干燥墨水达第二时间之后，基板1被翻转并且将相同量的导电材料施加至基板1的下表面，使得桥接与上表面上相同的相邻对槽2中的每个。再次，导电材料的粘度和槽2的尺寸被选择成使得导电材料将不仅覆盖基板1的下表面，而且向下延伸大于槽2的壁的一半(优选为至少三分之二)厚度，结果是在每个相邻对槽2之间的基板1的上表面和下表面上并且沿相邻槽2的整个内壁形成连续导电层(如图3A所示)。尽管不必须，但是优选从陶瓷基板的底面执行两次印刷，在印刷之间执行干燥周期，并且在第二次印刷之后执行干燥周期。作为另选方案，基板1的整个上表面和下表面可以利用导电材料被印刷(如图2B和3B所示)，以实现分别与图2A和图3A中所示相似的结果。
还可以在形成上金属镀层和下金属镀层3之前，利用导电材料完全预填充槽(例如，通过孔版印刷)。这确保在与上金属镀层和下金属镀层3电接触的槽的内壁上形成连续金属镀层。
还可以在从基板1下面抽出稍许真空的同时将墨水施加至基板1。这将帮助确保墨水进入并且涂覆每个槽的相对侧壁。标准真空吸盘可以用于该步骤，但是必须在基板1与真空吸盘之间定位一些类型的过滤屏障(一片泡沫或毛毡)，以防止墨水进入真空吸盘中的孔中。
根据另一个实施方式，代替在每行中形成各个槽，可以形成单个细长槽以跨整个长度延伸(沿图1中的L尺寸)。在该情况下，当芯片被分割(随后描述)时将不存在浪费的材料，这是因为每条分割线(沿图1中的W尺寸)将限定两个相邻芯片的最终侧表面。
图4示出了然后在图3B中所示的子组件的整个上表面上形成陶瓷层4(并且将理解，作为代替，可以在图3A中所示的子组件的整个上表面之上形成陶瓷层4)。陶瓷层4的厚度可以在从0.2mil至2.0mil范围内(包括在该范围内的每个0.10mil增量)，并且由所得到的电容器芯片的目标电容和构成陶瓷层4的陶瓷材料的介电常数规定。陶瓷层4例如可以由1mil陶瓷带形成，其被层压在生坯薄片1的上表面上，以覆盖上表面和金属镀层3。
因为陶瓷层4的厚度规定最终电容器的电容，所以陶瓷层越薄，最终分割后的电容器的电容越高。在一个优选实施方式中，陶瓷层被沉积为具有大约0.2至0.3mil厚度的预先形成的生坯薄片。在更优选实施方式中，层压这些薄生坯薄片中的至少两个来形成陶瓷层4(在烧制之后)。使用至少两个薄生坯薄片的优点是确保如果这些薄片中的一个中存在缺陷，则在另一个薄片中的相同位置中存在缺陷的几率几乎为零。同样地，在烧制之后，可以保证在沿电容器的所有点处存在一个单片式连续陶瓷层。与使用多少生坯薄片无关，在烧制之后，在最终产品中仅存在限定电容的一个陶瓷层。
为了如图4中所示的将陶瓷层4层压在子组件的上表面上，优选方法是使用已经被流延成型到Si浸渍Mylar膜上的陶瓷带。例如，从大约为4"×4"的陶瓷带/Mylar膜的辊分割一片带。将该带留在Mylar膜上，并且放在子组件(参见图4)上使Mylar膜面向外。然后，例如以35吨力将该子组件粘压达30秒钟。如果该粘压步骤总体在陶瓷层4或子组件上产生太多变形，则可以将其省略。在将Mylar膜从该组件剥离之后，整个子组件被等静按压。
另选地，可以对陶瓷膏进行丝网印刷，以覆盖基板1的上表面，其将允许更进一步减小层4的厚度，结果增加所得到的电容器中的电容值。膏将利用孔版或丝网被印刷，以便确保不将膏沉积到开口槽中。沉积到开口槽中的任何膏将妨碍最终用户电连接至电容器的基体。在使用膏印刷层4的情况下，可以使用预烧制陶瓷用于陶瓷基体薄片1。将通过机械加工(例如，激光机械加工或金刚石锯片分割)贯穿烧制的陶瓷薄片1形成槽2。
陶瓷层4的介电常数由构成陶瓷层4的材料的成分规定。存在可以使用的许多商业上可用的陶瓷材料，并且这种材料的介电常数典型地在从35至4000范围内。陶瓷层4还可以由装载有导电材料或金属的极高介电陶瓷材料制成，在该情况下，陶瓷层4可以具有高达60000的介电常数。
图5示出了然后在生坯薄片1中的每对槽2之间形成隔离电极5(例如通过丝网印刷)。电极5典型地具有从0.1mil至1mil(包括在该范围内的每个0.10mil增量)的厚度。该电极的总大小被尺寸调整以在最终部件周围提供小陶瓷边界。该边界确保最终分割后的电容器的足够额定电压。该边界的大小应当基于陶瓷基板的所测量变形。根据陶瓷基板的机械变形的幅度和可重复性，可以按比例缩放丝网几何结构中的与电极5的位置相关联的窗口的位置。该按比例缩放可以从中心向外或向内进行，以补偿可能的机械误差。为了贯穿处理步骤定量地测量陶瓷基板的机械变形，可以使用贯穿槽图案散布的基准点阵列。该测量和调节可以在每个板上动态地进行或者在测试板上静态地进行，并且然后假定是可重复的。
图6示出了然后子组件沿线6贯穿每行槽2(槽2在图6中用短虚线示出)被横向分割，并且还沿线7在每列槽2之间被纵向分割，以分离子组件的每个部分。另选地，可以使用穿孔来分割电容器(每个穿孔的大小约等于由包围电极5的线6和7的交叉对形成的矩形)。最终切割或打孔应当被调整大小，以使高度等于最终分割后的电容器的高度。最终穿孔的宽度应当被调整大小，以使其延伸到该部件的任一侧上的每个槽中达最小量S/4。由于陶瓷基板内的机械变形，导致穿孔必须被调整大小为大于分割后的电容器的宽度加S。这确保穿孔不损坏任何导电护套(wraparound)，其导致不规则形状或不可靠最终部件。事实上，如果在子组件中存在横向变形，则打孔机本身被充分复杂化，以确保穿孔与子组件上的将被分割的部件的位置对齐。在一个实施方式中，使用温和滚筒打磨步骤去除陶瓷4的薄顶层的、从该部件的将被切割或打孔的边缘延伸的任何部分。这是穿孔出现在槽中的某处的产物。
还可以切割图6的子组件，使得多个电容器仍然彼此链接为公共单元。这例如允许电路板设计的更宽自由度。
切割或打孔操作的结果是多个分割后的部件，多个分割后的部件然后例如被预烘焙达36小时，以将粘合剂烧尽，并且然后被烧制以形成准备使用的最终高电容单层电容器芯片(参见图7)。当然，还可以烧尽粘合剂作为烧制操作的一部分，使得采用单一烧制步骤。
电容器芯片的大小在从D10至D90的范围内，最常见大小是D25(25mil×25mil)、D35(35mil×35mil)、以及D40(40mil×40mil)。用于陶瓷层4的材料及其厚度可以被选择为提供从10pF一直到10000pF的电容值。
图7示出了分割后的电容器芯片中的一个。该芯片包括烧制的陶瓷基体1’，烧制的陶瓷基体1’具有在其整个周长周围形成的金属镀层3，留下两个相反的侧面被暴露。当被安装在电路板上时，金属镀层3的下表面3a被用作用于电容器芯片的地平面。金属镀层3的侧表面3b、3c用于将地平面连接至陶瓷基体1的上表面上的金属镀层3d，金属镀层3d用作单层电容器的下电极。
使金属镀层一直在陶瓷基体1的周长周围延伸且相反的侧表面被暴露的一个非常重要的优点是，用作用于电容器芯片的下电极的上金属镀层3d通过两个侧金属镀层3b、3c连接至地平面，由此将与芯片相关联的寄生电感有效地减少了约50％。电感的该减少显著改进了芯片处于高频时的性能(例如，>1GHz)。
尽管图7示出了金属化层在其上被形成为彼此平行的陶瓷基体1的两个侧表面，但是更可能的是，两个侧表面类似于原始槽2(参见图8中的表面2’)的、贯穿生坯薄片1被打孔的一些部分。例如，当从顶部查看电容器芯片时，那些侧表面2’可能导致电容器芯片的显著垂直部分具有一些I型结构。在该情况下，侧表面上的金属镀层3不在电容器芯片的整个宽度(图8中的上下方向)上延伸。虽然为了容易理解，在图8中示出了陶瓷基体1的侧表面和金属镀层3的侧表面，但是实际上，当从顶部查看时，陶瓷层4将在视线上遮盖那些部件。
虽然本发明可以与任何已知高介电陶瓷材料和导电材料一起使用，但是优选地，用于基板1和电容器层4的陶瓷材料选自使用LTCC(低温共烧)技术的超低火(ULF)陶瓷。可以使用不同陶瓷材料，并且可以使用HTCC(高温共烧)技术，在该情况下，金属镀层3和电极5将由较高温度的金属(诸如，钨)制成。
例如，根据最终产品的期望电容，介电陶瓷材料可以选自I类或II类材料，并且X7R II类材料是优选的(因为其具有从-55℃至+125℃仅波动+/-15％的介电常数)。工作特别好的特定种类的材料的示例是BaTiO3(例如，掺杂有Bi)、诸如Ba/SrTiO3的UX型材料、掺杂钙铜的二氧化钛系统(例如，CaCu3Ti4O12)、以及掺杂铌铟的TiO2系统。
虽然从使两种材料的热膨胀系数匹配的观点看，优选使用相同材料用于陶瓷基板1和电容器层4，但是因为陶瓷基板1简单地用作机械支撑，所以可以使用任何绝缘陶瓷材料。再次，在选择用于陶瓷基板1的材料时，必须考虑热膨胀系数差异。
用于金属镀层3和顶电极5的导电材料还优选为AgPd(例如，90Ag10Pd)。该材料可以与ULF电介质相符合。使用所有AgPd墨水系统允许使用除了ULF材料之外的其它电介质来形成陶瓷基板1和电容器层4。然而，使用ULF材料的一个优点是，通过保持陶瓷烧制温度较低，可以使用具有更大Ag浓度的墨水，由此控制墨水的成本。
最后，虽然用于上电极5的材料选自端子引线可以容易地连接到的已知导电电极材料，但是由于金属镀层3的AgPd扩散到Au中并且产生不适于引线接合的合金，引线可接合Au的使用不合适。引线接合是使用Au顶电极的主要原因。通过使用AgPd墨水而不是顶部Au电极，最终电容器将必须用另一种导电材料来电镀(例如，Ni并且然后在烧制之后使用Au)。在大多数情况下，用于上电极的材料由最终使用规定(即，由客户规定)。
陶瓷烧制通常在900-1300℃的温度范围内执行，并且当使用ULF陶瓷时在930-950℃之间的优选范围内，适当地低于用于金属镀层3和电极5的导电材料的熔点温度。该烧制应当持续足以实现完全烧结陶瓷基体1和陶瓷层4的时间(例如，2-4小时)。根据被选择用于电容器层4、基体层1的材料和用于金属镀层3的材料，同样可以采用其它已知烧制技术。
本发明提供了一种用于形成呈现宽范围电容值的单层电容器的高效制造处理。通过使用限定最终电容器的侧面同时还用作在其上可以容易地形成金属镀层3的表面的槽2，可以使用不要求多于几个步骤的简单制造处理在电容器芯片的六个暴露表面中的四个周围形成导电壳。而且，在金属镀层3之上形成陶瓷层4允许产品设计的宽自由度通过简单地改变陶瓷层4的厚度而不必须对总体制造处理进行实质改变来满足多种电容需求。
关于本发明的电容器特别印象深刻的是，与陶瓷基板1的厚度相比，并且与现有技术电容器的功能性陶瓷层相比，可以使陶瓷层4非常薄。例如，陶瓷基板1与陶瓷层4的厚度比率可以容易地超过5:1、10:1、20:1、以及甚至50:1。同样地，陶瓷基板1的厚度可以被选择成提供足够机械支撑，同时可以使陶瓷层4的厚度惊人地薄，以提供具有极高电容的分割后的电容器，尤其是对于其大小来说。
本发明的一个特定示例如下：
示例：
1)使用10个1mil厚的Ferro ULF272薄片构建基板：
a、在45℃下以60kPSI粘压达10分钟；
b、在45℃下以2kPSI等静按压达45秒钟；
2)在100℃下预处理基板达3小时；
3)对等距的1666个槽的阵列打孔，该槽为W×L×S＝12mil×70mil×48mil；
4)利用Heraeus CL40-10606印刷基板的上表面(在上表面上达到大约0.4mil的厚度(“t”)并且在槽的侧壁上达到大约0.3mil的厚度(“t'”))；
5)在85℃下，在隧道式干燥室中干燥达10分钟(t大约0.35mil；t'大约0.25mil)；
6)再次利用Heraeus CL40-10606印刷上表面(厚度与步骤4中的相同)；
7)在85℃下在隧道式干燥室中干燥达10分钟(在上表面上的最终t为大约0.7mil；在槽的侧壁上的最终t'为大约0.5mil)；
8)翻转基板并且利用Heraeus CL40-10606印刷下表面(厚度与步骤4中的相同)；
9)在85℃下在隧道式干燥室中干燥达10分钟(厚度与步骤5中的相同)；
10)再次利用Heraeus CL40-10606印刷下表面(厚度与步骤4中的相同)；
11)在85℃下在隧道式干燥室中干燥达10分钟(在下表面上的最终t为大约0.7mil；在槽的侧壁上的最终t'为大约1.0mil)；
12)将0.8mil厚的ULF272流延薄片传送到子组件的上表面上；
13)在45℃下以2kPSI等静按压达45秒钟；
14)印刷具有大小为38mil×38mil的90Ag10Pd顶电极(t大约0.4mil)；
15)在85℃下在隧道式干燥室中干燥达10分钟(t大约0.35mil)；
16)打孔穿过尺寸为48mil×48mil的最终部件；以及
17)在峰值温度为940℃的箱式窑中烧制并且浸泡4小时的时间。
最终分割后的电容器具有在800pF-1200pF的范围内的电容并且具有D35(35mil×35mil)+/-5mil的完成部件大小。上表面和下表面上的烧制后的金属镀层的厚度大约为0.15mil-0.20mil，并且槽的侧壁上的烧制后的金属镀层的厚度大约为0.4mil-0.5mil。
虽然已经参照如图中所示的优选模式特别示出和描述了本发明，但是本领域技术人员将理解，在不脱离由权利要求限定的本发明的精神和范围的情况下，可以实现细节的各种改变。
Claims (27)
1.一种电容器，所述电容器包括：
介电基体，所述介电基体具有三对相反的侧表面；
具有均匀厚度的金属化层，所述金属化层连续地形成在所述三对相反的侧表面中的两对相反的侧表面上；
介电层，所述介电层形成在所述金属化层的、覆盖所述两对相反的侧表面中的一个侧表面的一部分上；以及
电极，所述电极形成在所述介电层上。
2.根据权利要求1所述的电容器，其中，所述介电层的厚度为0.2mil至2.0mil。
3.根据权利要求1所述的电容器，其中，所述介电基体的厚度为5mil至15mil。
4.根据权利要求1所述的电容器，其中，所述金属化层的厚度为0.1mil至4mil。
5.根据权利要求1所述的电容器，其中，所述介电基体的厚度与所述介电层的厚度的比率为至少5:1，优选为10:1，更优选为20:1，最优选为50:1。
6.根据权利要求1所述的电容器，其中，所述介电基体和所述介电层由陶瓷材料制成。
7.根据权利要求6所述的电容器，其中，所述介电基体和所述介电层由相同陶瓷材料制成。
8.根据权利要求6所述的电容器，其中，所述陶瓷材料选自由I类和II类陶瓷构成的组。
9.根据权利要求1所述的电容器，其中，剩余一对相反的侧表面由所述介电基体的暴露部分限定。
10.根据权利要求1所述的电容器，其中，所述介电层由多层生坯陶瓷材料形成，所述多层生坯陶瓷材料被层压并且被共烧以形成单一层。
11.根据权利要求1所述的电容器，其中，所述电极的上表面的面积小于所述介电层的上表面的面积。
12.一种形成电容器的方法，所述方法包括：
提供介电基板，贯穿所述介电基板形成有孔的阵列，每个孔都具有从所述介电基板的第一表面延伸至所述介电基板的相反的第二表面的两个相对侧壁；
在所述介电基板的所述第一表面上沉积导电材料，以形成在相邻孔对之间延伸并且沿每个孔的所述相对侧壁延伸大于介电基板的一半厚度的距离的导电涂层；
在所述介电基板的所述第二表面上沉积导电材料，以形成在所述相邻孔对之间延伸并且沿每个孔的所述相对侧壁延伸大于所述介电基板的一半厚度的距离的导电涂层，由此在所述介电基板的所述第一表面上形成的导电涂层和在所述介电基板的所述第二表面上形成的导电涂层彼此接触，以形成具有均匀厚度的连续金属化层；
在所述介电基板的所述第一表面上形成介电层，以覆盖所述金属化层的、形成在所述介电基板的所述第一表面上的那部分；
在所述相邻孔对之间的位置处在所述介电层上形成电极，以形成子组件；
分割所述子组件，以形成多个陶瓷电容器；以及
烧制所述陶瓷电容器。
13.根据权利要求12所述的方法，其中，每个孔都是具有长度尺寸L和较短宽度尺寸W的细长槽，并且所述相邻孔对彼此分离距离S，其中，L和S在20mil至120mil的范围内，并且W是所述介电基板的厚度的大约两倍。
14.根据权利要求12所述的方法，其中，所述导电材料是具有粘度为10Kcps至50Kcps的导电墨水。
15.根据权利要求12所述的方法，其中，所述导电材料是具有粘度为20Kcps至30Kcps的导电墨水。
16.根据权利要求12所述的方法，其中，所述导电材料是导电墨水，并且粘度被选择成使得所述导电墨水沿每个孔的所述相对侧壁延伸所述介电基板的厚度的至少2/3的距离。
17.根据权利要求12所述的方法，其中，所述导电材料被沉积以覆盖所述介电基板的整个第一表面和第二表面。
18.根据权利要求12所述的方法，其中，所述介电层被流延在载体上，被层压在所述介电基板的所述第一表面上，并且然后去除所述载体。
19.根据权利要求18所述的方法，其中，所述介电层被形成为所述介电基板的所述第一表面上的多层，并且然后被等静按压。
20.根据权利要求19所述的方法，其中，形成所述介电层的所述多层在所述烧制步骤之后被集成为单一层。
21.根据权利要求12所述的方法，其中，所述介电基板被形成为多个流延层，所述多个流延层被层压并且被等静按压在一起。
22.根据权利要求12所述的方法，其中，所述介电基板和所述介电层由陶瓷材料制成。
23.根据权利要求22所述的方法，其中，所述介电基板和所述介电层由相同陶瓷材料制成。
24.根据权利要求22所述的方法，其中，所述陶瓷材料选自由I类和II类陶瓷构成的组。
25.根据权利要求12所述的方法，其中，所述介电基板具有5mil至15mil的厚度。
26.根据权利要求12所述的方法，其中，所述介电层具有0.2mil至2.0mil的厚度。
27.根据权利要求12所述的方法，其中，所述导电涂层具有0.1mil至4mil的厚度。
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