CN105765743A - 光电的部件和用于其制造的方法 - Google Patents

光电的部件和用于其制造的方法 Download PDF

Info

Publication number
CN105765743A
CN105765743A CN201480063449.0A CN201480063449A CN105765743A CN 105765743 A CN105765743 A CN 105765743A CN 201480063449 A CN201480063449 A CN 201480063449A CN 105765743 A CN105765743 A CN 105765743A
Authority
CN
China
Prior art keywords
lead frame
groove structure
region
upside
leadframe portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480063449.0A
Other languages
English (en)
Other versions
CN105765743B (zh
Inventor
安德列亚斯·格林迪
托比亚斯·格布赫尔
马库斯·平德尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of CN105765743A publication Critical patent/CN105765743A/zh
Application granted granted Critical
Publication of CN105765743B publication Critical patent/CN105765743B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483Containers
    • H01L33/486Containers adapted for surface mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52Encapsulations
    • H01L33/54Encapsulations having a particular shape
    • GPHYSICS
    • G10MUSICAL INSTRUMENTS; ACOUSTICS
    • G10LSPEECH ANALYSIS TECHNIQUES OR SPEECH SYNTHESIS; SPEECH RECOGNITION; SPEECH OR VOICE PROCESSING TECHNIQUES; SPEECH OR AUDIO CODING OR DECODING
    • G10L15/00Speech recognition
    • G10L15/22Procedures used during a speech recognition process, e.g. man-machine dialogue
    • G10L2015/223Execution procedure of a spoken command
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008Processes
    • H01L2933/0033Processes relating to semiconductor body packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008Processes
    • H01L2933/0033Processes relating to semiconductor body packages
    • H01L2933/005Processes relating to semiconductor body packages relating to encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008Processes
    • H01L2933/0033Processes relating to semiconductor body packages
    • H01L2933/0066Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Led Device Packages (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明涉及一种用于制造光电的部件(100)的方法,该光电部件包括嵌入在模制体(130)中的引线框架(110)和布置在引线框架(110)的上侧(113)上的光电半导体芯片(140)。在此提供引线框架(110)。在另一个的步骤中执行蚀刻步骤,其中,在引线框架(110)的上侧(113)上在引线框架(110)中产生至少一个沟槽结构(120)。此外,利用模制材料通过压力注塑包封引线框架(110)产生模制体(130)。此外,在引线框架(110)的上侧(113)上布置光电半导体芯片(140),其中,至少一个沟槽结构(120)应用为用于将光电半导体芯片(140)在引线框架(110)上取向的取向标记。

Description

光电的部件和用于其制造的方法
技术领域
本发明涉及一种光电的部件和用于制造光电的部件的方法。
背景技术
该专利申请要求德国专利申请102013224581.5的优先权,其公开内容在此由于引用而被接受。
光电部件通常包括一个或多个用于产生光辐射的光电半导体芯片和用作用于半导体芯片的壳体的载体。光电半导体芯片例如是发光二极管芯片(LED,LightEmittingDiode),其中,在发光二极管芯片上按照应用能够布置用于辐射转换的转换元件。在此,通常用作为载体的是在由模制材料(Moldmaterial)制成的模制体中嵌入金属的引线框架(Leadframe)。在此,模制体的制造通常利用塑料、环氧树脂或硅酮通力注塑包封引线框架在喷铸方法、压铸方法或压力造型方法的范畴中实现。在此,在载体上同时产生形成用于容纳半导体芯片的型腔的、由模制材料制成的壳体(Package)。在随后的装配进程中将光电半导体芯片紧固在型腔区域中的引线框架的表面上并且电连接。光电部件的制造在此通常以联合的形式实现,其中,各个部件在矩阵形式的布置中相互并联地被处理。在整体的装配进程中,单独接近每个壳体并且装配所属的半导体芯片。在此按照应用,需要半导体芯片的尽可能准确的取向。对此,要求尽可能准确的参考点。因为在制造壳体时借助于压铸方法或喷铸方法由进程决定地出现在壳体材料和引线框架之间的位置公差,所以参照壳体材料或者确定的壳体部分定位必然导致在装配进程中的增高的公差。为了避开该问题,为了对装配进程进行参照定位而应用布置在整体引线框架的外边缘上的引线框架标记。该取向标记必须在装配进程期间被多次靠近,这导致了进程速度的明显的降低。
发明内容
因此本发明的目的在于,提供用于装配进程的参照定位,其提高了进程速度而没有由于引线框架和壳体错位而决定的公差增高的缺点。该目的通过根据权利要求1所述的方法实现。此外,该目的通过根据权利要求9所述的光电的部件实现。另外的有利的实施方式在从属权利要求中给出。
根据本发明的一个方面提出一种用于制造光电的部件的方法,该光电部件包括嵌入在模制体中的引线框架和布置在引线框架的上侧上的光电半导体芯片。在此,该方法包括:提供引线框架;执行蚀刻步骤,在该步骤中,在引线框架的上侧上在引线框架中产生至少一个沟槽结构;利用模制材料通过压力注塑包封引线框架产生模制体;并且在引线框架的上侧上布置光电半导体芯片,其中,至少一个沟槽结构应用为用于将光电半导体芯片在引线框架上取向的取向标记。借助于平垫印刷的进程在引线框架中产生的沟槽结构具有非常精确的边沿,其准确的位置仅承受了平垫印刷进程的低公差。因此,装配进程中的沟槽结构表现了具有清晰的边沿的校直结构或者取向标记,其能够实现半导体芯片在引线框架上的优化的取向。因为其直接局部地出现在相应的半导体芯片的装配位置上,所以取消了重复接近在引线框架的最外面的边缘上的全局标记的必要性。由此又能够提高装配进程的速度,并且因此在光电部件的制造方法中实现了更高的生产率。此外,能够借助于准确的准直结构减少错误矫正的数量。
本发明的另一个方面提出,沟槽结构在由上侧和下侧实现的引线框架的光刻的构造的范畴中产生,在该构造中,引线框架在至少预设的区域中通过在上侧和下侧的蚀刻完全地隔断。在此,引线框架为了产生沟槽结构在为沟槽结构设置的区域中仅在上侧被蚀刻。通过仅在引线框架上侧的蚀刻并不将引线框架在该区域中隔断。更确切地说,所期望的沟槽结构以有利的方式与引线框架的构造一起从初始引线框架产生。由此能够节省方法步骤。
本发明的另一个方面提出,沟槽结构为了增强相对于引线框架的材料的对比度而利用填充材料平坦地填充。通过在沟槽结构之中应用合适的填充材料能够任意高地调整沟槽结构和围绕沟槽结构的引线框架之间的光学对比度。这能够在装配进程期间借助于相应的光学检测系统实现对通过沟槽结构或者其边沿形成的取向标记的快速和安全的识别。
本发明的另一个方面提出,沟槽结构在制造模制体的范畴中用模制材料平坦地填充。由此以有利的方式在没有附加的方法步骤的情况下实现沟槽结构的填充。
本发明的另一个方面提出,在引线框架的上侧上产生涂层,其形成相对于引线框架的材料的光学对比度。在此,在蚀刻进程期间在沟槽结构的区域中移除涂层。因此,引线框架的表面的相应合适的涂层能够实现对沟槽结构的用作为取向标记的边沿的快速和安全的识别。此外,该涂层能够分配有另外的功能,例如防腐蚀。
本发明的另一个方面提出,沟槽结构利用至少一条直边产生,该直边在引线框架的蚀刻的和未蚀刻的区域之间形成清晰的过渡。在此,至少一条直边在将光电半导体芯片在引线框架上取向时应用为取向标记。借助于直边能够除了确定的X-Y位置还预设确定的方向或者方向轴,这简化了电半导体芯片在引线框架上的取向。
本发明的另一个方面提出,沟槽结构利用由至少一条直边围绕的岛区域产生。此外提出,将岛区域的表面在制造模制体期间针对沟槽结构密封。啮合到沟槽结构中的或者在沟槽结构中绝缘布置的岛区域能够实现的是,沟槽结构的外边沿的尽可能大的部分在型腔的外部延伸。因为沟槽结构的超出型腔向外伸出的边缘区域因此在壳体的下面延伸,所以其在利用模制材料压力注塑包封引线框架时得到沟槽结构到形成壳体的成型模具型腔的足够的连接。因此能够确保沟槽结构在喷铸方法、压铸方法和压力造型方法期间完全地填充。岛区域的密封在此经过上面的成型模具部分啮合到壳体型腔的区域中的型芯的、设置在岛区域的表面上的密封面实现。该密封防止的是,模制材料在沟槽结构的边沿之上流到岛区域的表面上,并且防止沟槽结构的模制材料和引线框架的金属之间的用作为取向标记的过渡变形。
本发明的另一个方面提出,模制体利用布置在引线框架的上侧上的壳体产生,该壳体形成用于容纳光电半导体芯片的型腔。在此,沟槽结构在型腔的区域中产生。通过将沟槽结构布置在半导体芯片的装配位置附近减轻化在装配进程中半导体芯片的取向。
本发明的另一个方面提出,沟槽结构的至少一个边缘区域在型腔的外部的区域中产生。由此产生沟槽结构到形成部件的壳体的成型模具型腔的连接。因此能够确保在利用模制材料压力注塑包封引线框架时平坦地填充沟槽结构。
此外,本发明的一种方面提出光电的部件,其包括引线框架、布置在引线框架的上侧上的用于产生光辐射的至少一个光电半导体芯片和内嵌有引线框架并且形成用于至少一个光电半导体芯片的壳体的模制体。在此,引线框架在其上侧上具有至少一个借助于光刻进程产生的并且用作为取向标记的沟槽结构。通过光刻产生的沟槽结构的高精确性,非常精确地确定了光电半导体在引线框架上的位置非常。
本发明的另一个方面提出,引线框架具有至少一个分离区域,在其中,引线框架在两级式的光刻的构造进程中通过在上侧和下侧的蚀刻完全地隔断。在此,以引线框架的在两级式的光刻的构造进程中仅在上侧蚀刻的构造区域的方式设计引线框架。
本发明的另一个方面提出,壳体形成容纳光电半导体芯片的型腔,其中,沟槽结构布置在型腔的区域中。
本发明的另一个方面提出,沟槽结构包括岛区域,其利用沟槽结构形成至少一条直边。在此,至少一条直边构造为取向结构。
本发明的另一个方面提出,沟槽结构用模制体的模制材料平坦地填充。由此增强了沟槽结构和围绕沟槽结构的未蚀刻的引线框架的对比度。
附图说明
结合下述联系附图详细阐述的实施例的后续的说明,更清楚明白地理解本发明的上述特性、特征和优点以及实现的方式和方法,其中
图1示出具有以沟槽结构的形式在引线框架中设计的取向标记的光电部件的第一实施方式的透视图;
图2示具有引线框架的所表明的内部结构的图1中的光电部件的俯视图;
图3示出沿着切线I-I通过图1和2中的光电部件的横截面图;
图4示出在光电部件的制造进程开始时的引线框架;
图5示出图4中的引线框架,其具有两侧布置的用于构造引线框架的光刻掩膜;
图6示出完成构造的引线框架,其具有在引线框架的上侧上产生的沟槽结构;
图7示出在去除光刻掩膜之后的图6中的引线框架;
图8示出容纳构造的引线框架的成型模具;
图9示出在喷铸进程开始时的布置在成型模具中的引线框架;
图10示出在喷铸进程结束时图9中的喷射的布置;
图11示出利用制模材料压力注塑包封的引线框架,其具有在引线框架的上侧上由制模材料形成的壳体;
图12示出装配进程中的图11中的载体;
图13示出在键合半导体芯片之后的图12中的布置;
图14示出用于制造可替换的实施方式的布置在成型模具中的引线框架,在该实施方式中不用制模材料填充沟槽结构;
图15示出在装备光电半导体芯片的进程期间图14中的完成压力注塑包封的引线框架;
图16示出半成品的可替换的实施方式,具有布置在引线框架的表面上的涂层;
图17示出图15中的带有沟槽的初级产品,其利用具有借助于相对于引线框架的特别高对比度的材料填充;
图18示出引线框架的可替换的设计方案,在其中沟槽结构具有较小的深度;
图19示出具有带有绝缘的岛结构的沟槽结构的光电部件的另一个实施方式的俯视图;
图20示出在图19中的实施方式的制造进程期间布置在成型模具中的引线框架;和
图21示出在装备进程期间在图20中的成型模具中产生的半成品。
具体实施方式
图1示出了根据本发明的第一实施方式设计的光电部件100的透视图,该光电部件包括载体170、安装在载体上的光电半导体芯片140和布置在载体170上的并且容纳光电半导体芯片140的壳体131。在此,用作为载体的是内嵌在由制模材料形成的模制体130中的引线框架110。壳体131在当前的实例中以椭圆的轮廓形式设计,该轮廓形成用于容纳光电半导体芯片140的型腔132。型腔132通过两个横向于椭圆的壳体的纵轴延伸的隔片形结构分隔为三个部段133,134,135。光电半导体芯片140在型腔132的中间的部段134中借助于焊料或粘合颗粒141直接安装在框架元件110的表面上。引线框架110构建为两件式的,其中,半导体芯片固定在第一引线框架部分111上,并且借助于在上侧接触半导体芯片140的粘合线150与布置在型腔132的第一部段133中的第二引线框架部分112电连接。两件式构建的引线框架110在其上侧114上直到型腔132的区域上完全利用形成模制体130的模制材料覆盖。在型腔132的内部,引线框架110的通过隔片形结构136分隔的部段133,134没有模制材料。与之相反,型腔的第三部段135包含通过蚀刻在第一框架部分111中产生的沟槽结构120。沟槽结构120具有矩形形状的截面,其形成啮合到第三型腔部段135中的岛区域125。在此,通过沟槽结构120的光刻的构造构成的边沿121,123,124非常精确地表示取向标记,其在装配进程的范畴中用于光电半导体芯片140在引线框架110或者第一引线框架部分111上的非常准确的取向。因为沟槽结构120在当前的实施例中利用模制体130的模制材料平坦地填充,所以在沟槽结构120的边沿121,123,124处得到平坦填充的沟槽结构120和第一引线框架部分111的未被模制材料覆盖的岛区域125之间的特别高的对比度。
图1示出了在光电部件的分离之后的完成制造的光电部件100。在此,光电部件100通常包括填充型腔132的填料,其出于简明的原因在此未示出。在此,此外用于半导体芯片140和粘合线150的保护的填料能够以凸透镜的形式构成。借助于透明材料能够实现将由光电半导体芯片140发出的辐射的集束。相反地,能够借助于不透明的材料将由光电半导体芯片140发射的光在较大的面积上实现。
在图1中示出的光电部件100通常以与多个模拟的光电部件联合的形式被处理。在此,各个部件能够借助于引线框架的连接片相互连接,其仅在部件的分离期间分隔。在图1示出的实施例中,这样的连接片173能在载体170的通过部件的分离形成的侧面171,172中识别。
图2示出了具有由利用模制材料压力注塑包封的引线框架110形成的载体170的图1中的光电部件100的俯视图。嵌入到模制体130的模制材料中的引线框架110构建为两件式的,其中,两个引线框架部分111,112的用模制材料覆盖并且因此在俯视图中通常不能看到的区域借助于虚线示出。如图2中显而易见的那样,两个引线框架部分111,112通过用模制体170的模制材料填充的分离区域118相互电绝缘。第一引线框架部段111在第二和第三型腔部段134,135之上延伸,同时第二引线框架部分112限于第一型腔部段133。沟槽结构120用作为在装配进程期间用于半导体芯片140的取向的取向结构,其位于第一引线框架部分111上,同样如半导体芯片140自身那样。因此,在半导体芯片140关于第一引线框架部分111取向时实现了尽可能高的准确度。
布置在第三型腔部段135中的沟槽结构在下面的实施例中具有基本上矩形形状的截面125,其给与沟槽结构120近似O形的底面。截面125形成第一引线框架部分111的啮合到第三型腔部段135中的岛区域,其由沟槽结构120的三个在光刻的进程中以高精度制造的边沿121,123,124来界定。为了提高对比度,沟槽结构120在当前的情况中利用模制体130的模制材料填充。为了确保足够地填充沟槽结构120,沟槽结构120延伸直到壳体131的下面。因此,在压力注塑包封引线框架110时保障了到沟槽结构120中的足够的材料流。平行于沟槽结构120的上外边缘延伸的隔片形结构137也具有同样的目的。
此外,如图2中显而易见的那样,两个引线框架部分分别具有多个连接片173,经由其在部件的制造进程期间实现到相邻部件的连接。该连接片173在断开连接时分隔为各个部件。
图3示意性地示出了沿着切线I-I通过图2的光电部件100的横截面。在示意图中能清楚识别的是两件式的引线框架110嵌入到由模制材料形成的模制体130中。构造为模制体130的一部分的壳体131具有向上逐渐变细的轮廓。由壳体131围绕的型腔132用利超出壳体131伸出的填料160填充。例如由硅酮组成的填料160能够包括扩散粒子,其能够实现由半导体芯片140发射的光在填料160的共同的外表面之上的近似均匀的光分布。
两件式的引线框架110具有阶梯状的凸肩结构115,其改善了模制体130与引线框架部分111,112的机械锚定。凸肩结构115优选地在两级的平面印刷的构造进程中产生,在其中同时产生在第一引线框架部分111的上侧113上形成的沟槽结构120。
在下面的图4至11中阐述了用于产生图1至3示出的光电部件的可能的制造方法。对此,如图4所示,首先提供用作为初始引线框架110的金属垫。引线框架110在当前的实施例中由铜制成,其根据应用能够具有金属的、例如由金制成的外涂层。原则上,考虑每个合适的金属或者金属合金作为用于引线框架110的和在可能的情况下用于涂层的材料。
为了提高性能通常将大量的光电部件共同地在一个初始引线框架上加工。在此,相邻布置的部件通常仅在其制造之后借助于分离进程分隔。然而出于简明的原因,在附图中仅示出单个光电部件的加工。
引线框架110的构造通常借助于光刻的方法实现。在当前的情况中,光刻的进程两级地实现,即由上侧和下侧借助于两个相互协调的掩膜实现。对此,在未构造的引线框架110的上侧以及下侧113,114上都通过分离感光层以及曝光和曝光层的发展分别产生光刻掩膜200,210。如图5示出的那样,引线框架的设置用于蚀刻的构造区域201,202,203,211,212,213通过两个掩膜210,220的相应的开口区域确定。上掩膜200的构造区域201,202,203基本上与下掩膜210的构造区域211,212,213对应一致。为了在第一引线框架部分111的上侧113上产生所期望的沟槽结构,上面的光刻掩膜200在对此设置的区域中具有附加的开口204。
在引线框架110的接下来的优选同时在上侧和下侧113,114上进行的蚀刻中,引线框架的材料在构造区域201,202,203,204,211,212,213中分别去除直至引线框架110的厚度的一半。在此,引线框架在区域201,202,204中完全地分隔。该过程在图6中示出。由此在整体的引线框架的每个部件位置上分别向外构造单个的引线框架110,其通过分离区域118分隔为两个部分111,112。如图6中显而易见的那样,在引线框架110的分离区域中通过两个掩膜200,210的错位产生阶梯状的凸肩结构115。因为上掩膜的第四构造区域204没有在下掩膜210中对应一致的构造区域,引线框架110在该区域中仅在上侧被蚀刻,从而在此向外形成所期望的沟槽结构120。在去除了两个掩膜200,210之后,存在具有在第一引线框架部分111的上侧113上设计的沟槽结构120的两件式的引线框架110。在此,沟槽结构120具有至少一个限定的、优选是直的边沿121,其位置仅通过光刻进程的最小的公差确定。该过程在图7中示出。
在下面的方法步骤中执行模制材料转化进程(Moldprozess模制进程),以便在模制材料(Moldmaterial)中压力注塑包封构造的引线框架110。作为模制材料原则上能够应用每种合适的热塑的或者热硬化的材料。在此,能够应用各种工艺,以便用模制材料压力注塑包封引线框架,例如喷铸(英文injectionmolding)、压铸(英文transfermolding)和压力造型(英文compressionmolding)。
为了用环氧树脂、硅酮或其它合适的模制材料压力注塑包封引线框架110,随后将蚀刻的引线框架110插入到成型模具300中。如图8所示,成型模具300例如包括上面的和下面的成型模具部分310,320,在其之间定位蚀刻的引线框架110。下面的成型模具部分320具有用于蚀刻的引线框架110的优选是平坦的支承面321。相反,在上面的成型模具部分310中设置用于成型部件壳体的成型模具型腔315,318。在下面的实施例中以椭圆的凹进部的形式设计的成型模具型腔315,318包含型芯311,其具有用于铺到蚀刻的引线框架310的上侧313上的密封面315。型芯311通过两个横向于绘图平面延伸的槽状的成型模具型腔316,317分隔为三个部段。如图9所示,槽状的成型模具型腔316,317用作为用于填充分离区域118和沟槽结构120的注入过渡。在该方法状态中,型芯311利用其密封面315直接安置在构造的引线框架310上,其中,密封面315沿着沟槽结构的环周的一部分密封沟槽结构120。通过经由相应的在成型模具部分310,320中设计的过渡(在此未示出)喷注模制材料,完全地填充型腔315,316,317,318和引线框架110的与这些型腔连接的区域。该过程在图10中示出。
在此,模制材料能够封装部件的确定的部段,然而能够至少不覆盖布置在下侧114上的部分接触垫116,117。垫116,117的暴露的表面能够应用为用于将部件电耦连在其它构件、例如像类似于PCB(PrintedCircuitBoard;印刷电路板)那样的电路板上的外部的接触元件。
在喷铸进程完成之后,引线框架110与围绕其的模制体130一起形成完成的载体170。如在图11的剖面图中所示,壳体131以布置在引线框架110的上侧113上的并且集成在模制体中的材料凸起的形式构成。布置在型腔132的区域中的沟槽结构120在此用模制材料填充直到上边沿,从而在光刻地以高精度产生的边沿121上得到在引线框架110的金属材料和沟槽填充的例如由塑料组成的模制材料之间的清晰的过渡。因此,边沿121表示了用于在引线框架110上的半导体芯片的取向的精确取向标记。在应用深色的模制材料时得到沟槽120和未蚀刻的引线框架110的表面之间的高的光学对比度,这能够借助于相应的光学探测装置实现标记的快速和安全的识别。
在所谓的装配进程中,相邻处理的部件中的每个都分别配备有光电半导体芯片140。对此,单独接近每个部件的位置并且将光电半导体芯片140放到第一引线框架部分111的表面上。光电半导体芯片140在第一引线框架部分111的表面上的固定能够在此借助于粘合颗粒141或者借助于热塑的焊料实现。在两个情况中,半导体芯片140的取向在固定过程中根据沟槽结构120的至少一条边沿121实现。相应的流程在图12中示出。
随后进行光电半导体芯片140的电连接,其中,在当前的实施例中,粘合线150从第二引线框架部分112的触点151引导至在半导体芯片140的上侧上构成的触点151。该过程在图13中示出。在接下来的用合适的填料填充型腔132之后,能够例如通过锯断来分隔以联合的形式加工的部件100。
光刻地产生的沟槽结构也能够应用为用于使光电半导体芯片140在引线框架110上取向的取向标记。对此必要的是,该沟槽结构在喷铸过程、压铸过程或压力造型过程期间一直密封直至没有模制材料能够从要填充的型腔入侵到沟槽结构中。这能够如图14所表明的那样通过沟槽结构120在上面的成型模具310的型芯311的密封面319的中间区域中的布置实现。
图15示出了装配进程期间的过程,在其中载体170装配有光电半导体芯片140。在此,沟槽结构120或者沟槽结构120的在光刻进程中以高精度产生的边沿121,122用作为用于使半导体芯片140在第一引线框架部分111上取向的取向标记。
引线框架110能够为了提高蚀刻和未蚀刻的材料之间的对比度而借助于表面涂层119来设计。因为该涂层如在图16中示例性地示出的那样通过引线框架110的构造在沟槽结构120的区域中去除,所以在垂直观察时在边沿121,122处得到清晰的材料过渡,其光学对比度取决于所应用的材料。在当前的实施例中存在有具有金涂层的铜引线框架。
取向结构的良好的可视性同样能够通过利用具有相对于引线框架110的表面尽可能高的光学对比度的材料来填充沟槽结构120而实现。这特别适合的是,用于模制体130的模制材料在光学上与引线框架110的表面几乎没有不同。在此,绝缘的沟槽结构120的填充能够不仅在模制体130的制造进程之前、还在其之后实现。相应的实施例在图17中示出。
优选地,沟槽结构120在光刻的构造进程中产生,随之从共同的金属垫中构造各个部件的引线框架。然而也可能的是,沟槽结构120在单独的光刻的构造进程中产生。这特别合适的是,利用应用于构造引线框架的方法不能够产生足够精确的边沿。在这样的情况中,能够产生具有明显较小深度的沟槽结构120。由此减少了沟槽边沿的可能的位置错误,该位置错误在光刻的蚀刻进程中通常通过相应掩膜的下蚀刻而出现。此外,能够通过更短的蚀刻时间缩短单独蚀刻步骤的进程时间。图18示出了具有带有减小的深度的沟槽结构120的部件100的相应的实施方式。
用作为取向标记的沟槽结构120的轮廓原则上能够改变。然而在此合理地,沟槽结构能够具有尽可能直的边沿,其平行于部件的或者为了制造部件而应用的装置的主轴延伸。为了补偿蚀刻边沿的由下侧蚀刻决定的位置偏差,能够设置镜面对称布置的并且相互平行延伸的边沿。在具有这样的边沿的结构中,能够相对简单地确定相应结构的几何中心或者镜面轴。因为测定的镜面轴的位置与结构边沿相对于相应的掩膜边沿的由下侧蚀刻决定的偏移无关,所以半导体芯片的取向根据该镜面轴实现。该变体的可能的实施方式表现为在图19中示例性示出的具有绝缘的岛结构126的沟槽结构120。矩形设计的岛结构126分别具有两个平行于部件的主轴延伸的沟槽边沿121,122,123,124。在此,沟槽结构120能够为了提高对比度利用模制体130的模制材料填充。为了产生这样的利用模制材料填充的沟槽结构,能够应用成型模具300,其沿着岛结构的整体的环周针对沟槽结构120密封绝缘的岛结构126。这样的流程在图20中作为截面图示出。
相反地,图21示出了装配进程期间的相应的载体170,在其中光电半导体芯片140固定在第一引线框架部分111的表面上。在此,半导体芯片140根据成对地用作为取向标记的边沿121,122,123,124进行取向。
尽管通过优选的实施例在细节上详细地阐述并描述了本发明,但本发明并不局限于所公开的实例,并且其他的变体能够由专业人员推导出,这并不脱离本发明的保护范围。尽管在此采用预制壳体描述了光电部件,但根据本发明的方案原则上也能变换为其它的壳体方案。
附图标记列表
100光电部件
110引线框架
111第一引线框架
112第二引线框架
113上侧
114下侧
115凸肩结构
116,117背后的接触面
118分离区域
119涂层
120沟槽结构
121-124沟槽结构的边沿
125被沟槽结构围绕的岛区域
126绝缘的岛区域
130模制体
131壳体
132型腔
133-135窗口区域
136,137隔片形结构
138槽型结构的填充
140光电半导体芯片
141光电半导体芯片下面的粘合颗粒
150粘合线
151,152粘合线的触点
160填料
170载体
171,172载体的侧面
173引线框架的连接片
200第一平板印刷的掩膜
201-204上侧的构造区域
210第二平板印刷的掩膜
211-213下侧的构造区域
300浇铸模具
310第一成型模具部分
311第一成型模具部分的芯结构
312-314芯结构的部段
315密封面
316-319第一成型模具部分的型腔
320第二成型模具部分
321支承面

Claims (13)

1.一种用于制造光电的部件(100)的方法,所述光电的部件包括嵌入在模制体(130)中的引线框架(110)和布置在所述引线框架(110)的上侧(113)上的光电半导体芯片(140),所述方法包括步骤:
-提供引线框架(110),所述引线框架通过分离区域(118)分隔为第一引线框架部分(111)和第二引线框架部分(112),
-执行蚀刻步骤,其中,在所述第一引线框架部分(111)的所述上侧(113)上产生至少一个沟槽结构(120),
-利用模制材料通过压力注塑包封所述引线框架(110)产生所述模制体(130),其中,构成型腔(132),所述型腔暴露所述第一引线框架部分(111)的所述上侧的区域和所述第二引线框架部分(112)的所述上侧的区域,其中,在所述第一引线框架部分(111)的暴露区域的所述上侧(113)上设置所述沟槽结构(120),并且
-所述第一引线框架部分(111)的所述暴露区域的所述上侧(113)上布置有所述光电半导体芯片(140),其中,所述沟槽结构(120)应用为用于将所述光电半导体芯片(140)在所述第一引线框架部分(111)上取向的取向标记。
2.根据权利要求1所述的方法,其中,所述沟槽结构(120)在由所述上侧和下侧(113,114)实现的所述引线框架(110)的光刻的构造的范畴中产生,在所述构造中,所述引线框架(110)在至少所述分离区域(118)中通过在上侧和下侧的蚀刻完全地隔断,以便形成所述第一引线框架部分(111)和所述第二引线框架部分(112),其中,所述引线框架(110)为了产生所述沟槽结构(120)在为所述沟槽结构(120)设置的区域(204)中仅在上侧被蚀刻。
3.根据前述权利要求中任一项所述的方法,其中,所述沟槽结构(120)为了增强相对于所述引线框架(110)的材料的对比度而利用填充材料平坦地填充。
4.根据权利要求1或2所述的方法,其中,所述沟槽结构(120)在制造所述模制体(130)的范畴中用所述模制材料平坦地填充。
5.根据前述权利要求中任一项所述的方法,其中,在所述引线框架(110)的所述上侧(113)上产生涂层(119),所述涂层形成相对于所述引线框架(110)的材料的光学的对比度,并且其中,在蚀刻进程期间在所述沟槽结构(120)的区域中移除所述涂层(119)。
6.根据前述权利要求中任一项所述的方法,其中,所述沟槽结构(120)利用至少一条直边(121,122,123,124)产生,所述直边在所述引线框架(110)的蚀刻的和未蚀刻的区域之间形成清晰的过渡,并且其中,至少一条所述直边(121,122,123,124)在将所述光电半导体芯片(140)在所述引线框架(110)上取向时应用为取向标记。
7.根据权利要求6所述的方法,其中,所述沟槽结构(120)利用由至少一条所述直边(121,122,123,124)围绕的岛区域(125,126)产生,并且其中,将所述岛区域(125,126)的表面在制造所述模制体(130)期间针对所述沟槽结构(120)密封。
8.根据前述权利要求中任一项所述的方法,其中,所述沟槽结构(120)的至少一个边缘区域在所述型腔(132)的外部的区域中产生。
9.一种光电的部件(100),包括:
-引线框架(110),所述引线框架通过分离区域(118)分隔为第一引线框架部分(111)和第二引线框架部分(112),
-内嵌有所述引线框架(110)并且形成壳体(131)的模制体(130),所述模制体具有型腔(132),所述型腔暴露所述第一引线框架部分(111)的上侧的区域和所述第二引线框架部分(112)的上侧的区域,其中,在所述第一引线框架部分(111)的暴露区域的上侧(113)上设置了至少一个用作取向结构的沟槽结构(120),和
-布置在所述第一引线框架部分(111)的所述暴露区域的所述上侧(113)上的至少一个光电半导体芯片(150),用于产生光辐射。
10.根据权利要求9所述的光电的部件(100),其中,所述沟槽结构(120)包括岛区域(125,126),所述岛区域利用所述沟槽结构(120)形成至少一条直边(121,122,123,124),其中,至少一条所述直边(121,122,123,124)构造为取向结构并且平行于所述部件的主轴地延伸。
11.根据权利要求10所述的光电的部件(100),其中,所述岛区域(126)设计为矩形的,并且所述岛区域超出所述型腔(123)在所述模制体(130)的下面向外延伸。
12.根据权利要求10或11所述的光电的部件(100),其中,所述岛区域(126)在所述沟槽结构(120)中绝缘地实施并且设计为矩形的。
13.根据权利要求9至12中任一项所述的光电的部件(100),其中,所述沟槽结构(120)用所述模制体(130)的模制材料平坦地填充。
CN201480063449.0A 2013-11-29 2014-11-28 光电的部件和用于其制造的方法 Active CN105765743B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE102013224581.5A DE102013224581A1 (de) 2013-11-29 2013-11-29 Optoelektronisches Bauelement und Verfahren zu seiner Herstellung
DE102013224581.5 2013-11-29
PCT/EP2014/075967 WO2015079027A1 (de) 2013-11-29 2014-11-28 Optoelektronisches bauelement und verfahren zu seiner herstellung

Publications (2)

Publication Number Publication Date
CN105765743A true CN105765743A (zh) 2016-07-13
CN105765743B CN105765743B (zh) 2018-06-19

Family

ID=52021172

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480063449.0A Active CN105765743B (zh) 2013-11-29 2014-11-28 光电的部件和用于其制造的方法

Country Status (5)

Country Link
US (1) US9865785B2 (zh)
JP (1) JP6259090B2 (zh)
CN (1) CN105765743B (zh)
DE (1) DE102013224581A1 (zh)
WO (1) WO2015079027A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107567659A (zh) * 2015-05-13 2018-01-09 奥斯兰姆奥普托半导体有限责任公司 用于加工引线框架的方法和引线框架
CN109412017A (zh) * 2018-10-30 2019-03-01 上海索晔国际贸易有限公司 一种vcsel激光器件
CN112151489A (zh) * 2020-09-01 2020-12-29 通富微电子股份有限公司技术研发分公司 引线框架、引线框架的形成方法及引线框架封装体
US11784062B2 (en) 2017-11-30 2023-10-10 Osram Oled Gmbh Production of optoelectronic components

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9966073B2 (en) 2015-05-27 2018-05-08 Google Llc Context-sensitive dynamic update of voice to text model in a voice-enabled electronic device
US10083697B2 (en) 2015-05-27 2018-09-25 Google Llc Local persisting of data for selectively offline capable voice action in a voice-enabled electronic device
WO2017061955A1 (en) 2015-10-07 2017-04-13 Heptagon Micro Optics Pte. Ltd. Molded circuit substrates
US9870985B1 (en) * 2016-07-11 2018-01-16 Amkor Technology, Inc. Semiconductor package with clip alignment notch
DE102016115630A1 (de) 2016-08-23 2018-03-01 Osram Opto Semiconductors Gmbh Optoelektronisches bauelement
TWM539698U (zh) * 2016-12-29 2017-04-11 Chang Wah Technology Co Ltd 具改良式引腳的導線架預成形體
US10211128B2 (en) 2017-06-06 2019-02-19 Amkor Technology, Inc. Semiconductor package having inspection structure and related methods
KR102426118B1 (ko) * 2017-10-13 2022-07-27 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 패키지 및 광원 장치
DE102018124528A1 (de) * 2018-10-04 2020-04-09 Osram Opto Semiconductors Gmbh Optoelektronische Leuchtvorrichtung, Trägerplatte und Verfahren zur Herstellung einer optoelektronischen Leuchtvorrichtungen
US10910294B2 (en) 2019-06-04 2021-02-02 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and method of manufacturing semiconductor device
DE102019118174B3 (de) 2019-07-04 2020-11-26 Infineon Technologies Ag Verarbeitung von einem oder mehreren trägerkörpern und elektronischen komponenten durch mehrfache ausrichtung
DE102019211550A1 (de) * 2019-08-01 2021-02-04 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Gehäuse für ein strahlungsemittierendes bauelement, verfahren zur herstellung eines strahlungsemittierenden bauelements und strahlungsemittierendes bauelement

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294982A (ja) * 2005-04-13 2006-10-26 Ichikoh Ind Ltd 発光ダイオード
WO2012117974A1 (ja) * 2011-02-28 2012-09-07 日亜化学工業株式会社 発光装置
CN102844897A (zh) * 2010-06-15 2012-12-26 古河电气工业株式会社 光半导体装置用引线框架、光半导体装置用引线框架的制造方法以及光半导体装置
US20130105851A1 (en) * 2011-10-27 2013-05-02 Seoul Semiconductor Co., Ltd. Light emitting diode package and light emitting module comprising the same
JP2013125776A (ja) * 2011-12-13 2013-06-24 Dainippon Printing Co Ltd リードフレーム、樹脂付リードフレームおよびその製造方法、ならびに半導体装置の製造方法
JP2013236113A (ja) * 2013-08-27 2013-11-21 Dainippon Printing Co Ltd 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0642588B2 (ja) * 1990-07-31 1994-06-01 太陽誘電株式会社 混成集積回路用基板の製造方法
US7405093B2 (en) * 2004-08-18 2008-07-29 Cree, Inc. Methods of assembly for a semiconductor light emitting device package
DE102006017294A1 (de) 2005-12-30 2007-07-05 Osram Opto Semiconductors Gmbh Optisch pumpbare Halbleitervorrichtung
JP5099885B2 (ja) * 2007-04-06 2012-12-19 シチズン電子株式会社 発光ダイオード
US7791089B2 (en) * 2008-08-26 2010-09-07 Albeo Technologies, Inc. LED packaging methods and LED-based lighting products
US8796706B2 (en) * 2009-07-03 2014-08-05 Seoul Semiconductor Co., Ltd. Light emitting diode package
EP2530753A1 (en) 2010-01-29 2012-12-05 Kabushiki Kaisha Toshiba Led package and method for manufacturing same
JP5839861B2 (ja) 2010-07-09 2016-01-06 古河電気工業株式会社 光半導体装置用リードフレーム、光半導体装置用リードフレームの製造方法、および光半導体装置
US8696159B2 (en) * 2010-09-20 2014-04-15 Cree, Inc. Multi-chip LED devices
JP2012124249A (ja) * 2010-12-07 2012-06-28 Toshiba Corp Ledパッケージ及びその製造方法
KR101905535B1 (ko) * 2011-11-16 2018-10-10 엘지이노텍 주식회사 발광 소자 패키지 및 이를 구비한 조명 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294982A (ja) * 2005-04-13 2006-10-26 Ichikoh Ind Ltd 発光ダイオード
CN102844897A (zh) * 2010-06-15 2012-12-26 古河电气工业株式会社 光半导体装置用引线框架、光半导体装置用引线框架的制造方法以及光半导体装置
WO2012117974A1 (ja) * 2011-02-28 2012-09-07 日亜化学工業株式会社 発光装置
US20130105851A1 (en) * 2011-10-27 2013-05-02 Seoul Semiconductor Co., Ltd. Light emitting diode package and light emitting module comprising the same
JP2013125776A (ja) * 2011-12-13 2013-06-24 Dainippon Printing Co Ltd リードフレーム、樹脂付リードフレームおよびその製造方法、ならびに半導体装置の製造方法
JP2013236113A (ja) * 2013-08-27 2013-11-21 Dainippon Printing Co Ltd 樹脂付リードフレーム、リードフレーム、半導体装置および樹脂付リードフレームの製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107567659A (zh) * 2015-05-13 2018-01-09 奥斯兰姆奥普托半导体有限责任公司 用于加工引线框架的方法和引线框架
US11784062B2 (en) 2017-11-30 2023-10-10 Osram Oled Gmbh Production of optoelectronic components
CN109412017A (zh) * 2018-10-30 2019-03-01 上海索晔国际贸易有限公司 一种vcsel激光器件
CN112151489A (zh) * 2020-09-01 2020-12-29 通富微电子股份有限公司技术研发分公司 引线框架、引线框架的形成方法及引线框架封装体

Also Published As

Publication number Publication date
JP2016540385A (ja) 2016-12-22
DE102013224581A1 (de) 2015-06-03
JP6259090B2 (ja) 2018-01-10
US20170033271A1 (en) 2017-02-02
CN105765743B (zh) 2018-06-19
US9865785B2 (en) 2018-01-09
WO2015079027A1 (de) 2015-06-04

Similar Documents

Publication Publication Date Title
CN105765743A (zh) 光电的部件和用于其制造的方法
CN104781930B (zh) 用于光学器件的壳体、组件、用于制造壳体的方法以及用于制造组件的方法
KR100603918B1 (ko) 고체 촬상 장치 및 그 제조 방법
IT201800002903A1 (it) Procedimento per fabbricare dispositivi a semiconduttore e dispositivo a semiconduttore corrispondente
JP6204577B2 (ja) オプトエレクトロニクス部品およびその製造方法
US9876150B2 (en) Method for producing optical semiconductor device and optical semiconductor device
US11355423B2 (en) Bottom package exposed die MEMS pressure sensor integrated circuit package design
TWI414028B (zh) 注射封膠系統及其方法
US9018753B2 (en) Electronic modules
KR19990068199A (ko) 프레임 형상의 몰드부를 갖는 반도체 장치용 패키지 및 그 제조 방법
CN110010559A (zh) 具有空气腔体的半导体封装件
CN105264657B (zh) 模塑封装以及其制造方法
JP4513758B2 (ja) モールドパッケージおよびその製造方法
CN101501841B (zh) 半导体器件以及用于制造半导体器件的方法
US11146712B2 (en) Method for manufacturing camera modules and a camera module array
JP7063718B2 (ja) プリモールド基板とその製造方法および中空型半導体装置とその製造方法
JP2007134585A (ja) 半導体装置及びその製造方法
CN211555898U (zh) 一种感光芯片封装件
JP2012174912A (ja) 半導体装置およびその製造方法
US20210391226A1 (en) Semiconductor device packages having cap with integrated electrical leads
JP2012186388A (ja) Led素子用リードフレーム基板およびその製造方法
JP2015082528A (ja) 電子装置の製造方法
CN111416000A (zh) 一种感光芯片封装件及其制作方法
JP2012186387A (ja) Ledパッケージの製造方法
JP2012186386A (ja) Ledパッケージおよびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant