CN101501841B - 半导体器件以及用于制造半导体器件的方法 - Google Patents

半导体器件以及用于制造半导体器件的方法 Download PDF

Info

Publication number
CN101501841B
CN101501841B CN2007800300019A CN200780030001A CN101501841B CN 101501841 B CN101501841 B CN 101501841B CN 2007800300019 A CN2007800300019 A CN 2007800300019A CN 200780030001 A CN200780030001 A CN 200780030001A CN 101501841 B CN101501841 B CN 101501841B
Authority
CN
China
Prior art keywords
semiconductor device
sandwich material
semiconductor
attachment
attachment area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2007800300019A
Other languages
English (en)
Other versions
CN101501841A (zh
Inventor
周大德
张雄杰
李晛
付海
田永琦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Vishay General Semiconductor LLC
Original Assignee
Vishay General Semiconductor LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Vishay General Semiconductor LLC filed Critical Vishay General Semiconductor LLC
Publication of CN101501841A publication Critical patent/CN101501841A/zh
Application granted granted Critical
Publication of CN101501841B publication Critical patent/CN101501841B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49586—Insulating layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

提供了一种可安装到基板的半导体器件。该器件包括半导体管芯和导电性附接区域，所述导电性附接区域具有第一附接表面和第二附接表面。设置第一附接表面用于与半导体管芯进行电连通。在导电性附接区域的第二附接表面上形成夹层材料。夹层材料是导热的、电介质材料。外壳至少部分地封闭半导体管芯和夹层材料。

Description

半导体器件以及用于制造半导体器件的方法
相关申请的交叉引用
本申请要求2007年7月9日提交的标题为“Semiconductor Deviceand Method for Manufacturing a Semiconductor Device”的美国专利申请No.11/827041的权益，而该美国专利申请要求2006年8月11日提交的标题为“Method of Fabricating Power Bridge by Coating Lead Frame withHigh Dielectric Strength and High Thermal Conductivity Material”的美国临时专利申请No.60/837329的权益。
本申请还涉及于2007年7月9日提交的标题为“SemiconductorDevice and Method for Manufacturing a Semiconductor Device HavingImproved Heat Dissipation Capabilities”的美国专利申请No.11/827042，而该美国专利申请要求2006年8月11日提交的标题为“Method ForAssembling Metal Heat Sink Onto Semiconductor Device”的美国临时专利申请No.60/837353的权益。
本申请还涉及于2005年7月12日提交的标题为“SemiconductorDevice and Method for Manufacturing a Semiconductor Device”的美国专利申请No.11/179334。
以上相关申请中的每一个的全部内容都通过引用结合于此。
技术领域
本申请的各个方面总体上涉及一种半导体器件以及用于制造半导体器件的方法，并且更具体地讲，涉及一种被密封在具有减小的厚度的外壳中的半导体器件。
背景技术
半导体器件必须被保护以避免湿气以及装配工艺和其它环境污染。这通常通过将器件密封在通过传递模塑工艺所施加的诸如热固塑料的模塑化合物中来进行。
在半导体行业中使用的典型的传递模塑机器中，安装在引线框架上的薄电子工件被夹在切开的模塑的两半之间。模塑限定器件周围的带有足够的空间的模塑腔以允许模塑化合物被注射并且在器件周围流动以将其密封。在模塑工艺期间，模塑化合物被注射到入口并且模塑中的空气从出口逸出。活塞驱动液化的模塑化合物进入模塑腔中。模塑化合物被允许固化并且模塑被打开，释放被密封的半导体器件。
因为非常需要较小的半导体器件，所以器件制造商希望减小封闭每个器件的模塑化合物的密封层的厚度。较薄的密封层还有助于改进关于散热、在热应力下抵抗涂层损坏以及其它参数的器件性能或者可靠性。然而，随着内模塑表面和电子工件之间的距离减小，变得更加难以获得高质量的整个器件周围无空隙的密封。
为了获得无空隙的密封，液化的模塑化合物必须进入模塑入口并且在模塑化合物的流动前沿到达模塑出口之前全部填充模塑腔中的空间。如果在模塑完全地填充之前，模塑化合物到达出口，则气泡被陷入在模塑中，产生空隙。
为了完全填充模塑腔，模塑化合物必须在上模塑表面和器件的上表面之间以及在下模塑表面和器件的下表面之间流动，并流到器件的外周周围的空间中。然而，随着上模塑表面和下模塑表面以及器件之间的距离减小，使得密封涂敷变薄，模塑化合物穿过这些区域变得更加困难。
如果该距离被减小得太多，则在模塑化合物的流动前沿将器件上和下空间中的空气排出之前，模塑化合物将在器件的外周周围流动。结果是作为气泡的密封材料中的空隙在器件的中心被挤压。
结果，利用传统设备的半导体器件的传递模塑已经要求内模塑表面到器件的距离至少大约200-250微米。这确保将存在模塑中以及器件周围的模塑化合物的层流。当然，精确的最小距离限制是所使用的特定模塑化合物、其包含的填充物以及诸如温度的工艺参数的函数，但是，一般而言，内模塑表面到器件的距离减小到小于某最小距离会导致由于空隙的形成而造成的不可接受的制造损失。
图1和2是由Vishay Intertechnology，Inc.公司制造的、在其内部具有多个半导体管芯106的Semiconductor品牌的单相直插桥式整流器器件100的立体图和横截面图。器件100是经由引线112通孔可安装的，并且包括外部环氧树脂外壳110，外部环氧树脂外壳110在器件100的操作期间保护半导体管芯106，由半导体管芯106产生的热通过引线112和外壳110传递。环氧树脂外壳110的热导率通常导致具有差的散热性能的器件100。诸如整流器的半导体器件中的效率减小的主要原因是正常操作期间的不充足的冷却。不幸地，如上所述，如果外壳的厚度被减小以获得更好的热传导，则诸如IPE或者空隙130(见图2)的模塑故障趋于增加，导致由绝缘中的击穿引起的诸如高电势(耐电压)测试或者电气强度测试的失败的问题。
发明内容
根据本发明，提供了可安装到基板的半导体器件。该器件包括半导体管芯以及导电性附接区域，所述导电性附接区域具有第一附接表面和第二附接表面。设置第一附接表面用于与半导体管芯进行电连通。夹层材料形成在导电性附接区域的第二附接表面上。夹层材料是导热的、电介质材料。外壳至少部分地封闭半导体管芯和夹层材料。
根据本发明的一个方面，半导体器件包括功率半导体器件。
根据本发明的另一方面，功率半导体器件包括整流器。
根据本发明的另一方面，整流器包括桥式整流器。
根据本发明的另一方面，半导体器件包括可表面安装的器件。
根据本发明的另一方面，半导体器件包括可通孔安装的器件。
根据本发明的另一方面，半导体器件包括集成电路。
根据本发明的另一方面，集成电路包括芯片级封装。
根据本发明的另一方面，导电性附接区域包括铜焊盘、焊球、引线、引线框架以及引线框架端子中的一个。
根据本发明的另一方面，夹层材料是导热的粘合剂。
根据本发明的另一方面，夹层材料包括丝网印刷层。
根据本发明的另一方面，外壳包括模塑化合物。
根据本发明的另一方面，提供了制造可安装到基板上的半导体器件的方法。通过设置半导体管芯用于与导电性附接区域的第一附接区进行电连通来开始该方法。将电介质、导热的夹层材料施加到导电性附接区域的第二附接区；提供外壳，其至少部分地封闭管芯和界面材料。
附图说明
图1和2分别是用于传统的可通孔安装的半导体器件的封装的立体图和横截面图。
图3是用于根据本发明的一个方面构造的可通孔安装的半导体器件的封装的横截面图。
图4-7是在制造工艺期间图3所示的可通孔安装的半导体器件的横截面图。
图8是用于根据本发明其它方面的可表面安装的半导体器件的封装的横截面图。
图9是用于制造根据本发明的方面的半导体器件的方法的流程图。
具体实施方式
图3是根据本发明的某些方面的可通孔安装的半导体器件200的内部横截面的侧视图。尽管器件200可以具有完全不同的外部尺寸或者几何形状，但是为了示例的目的，半导体器件200具有与可通孔安装(through-hole mountable)的半导体器件100(图1中所示)相似的芯片空间(footprint)和管芯设置。半导体器件200可以是功率半导体器件，诸如整流器或者另一类型的集成电路。
诸如铜焊盘、焊球、引线、引线框架或者引线框架端子的导电性附接区域202中的每个都具有设置成提供与管芯206进行电连通的一个表面203(虽然只有一个管芯作为参考用于示例目的，但是可看见三个管芯)。管芯206可以是，例如，二极管、MOSFET或者另一类型的管芯/集成电路。表面203可以以诸如通过焊接的任何适合的方式附接到管芯206。可通孔安装的引线212(可看见一个)也可以与半导体管芯206和/或导电性附接区域202电连通。导电性附接区域202的另一表面205被涂敷有夹层材料208，所述夹层材料208具有高介电常数和高热导率。适合的材料的一个示例是导热的硅酮(silicon)弹性体材料。例如，夹层材料208可以是商业上可得到的导热的粘合剂，诸如由DOWCORNING制造的SE4486和SE4450、由Emerson&Cuming制造的282以及由BERGOUIST制造的SA2000。
外壳210至少部分地封闭管芯206以及导电性附接区域202。外壳210可以是对导热的元件202和/或夹层材料206进行模塑的诸如塑料的模塑化合物。外壳410可以通过各种众所周知的方法，诸如过包覆模塑(overmolding)或者注射模塑以任何期望的构造/形状形成。如所示出的，外壳210为大约3.5mm厚，其具有与半导体器件100(图1所示的)的外部外壳110的部分相似的构造。
通过使用夹层材料208，从导电性附接区域202的表面延伸的外壳厚度d可以被有利地减小，同时还避免由IPE(内在部件暴露)或者空隙对半导体器件200所引起的有害影响。在一些情况下，外壳厚度d可以被减小50％或更多。例如，外壳厚度d可以在厚度上从1.0mm减小到0.5mm。特别地，半导体器件200即使在这样减小外壳厚度的情况下也能够避免耐高压测试失败。夹层材料208有效地用作防护物，其在耐高压测试期间提供高电介质强度，同时还因为其高的导热性而允许好的热传导。
在本发明的一些实施例中，使用丝网印刷工艺将夹层材料208被涂敷或施加到导电性附接区域202。丝网印刷技术已经广泛地用于在绘画艺术领域以生产艺术作品并且已经发现用于印刷电路板的生产以将相对大尺寸的掩模图案转印到印刷电路板上。丝网印刷技术包括印刷模板的使用以选择性地图像转印到基板上。通常经由模板的有孔(例如，网孔)部分通过机械地按压给定材料将图像转印到基板上，而相邻的模板的无孔部分不允许材料的印刷。在绘画艺术作品的生产中使用的丝网印刷的材料包括颜料和/或墨，而在电路板生产中掩模图案的转印中使用的材料包括掩蔽材料。用于丝网印刷的模板通常通过将图像激光铣削到模板上或者通过光显影工艺创建，其中图像是被光转移到未显影的模板，并且随后模板被显影以显示图像。未显影的模板典型地包括用无孔材料涂敷的丝网。在显影时，无孔材料的部分被移除在光转移图像的构造中产生模板的有孔部分或者产生模板中的孔。因为图像被有效地转印到显影的模板，然后如上所述，模板用于将相同图像转印到基板。在这样的印刷中丝网印刷的技术和模板的使用是众所周知的，并且因此，将不进行任何更详细的讨论。
图4是示出模板220的可通孔安装的半导体器件200的内部横截面的侧视图，模板220施加到导电性附接区域202的表面205。模板860包括固体部分220(这里也被称为无孔部分)和有孔丝网部分222(或者可替选地，没有丝网部分的孔部分)。在印刷步骤期间，模板的固体部分220防止浆被印刷到引线框架208和导电性附接区域202的选择部分并且有孔部分222允许浆被印刷到导电性附接区域202的选择部分。在印刷步骤期间，可以通过诸如刮浆或者用辊筒辊浆的各种技术通过模板的有孔部分来机械地按压浆。根据一些实施例，不同厚度的模板被用于印刷相应的不同厚度的浆。即，相对薄的浆层可以用相对薄的模板进行丝网印刷。例如，相对薄的浆层在具有相对精细的互连焊盘节距的集成电路上使用。
图6示出已经被施加到导电性附接区域202之后的夹层材料208。如果必要，夹层材料209可以在升高的温度下进行固化处理以使材料硬化。
接下来，在图7中，以诸如模塑工艺的任何适合的密封工艺来形成外壳210。
这样，半导体器件已经被描述为包括通过减少密封单个管芯或多个管芯的外壳的厚度来产生的增强的热移除路径。从安装基板导出热在以增加组件密度为特征的产品设计中是需要的，并且因此通过电隔离半导体器件封装本身来补充在为每个基板所提供的基板冷却体上的增加的热通量密度，这一般导致为相对大的表面面积提供单一的工作温度。在没有显著地改变其芯片空间和/或没有附加的隔离要求的情况下，半导体器件可以在更多期望的温度下工作，减小了生产设计的需要。
上述关于可通孔安装的半导体器件的本发明的方面还可应用到可表面安装(surface-mountable)的半导体器件。图8是根据本发明其它方面的可表面安装的半导体器件(例如，芯片级器件)的内部横截面的前视图，所述可表面安装的器件包括诸如图3中所示的夹层材料208，以适合于图8中所示的半导体器件的芯片空间的方式构造。
如所示出的，MOSFET管芯800包括栅极800”、源极800’以及漏极800’”。第一引线框架820具有第一端子820’和第二端子820”。第一端子820’通过焊料810被连接到源极800’。第二引线框架840还具有第一端子840’和第二端子840”。第一端子840’通过银浆890连接到栅极800”。电隔离的、导热的夹层材料208通过焊料850被涂敷或者以其它方式施加到漏极800’”。封装材料880被分别用于密封管芯800、第一和第二引线框架820和840的第一端子820’和第二端子840’、银浆890、焊料810、830、850以及夹层材料208。
图9是根据本发明的方面的用于制造诸如图3中所示的半导体器件200或者图8中所示的半导体器件800的半导体器件的方法的流程图。所述方法在块900处开始，并且在块902处继续，其中设置半导体管芯用于与诸如铜焊盘、引线框架或者其端子的导电性附接区域的第一附接区进行电连通。
接下来，在块904，导热的、电介质夹层材料被施加到导电性附接区域的第二附接区。使用例如丝网印刷工艺可以将夹层材料涂敷到第二附接区上。
在块908，由诸如塑料的材料组成的外壳被提供为至少部分地封闭管芯和夹层材料以及导电性附接区域。外壳被以下述方式固定(例如通过模塑)，所述方式为通过外壳提供半导体器件的外部封装。从导电性附接区域延伸的外壳厚度可以小于以其它方式得到的可能厚度，同时如果没有采用夹层材料，仍然可避免由空隙等引起的问题(例如，电绝缘击穿)。
明显地，在不偏离本发明权利要求的精神和范围的情况下可以作出在此描述的本发明的方面的其它和进一步的形式，并且将理解，本发明的方面不限于上述特定实施例。

Claims (18)

1.一种半导体器件，其能够安装到基板，该半导体器件包括：
半导体管芯；
导电性附接区域，其具有第一附接表面和第二附接表面，所述第一附接表面被设置为与所述半导体管芯电连通；
夹层材料，其形成在所述导电性附接区域的第二附接表面上，所述夹层材料是导热的电介质材料；以及
外壳，其至少部分地封闭所述半导体管芯和所述夹层材料，
其中所述夹层材料是导热性粘合剂。
2.根据权利要求1所述的半导体器件，其中，
所述半导体器件包括功率半导体器件。
3.根据权利要求2所述的半导体器件，其中，
所述功率半导体器件包括整流器。
4.根据权利要求3所述的半导体器件，其中，
所述整流器包括桥式整流器。
5.根据权利要求1所述的半导体器件，其中，
所述半导体器件包括可表面安装的器件。
6.根据权利要求1所述的半导体器件，其中，
所述半导体器件包括可通孔安装的器件。
7.根据权利要求1所述的半导体器件，其中，
所述半导体器件包括集成电路。
8.根据权利要求7所述的半导体器件，其中，
所述集成电路包括芯片级封装。
9.根据权利要求8所述的半导体器件，其中，
所述导电性附接区域包括铜焊盘、焊球、引线、引线框架以及引线框架端子之一。
10.根据权利要求1所述的半导体器件，其中，
使用丝网印刷工艺来施加所述夹层材料。
11.根据权利要求1所述的半导体器件，其中，
所述外壳包括模塑化合物。
12.一种制造半导体器件的方法，所述半导体器件能够安装到基板，所述方法包括：
布置半导体管芯以与导电性附接区域的第一附接区电连通；
将导热性粘合剂夹层材料施加到导电性附接区域的第二附接区；
将外壳设置为至少部分地封闭所述管芯和所述夹层材料。
13.根据权利要求12所述的制造半导体器件的方法，进一步包括：
模塑外壳以形成所述半导体器件的外部封装。
14.根据权利要求12所述的方法，其中，
通过丝网印刷工艺施加所述夹层材料。
15.根据权利要求12所述的方法，其中，
所述半导体器件包括可表面安装的器件。
16.根据权利要求12所述的方法，其中，
所述半导体器件包括可通孔安装的器件。
17.根据权利要求12所述的方法，其中，
所述导电性附接区域包括铜焊盘、焊球、引线、引线框架以及引线框架端子之一。
18.根据权利要求12所述的方法，其中，
所述半导体器件包括功率半导体器件。
CN2007800300019A 2006-08-11 2007-08-10 半导体器件以及用于制造半导体器件的方法 Active CN101501841B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US83732906P 2006-08-11 2006-08-11
US60/837,329 2006-08-11
US11/827,041 2007-07-09
US11/827,041 US7719096B2 (en) 2006-08-11 2007-07-09 Semiconductor device and method for manufacturing a semiconductor device
PCT/US2007/017849 WO2008021272A2 (en) 2006-08-11 2007-08-10 Semiconductor device and method for manufacturing a semiconductor device

Publications (2)

Publication Number Publication Date
CN101501841A CN101501841A (zh) 2009-08-05
CN101501841B true CN101501841B (zh) 2011-07-06

Family

ID=39049905

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800300019A Active CN101501841B (zh) 2006-08-11 2007-08-10 半导体器件以及用于制造半导体器件的方法

Country Status (6)

Country Link
US (1) US7719096B2 (zh)
EP (1) EP2070113B1 (zh)
JP (1) JP2010500757A (zh)
CN (1) CN101501841B (zh)
TW (1) TWI419271B (zh)
WO (1) WO2008021272A2 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8421214B2 (en) * 2007-10-10 2013-04-16 Vishay General Semiconductor Llc Semiconductor device and method for manufacturing a semiconductor device
TWI659509B (zh) * 2017-12-19 2019-05-11 英屬開曼群島商鳳凰先驅股份有限公司 電子封裝件及其製法
RU2697458C1 (ru) * 2018-09-19 2019-08-14 Акционерное общество "Научно-производственный центр "Алмаз-Фазотрон" Способ изготовления герметичного электронного модуля

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498394B1 (en) * 1995-07-10 2002-12-24 Ose Usa IC packages with diamond substrate thermal conductor
CN1512580A (zh) * 2002-12-27 2004-07-14 松下电器产业株式会社 半导体装置及其制造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58440U (ja) * 1981-06-25 1983-01-05 富士通株式会社 プラスチツクパツケ−ジ
US4510519A (en) * 1982-03-26 1985-04-09 Motorola, Inc. Electrically isolated semiconductor power device
JPS59135753A (ja) * 1983-01-25 1984-08-04 Toshiba Corp 半導体装置とその製造方法
JPH0758746B2 (ja) * 1985-02-27 1995-06-21 株式会社東芝 樹脂封止型半導体装置
JPS6365655A (ja) * 1986-09-05 1988-03-24 Nec Corp 樹脂封止型半導体装置
US5174941A (en) 1988-06-02 1992-12-29 Primtec Injection-molding product wall-thickness control methods
JPH02198160A (ja) * 1989-01-27 1990-08-06 Hitachi Ltd 樹脂封止半導体装置
US5326243A (en) 1992-06-25 1994-07-05 Fierkens Richard H J Compression-cavity mold for plastic encapsulation of thin-package integrated circuit device
JPH0621317A (ja) * 1992-07-02 1994-01-28 Seiko Epson Corp 半導体パッケージの製造方法
US6054760A (en) * 1996-12-23 2000-04-25 Scb Technologies Inc. Surface-connectable semiconductor bridge elements and devices including the same
US6019037A (en) 1998-08-03 2000-02-01 Micron Technology, Inc. Method for screen printing patterns on a target object
US6063646A (en) 1998-10-06 2000-05-16 Japan Rec Co., Ltd. Method for production of semiconductor package
US6306331B1 (en) 1999-03-24 2001-10-23 International Business Machines Corporation Ultra mold for encapsulating very thin packages
KR100342589B1 (ko) * 1999-10-01 2002-07-04 김덕중 반도체 전력 모듈 및 그 제조 방법
US6624522B2 (en) 2000-04-04 2003-09-23 International Rectifier Corporation Chip scale surface mounted device and process of manufacture
US6791172B2 (en) 2001-04-25 2004-09-14 General Semiconductor Of Taiwan, Ltd. Power semiconductor device manufactured using a chip-size package
US6784540B2 (en) 2001-10-10 2004-08-31 International Rectifier Corp. Semiconductor device package with improved cooling
US7332819B2 (en) * 2002-01-09 2008-02-19 Micron Technology, Inc. Stacked die in die BGA package
US7088004B2 (en) 2002-11-27 2006-08-08 International Rectifier Corporation Flip-chip device having conductive connectors
US6992001B1 (en) 2003-05-08 2006-01-31 Kulicke And Soffa Industries, Inc. Screen print under-bump metalization (UBM) to produce low cost flip chip substrate
US6943061B1 (en) 2004-04-12 2005-09-13 Ns Electronics Bangkok (1993) Ltd. Method of fabricating semiconductor chip package using screen printing of epoxy on wafer
US20070013053A1 (en) 2005-07-12 2007-01-18 Peter Chou Semiconductor device and method for manufacturing a semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6498394B1 (en) * 1995-07-10 2002-12-24 Ose Usa IC packages with diamond substrate thermal conductor
CN1512580A (zh) * 2002-12-27 2004-07-14 松下电器产业株式会社 半导体装置及其制造方法

Also Published As

Publication number Publication date
EP2070113B1 (en) 2016-10-05
EP2070113A2 (en) 2009-06-17
US20080036072A1 (en) 2008-02-14
TW200826260A (en) 2008-06-16
EP2070113A4 (en) 2011-05-04
US7719096B2 (en) 2010-05-18
WO2008021272A2 (en) 2008-02-21
WO2008021272A3 (en) 2008-07-31
CN101501841A (zh) 2009-08-05
TWI419271B (zh) 2013-12-11
JP2010500757A (ja) 2010-01-07

Similar Documents

Publication Publication Date Title
CN105765743B (zh) 光电的部件和用于其制造的方法
KR100765604B1 (ko) 회로 장치 및 그 제조 방법
JP2004172176A (ja) 回路モジュール
TWI415233B (zh) 具改良式散熱能力之半導體裝置
CN101099238A (zh) 包括统一占用面积的半导体管芯封装及其制造方法
TW201620050A (zh) 電子部件、電子部件的製造方法及電子部件的製造裝置
CN101192542A (zh) 电路板结构及其制造方法
CN101501841B (zh) 半导体器件以及用于制造半导体器件的方法
JP5413778B2 (ja) 放熱能力を向上させた半導体装置の製造方法
CN101523596A (zh) 具有改进的散热性能的半导体器件
CN103972113A (zh) 封装方法
CN101595557A (zh) 半导体器件及用于制造具有改善的散热能力的半导体器件的方法
CN107845610A (zh) 基板结构及其制作方法
CN103489790A (zh) 芯片扇出封装结构的封装方法
JP6945513B2 (ja) 電子制御装置
CN1173399C (zh) 具溢胶防止装置的半导体封装件
TW201728238A (zh) 基板結構及其製作方法
KR20120117483A (ko) 전력 반도체 패키지 및 그 제조방법
CN109547673A (zh) 用于制造摄像机模块和摄像机模块组的方法
JP7236549B2 (ja) 放熱兼電磁シールドの埋め込みパッケージ構造の製造方法
JP2024074493A (ja) 半導体装置の製造方法および金型
CN103972186A (zh) 封装结构
KR20150058954A (ko) 전자소자 패키지 및 그 제조 방법
CN114430627A (zh) 一种复合式传感器封装载板的制造方法及激光雷达传感器
JP2000040772A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant