CN105552085A - 一种像素驱动电路及其制备方法 - Google Patents
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Abstract
本发明提供的一种像素驱动电路，包括基板，形成在基板上的TFT层和像素存储电容，所述的TFT层包括第一TFT层和第二TFT层，所述第一TFT层和第二TFT层之间设有隔离层，所述隔离层中设有若干贯穿所述隔离层的第一互连通孔，所述第一互连通孔内设有导电材料使所述第一TFT层和第二TFT层实现电气连接；所述的像素存储电容形成在所述第二TFT层远离所述隔离层的一侧,并通过设置第三互连通孔使像素电容与第二TFT层实现电气连接。三层结构叠加设置布局，可以针对开关TFT和驱动TFT对特性不同的需求，将开关TFT和驱动TFT分别制备，同时可以有效减少像素电路的版图面积。
Description
技术领域
本发明涉及一种有机电致发光器件的驱动领域，具体涉及一种像素驱动电路及其制备方法。
背景技术
目前，像素驱动电路的制作方法是在玻璃基板上采用化学气相沉积一层非晶硅，然后通过激光晶化形成多晶硅，然后依次沉积栅绝缘层和栅极层以形成晶体管(TFT)结构。像素驱动电路一般由开关TFT和驱动TFT两种构成，开关TFT和驱动TFT对特性参数有不同的要求，例如开关TFT需求更高的迁移率和更快的导通速度，而驱动TFT一般不需要很高迁移率但需要较大的亚阈值斜率。
现有的像素驱动电路结构如图6所示，包括1为源漏极，2为驱动TFT沟道，3为开关TFT沟道，4为栅极层，5为电容上极板，6为互连线层，7栅介质层，8为电容介质层，9为层间介质层，该像素驱动电路中的所有TFT均在同一层构建，而因此很难对开关TFT和驱动TFT特性分别控制，只能对TFT参数取折中考虑，但随着PPI的提高或显示屏尺寸的增大将无法满足需要。另一方面，由于折中考虑将驱动TFT设定为长沟道TFT，版图设计上需要较大的空间，因此对于提高PPI可能要升级至更高精度的工艺设备。
发明内容
为此，本发明所要解决的是现有驱动电路中所有TFT均在同一层构建导致其特性降低问题，本发明提供一种像素驱动电路，其包括叠加设置的第一TFT层、第二TFT层和像素电容，三层结构叠加设置布局，可以针对开关TFT和驱动TFT对特性不同的需求，将开关TFT和驱动TFT分别制备，同时可以有效减少像素电路的版图面积。
为解决上述技术问题，本发明采用的技术方案如下：
一种像素驱动电路，包括基板，形成在基板上的TFT层和像素存储电容，所述的TFT层包括第一TFT层和第二TFT层，所述第一TFT层和第二TFT层之间设有隔离层，所述隔离层中设有若干贯穿所述隔离层的第一互连通孔，所述第一互连通孔内设有导电材料使所述第一TFT层和第二TFT层实现电气连接；
所述的像素存储电容形成在所述第二TFT层远离所述隔离层的一侧,并通过设置第三互连通孔使像素电容与第二TFT层实现电气连接。
具体地，所述第一TFT层包括：
第一半导体层：设置在所述基板上，包括第一源漏极和第一沟道区；
第一栅介质层，设置在所述基板上，覆盖所述第一半导体层；
第一栅极层，设置在所述第一栅介质层上；
层间介质层：设置在所述第一栅介质层上，覆盖所述栅极层；
所述第二TFT层包括：
第二半导体层：设置在所述层间介质层上，包括第二沟道区和第二源漏极；
第二栅介质层，设置在所述层间介质层上，覆盖所述第二半导体层；
第二栅极层，设置在所述第二栅介质层上；
所述第一栅介质层、层间介质层和第二栅介质层构成所述隔离层，贯穿所述隔离层的第一互连通孔内设有导电材料使所述第一TFT层和第二TFT层实现电气连接。
所述的第二栅极层上方形成有第二互连线层，所述第二栅极层和所述第二互联线层构成为所述像素存储电容的两个极板，二者之间为电容介质层；所述第三互连通孔贯穿电容介质层，并通过其内部填充的导电材料实现像素存储电容和第二TFT层的电气连接。
所述第一互连通孔为两个，其中一第一互连通孔与第三互连通孔内填充的导电材料电气连接实现第一源漏极与所述第二互连线层的电气连接；另一第一互连通孔内填充的导电材料使所述第一源漏极和第二源漏极实现电气连接。
所述第二栅介质层上设置有覆盖所述第一互连通孔的第一互连线层，其中一所述第一互连线层分别与所述第一互连通孔和所述第三互连通孔内填充的金属材料电气连接；
所述第二栅介质层设有贯穿所述第二栅介质层的第二互连通孔，另一所述第一互连线层分别与所述第一互连通孔和所述第二互连通孔内填充的金属材料电气连接。
所述第一源漏极和第二源漏极为硼离子重掺杂的半导体层，所述第一沟道区和第二沟道区为未掺杂的半导体层。
所述第一栅极层与第一沟道区在基板上的投影重叠，所述第二栅极层与第二沟道区在基板上的投影重叠。
一种所述像素驱动电路的制备方法，包括下述步骤：
S1、第一TFT的制备方法
S11、在基板上沉积多晶硅层，经图案化形成由第一源漏极和第一沟道区构成的半导体层；
S12、在所述基板上形成覆盖所述半导体层的第一栅介质层；
S13、在所述第一栅介质层上形成第一栅极层材料层，经刻蚀形成第一栅极层；
S14、步骤S13后，对所述半导体层进行离子注入，被第一栅极层覆盖的半导体层形成第一沟道区，未被第一栅极层覆盖的半导体层形成第一源漏极。
S15、在所述第一栅极层介质层上形成覆盖所述第一栅极层的层间介质层；
S2、第二TFT的制备方法
S21、在所述层间介质层上沉积非晶硅材料层，经刻蚀形成非晶硅层；
S22、在所述层间介质层上沉积覆盖所述非晶硅层的第二栅介质层；
S23、在预设位置刻蚀所述第二栅介质层、层间介质层和第一栅介质层，形成第一互连通孔和第二互连通孔；
S24、在所述第二栅介质层上及第一互连通孔、第二互连通孔内沉积第二栅极层材料层，经刻蚀形成第二栅极层和第一互联线层；
S25、在完成步骤S24后对所述的第二半导体层进行离子注入，被第二栅极层覆盖的非晶硅区域形成第二沟道区，未被第二栅极层覆盖的非晶硅区域形成第二源漏极；
S3、像素存储电容的制备方法
在所述的第二栅极层及第一互连线层上沉积电容介质层，并在电容介质层上刻蚀形成第三互连通孔，在所述电容介质层的上方沉积第二互连线层，所述第二互连线层与电容介质层、所述第二栅极层构成像素存储电容。
形成所述第一半导体层的材料其迁移率不低于100cm2/Vs，形成所述第二半导体层的材料其迁移率不超过50cm2/Vs。
所述第一半导体层为低温多晶硅、多晶锗硅、单晶硅或三五族化合物半导体；所述第一半导体层为多晶硅、非晶硅、金属氧化物半导体。
本发明的上述技术方案相比现有技术具有以下优点：
1、本发明的一种像素驱动电路，包括基板，形成在基板上的TFT层和像素存储电容，三者叠加设置布局，可以针对开关TFT和驱动TFT对特性不同的需求，将开关TFT和驱动TFT分离制备，同时可以有效减少像素电路的版图面积。
2、制备过程中第一TFT层(开关TFT)采用高迁移率多晶硅或单晶硅作为半导体层、高介电常数绝缘层作为栅介质层制备在最底层，第二TFT层(驱动TFT)采用低迁移率的非晶硅或金属氧化物半导体材料作为半导体层、低介电常数绝缘层作为栅介质制备在中间层，最后电容制作在驱动TFT之上，将三层通过互连通孔内填充的导电材料实现电气连接，形成像素驱动电路。
3、由于分别制备第一TFT层和第二TFT层，因此可以根据需要，选取性能较好的材料制备第一TFT层(驱动TFT)，可降低器件因晶化产生显示不均匀(mura)的风险，提高器件稳定性。
4、本发明的电路第一TFT层采用高迁移率制备，驱动能力得到提高，可采用低电压驱动，电压可由7V降低至5V甚至更低，有利于降低功耗。
附图说明
为了使本发明的内容更容易被清楚的理解，下面根据本发明的具体实施例并结合附图，对本发明作进一步详细的说明，其中
图1是本发明像素驱动电路的结构示意图；
图2是本发明像素驱动电路的横截面图；
图3是第一TFT层结构示意图；
图4是第二TFT层结构示意图；
图5是像素存储电容示意图；
图6为现有技术的结构示意图；
图中附图标记表示为：100-基板、101-第一TFT层，102-第二TFT层，103-像素存储电容，104-层间介质层，105-第一互连通孔，106-第一源漏极，107-第一栅极层，108-第一栅介质层，109-电容介质层，110-第一互连线层，111-第二栅介质层，112-第三互连通孔，113-第二源漏极，114-第二互连通孔，115-第二互连线层，116-第二栅极层，117-第一沟道区，118-第二沟道区。
具体实施方式。
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明可以以许多不同的形式实施，而不应该被理解为限于在此阐述的实施例。相反，提供这些实施例，使得本公开将是彻底和完整的，并且将把本发明的构思充分传达给本领域技术人员，本发明将仅由权利要求来限定。在附图中，为了清晰起见，会夸大层和区域的尺寸和相对尺寸。应当理解的是，当元件例如层、区域或基板被称作“形成在”或“设置在”另一元件“上”时，该元件可以直接设置在所述另一元件上，或者也可以存在中间元件。相反，当元件被称作“直接形成在”或“直接设置在”另一元件上时，不存在中间元件。
如图1所示，本发明的一种像素驱动电路，包括基板100，形成在基板100上的TFT层和像素存储电容103，所述的TFT层包括第一TFT层101和第二TFT层102，所述第一TFT层101和第二TFT层102之间设有隔离层104，所述隔离层104中设有若干贯穿所述隔离层104的第一互连通孔105，所述第一互连通孔105内设有导电材料使所述第一TFT层101和第二TFT层102实现电气连接；
所述的像素存储电容103形成在所述第二TFT层102远离所述隔离层104的一侧,并通过设置第三互连通孔112使像素电容103与第二TFT层102实现电气连接。
如图2和图3所示，所述第一TFT层101包括：
第一半导体层：设置在所述基板100上，包括第一源漏极106和第一沟道区117；
第一栅介质层108，设置在所述基板100上，覆盖所述第一半导体层；
第一栅极层107，设置在所述第一栅介质层108上；
层间介质层104：设置在所述第一栅介质层108上，覆盖所述第一栅极层107；
如图2和图4所示，所述第二TFT层102包括：
第二半导体层：设置在所述层间介质层104上，包括第二沟道区118和第二源漏极113；
第二栅介质层111，设置在所述层间介质层104上，覆盖所述第二半导体层；
第二栅极层116，设置在所述第二栅介质层111上；
所述第一栅介质层108、层间介质层104和第二栅介质层111构成所述隔离层104，贯穿所述隔离层104的第一互连通孔105内设有导电材料使所述第一TFT层101和第二TFT层102实现电气连接。
如图2和图5所示，所述的第二栅极层116上方形成有第二互连线层115，所述第二栅极层116和所述第二互连线层115构成为所述像素存储电容103的两个极板，二者之间为电容介质层109；所述第三互连通孔112贯穿电容介质层109，并通过其内部填充的导电材料实现像素存储电容103和第二TFT层102的电气连接。
具体地，如图2所示，所述第一互连通孔105为两个，其中一第一互连通孔105(图2中位于左侧的第一互连通孔105)与第三互连通孔112内填充的导电材料电气连接实现第一源漏极106与所述第二互连线层115的电气连接；另一第一互连通孔105(图2中位于右侧的第一互连通孔105)内填充的导电材料使所述第一源漏极106和第二源漏极113实现电气连接。
具体地，所述第二栅介质层111上设置有覆盖所述第一互连通孔105的第一互连线层110，其中一所述第一互连线层110(图2中位于左侧的第一互连线层110)分别与所述第一互连通孔105和所述第三互连通孔112内填充的金属材料电气连接；
所述第二栅介质层111设有贯穿所述第二栅介质层111的第二互连通孔112，另一所述第一互连线层110(图2中位于右侧的第一互连线层110分别与所述第一互连通孔105和所述第二互连通孔114内填充的金属材料电气连接。
所述第一源漏极106和第二源漏极113为硼离子重掺杂的半导体层，所述第一沟道区117和第二沟道区118为未掺杂的半导体层。
所述第一栅极层107与第一沟道区117在基板100上的投影重叠，所述第二栅极层116与第二沟道区118在基板100上的投影重叠。
上述像素驱动电路的制备方法，包括下述步骤：
S1、第一TFT的制备方法
S11、在基板100上沉积多晶硅或多晶锗硅层，经图案化形成由第一源漏极106和第一沟道区117构成的半导体层；
S12、在所述基板100上形成覆盖所述半导体层的第一栅介质层108；
S13、在所述第一栅介质层108上形成第一栅极材料层，经刻蚀形成第一栅极层107；
S14、步骤S13后，对所述半导体层进行离子注入，被第一栅极层107覆盖的半导体层形成第一沟道区117，未被第一栅极层107覆盖的半导体层形成第一源漏极106。
S15、在所述第一栅极层介质层108上形成覆盖所述第一栅极层107的层间介质层104；
S2、第二TFT的制备方法
S21、在所述层间介质层104上沉积非晶硅材料层，经刻蚀形成非晶硅层；
S22、在所述层间介质层104上沉积覆盖所述非晶硅层的第二栅介质层111；
S23、在预设位置刻蚀所述第二栅介质层111、层间介质层104和第一栅介质层108，形成第一互连通孔105和第二互连通孔114；
S24、在所述第二栅介质层111上及第一互连通孔105、第二互连通孔114内沉积第二栅极材料层，经刻蚀形成第二栅极层116和第一互联线层110；
S25、在完成步骤S24后对所述的第二半导体层进行离子注入，被第二栅极层116覆盖的非晶硅区域形成第二沟道区118，未被第二栅极层116覆盖的非晶硅区域形成第二源漏极113；
S3、像素存储电容103的制备方法
在所述的第二栅极层116及第一互连线层110上沉积电容介质层109，并在电容介质层109上刻蚀形成第三互连通孔112，在所述电容介质层109的上方沉积第二互连线层115，所述第二互连线层115与电容介质层109、所述第二栅极层116构成像素存储电容103。
形成所述第一半导体层的材料其迁移率不低于100cm2/Vs，形成所述第二半导体层的材料其迁移率不超过50cm2/Vs。所述第一半导体层为低温多晶硅、多晶锗硅、单晶硅或三五族化合物半导体；所述第一半导体层为多晶硅、非晶硅、金属氧化物半导体。
具体地，第一TFT层101(开关TFT层)的具体制作方法如下：采用高迁移率可低温成膜的半导体材料作为该TFT层沟道材料在基板上沉膜，例如低温多晶硅、多晶锗硅等。沉膜时采用增加迁移率的方法，以低温多晶硅为例，通过减少非晶硅薄膜的厚度，在晶化后可以增大多晶硅的晶粒尺寸。第一栅介质层108(GI层)采用介电常数较大、绝缘性能好的材料，如氮氧化硅(SiON)、氧化铪等，从而增大栅极层对沟道的控制能力，使开态电流(Ion)增大、关态电流(Ioff)降低、驱动电压降低。在制作栅极层图形时，尽量覆盖多晶硅的侧面，形成三维立体型的晶体管结构，以提高迁移率降低漏电。
第二TFT层102(驱动TFT层)的具体制作方法如下：在第一TFT层101第一栅极层107之上沉积一层绝缘层作为中间隔离层。由于驱动TFT对迁移率要求不高，因此可以根据需要选用合适的材料作为沟道材料，如P-Si、a-Si、氧化物半导体IGZO、ZnO等。驱动TFT的第二栅介质层111(GI层)可采用较低介电常数的材料，如SiO2，从而降低沟道电流。驱动TFT的栅极所在第二栅极层116同时作为电容的下极板金属和互连线金属，因此在沉积金属前先进行过孔刻蚀，形成过孔图形后再进行第二栅极层116沉积和光刻。第二栅极层116需采用导电性较好的导电材料，如钼铝钼或钛铝钛的夹心结构。
电容层制作方法：在第二栅极层116之上沉积一层介电常数较高的材料作为电容介质层109(CI)，如氮化硅等，最后沉积金属层3作为电容上极板，同时作为电源的走线。
驱动电路平面走线方案(以6T1C为例)：开关TFT的栅极层和初始化电压(REF)走线均由第一栅极层107构建。两个第一互连通孔105为同一道刻蚀工艺形成，其中第一互连通孔105为连接第二栅极层116和P-Si的通道，第一互连通孔114为连接第二栅极层116和a-Si的通道。驱动TFT的栅极层、互连线和数据走线均采用第二栅极层116构建，同时驱动TFT的栅极层作为电容下极板，电容上极板和电源走线采用第二互连线层115构建，为降低电源的电阻压降效应，第二互连线层115避开在过孔3后可做整面布线。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明的保护范围之中。
Claims (10)
1.一种像素驱动电路，包括基板(100)，形成在基板(100)上的TFT层和像素存储电容(103)，其特征在于，
所述的TFT层包括第一TFT(101)层和第二TFT层(102)，所述第一TFT层(101)和第二TFT层(102)之间设有隔离层(104)，所述隔离层(104)中设有若干贯穿所述隔离层(104)的第一互连通孔(105)，所述第一互连通孔(105)内设有导电材料使所述第一TFT(101)层和第二TFT层(102)实现电气连接；
所述的像素存储电容(103)形成在所述第二TFT层(102)远离所述隔离层(104)的一侧,并通过设置第三互连通孔(112)使像素电容(103)与第二TFT层(102)实现电气连接。
2.根据权利要求1所述的像素驱动电路，其特征在于，
所述第一TFT层(101)包括：
第一半导体层：设置在所述基板(100)上，包括第一源漏极(106)和第一沟道区(117)；
第一栅介质层(108)，设置在所述基板(100)上，覆盖所述第一半导体层；
第一栅极层(107)，设置在所述第一栅介质层(108)上；
层间介质层(104)：设置在所述第一栅介质层(108)上，覆盖所述栅极层(107)；
所述第二TFT层(102)包括：
第二半导体层：设置在所述层间介质层(104)上，包括第二沟道区(118)和第二源漏极(113)；
第二栅介质层(111)，设置在所述层间介质层(104)上，覆盖所述第二半导体层；
第二栅极层(116)，设置在所述第二栅介质层(111)上；
所述第一栅介质层(108)、层间介质层(104)和第二栅介质层(111)构成所述隔离层(104)，贯穿所述隔离层(104)的第一互连通孔内设有导电材料使所述第一TFT层(101)和第二TFT层(102)实现电气连接。
3.根据权利要求2所述的像素驱动电路，其特征在于，所述的第二栅极层(116)上方形成有第二互连线层(115)，所述第二栅极层(116)和所述第二互连线层(115)构成为所述像素存储电容(103)的两个极板，二者之间为电容介质层(109)；所述第三互连通孔(112)贯穿电容介质层(109)，并通过其内部填充的导电材料实现像素存储电容(103)和第二TFT层(102)的电气连接。
4.根据权利要求3所述的像素驱动电路，其特征在于，所述第一互连通孔(105)为两个，其中一第一互连通孔(105)与第三互连通孔(112)内填充的导电材料电气连接实现第一源漏极与所述第二互连线层(115)的电气连接；另一第一互连通孔(105)内填充的导电材料使所述第一源漏极和第二源漏极实现电气连接。
5.根据权利要求4所述的像素驱动电路，其特征在于，
所述第二栅介质层(111)上设置有覆盖所述第一互连通孔(105)的第一互连线层(110)，其中一所述第一互连线层(110)分别与所述第一互连通孔(105)和所述第三互连通孔(112)内填充的金属材料电气连接；
所述第二栅介质层(111)设有贯穿所述第二栅介质层(111)的第二互连通孔(114)，另一所述第一互连线层(110)分别与所述第一互连通孔(105)和所述第二互连通孔(114)内填充的金属材料电气连接。
6.根据权利要求5所述的像素驱动电路，其特征在于，
所述第一源漏极(106)和第二源漏极(113)为硼离子重掺杂的半导体层，所述第一沟道区(117)和第二沟道区为未掺杂的半导体层。
7.根据权利要求6所述的像素驱动电路，其特征在于，所述第一栅极层(107)与第一沟道区(117)在基板上的投影重叠，所述第二栅极层(116)与第二沟道区(118)在基板上的投影重叠。
8.一种如权利要求1-7任一项所述像素驱动电路的制备方法，其特征在于，包括下述步骤：
S1、第一TFT的制备方法
S11、在基板(100)上沉积多晶硅层，经图案化形成由第一源漏极(106)和第一沟道区(117)构成的半导体层；
S12、在所述基板(100)上形成覆盖所述半导体层的第一栅介质层(108)；
S13、在所述第一栅介质层(108)上形成第一栅极层材料层，经刻蚀形成第一栅极层(107)；
S14、步骤S13后，对所述半导体层进行离子注入，被第一栅极层(107)覆盖的半导体层形成第一沟道区(117)，未被第一栅极层覆盖的半导体层形成第一源漏极(106)；
S15、在所述第一栅极层介质层(108)上形成覆盖所述第一栅极层(107)的层间介质层(104)；
S2、第二TFT的制备方法
S21、在所述层间介质层(104)上沉积非晶硅材料层，经刻蚀形成非晶硅层；
S22、在所述层间介质层(104)上沉积覆盖所述非晶硅层的第二栅介质层(111)；
S23、在预设位置刻蚀所述第二栅介质层(111)、层间介质层(104)和第一栅介质层(108)，形成第一互连通孔(105)和第二互连通孔(114)；
S24、在所述第二栅介质层(111)上及第一互连通孔(105)、第二互连通孔(114)内沉积第二栅极层材料层，经刻蚀形成第二栅极层(116)和第一互联线层(110)；
S25、在完成步骤S24后对所述的第二半导体层进行离子注入，被第二栅极层(116)覆盖的非晶硅区域形成第二沟道区(118)，未被第二栅极层(116)覆盖的非晶硅区域形成第二源漏极(113)；
S3、像素存储电容的制备方法
在所述的第二栅极层(116)及第一互连线层(110)上沉积电容介质层(109)，并在电容介质层(109)上刻蚀形成第三互连通孔(112)，在所述电容介质层(109)的上方沉积第二互连线层(115)，所述第二互连线层(115)与电容介质层(109)、所述第二栅极层(116)构成像素存储电容。
9.根据权利要求8所述的制备方法，其特征在于，
形成所述第一半导体层的材料其迁移率不低于100cm2/Vs，形成所述第二半导体层的材料其迁移率不超过50cm2/Vs。
10.根据权利要求9所述的制备方法，其特征在于，
所述第一半导体层为低温多晶硅、多晶锗硅、单晶硅或三五族化合物半导体；所述第一半导体层为多晶硅、非晶硅、金属氧化物半导体。
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