CN105144366A - 用具有不同的沟道材料的nfet和pfet形成cmos的结构和方法 - Google Patents

用具有不同的沟道材料的nfet和pfet形成cmos的结构和方法 Download PDF

Info

Publication number
CN105144366A
CN105144366A CN201480023489.2A CN201480023489A CN105144366A CN 105144366 A CN105144366 A CN 105144366A CN 201480023489 A CN201480023489 A CN 201480023489A CN 105144366 A CN105144366 A CN 105144366A
Authority
CN
China
Prior art keywords
layer
semiconductor structure
pfet
nfet
gap
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480023489.2A
Other languages
English (en)
Other versions
CN105144366B (zh
Inventor
程慷果
B·B.·多丽丝
S·J·福尔摩斯
A·克哈基弗尔鲁茨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Globalfoundries Second US Semiconductor Co ltd
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN105144366A publication Critical patent/CN105144366A/zh
Application granted granted Critical
Publication of CN105144366B publication Critical patent/CN105144366B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种形成CMOS场效应晶体管的改进的结构和方法。在实施例中，在半导体结构的PFET侧形成锗硅(SiGe)，而硅置于半导体结构的NFET侧。在PFET和NFET之间形成窄的隔离区。NFET鳍由硅构成而PFET鳍由锗硅构成。

Description

用具有不同的沟道材料的NFET和PFET形成CMOS的结构和方法
技术领域
本发明一般涉及半导体制造，而更具体地，涉及CMOS场效应晶体管结构的形成。
背景技术
半导体集成电路(IC)工业已经经历了快速的成长。在IC演变的进程中，功能密度(即，每个芯片面积上互相连接的器件的数量)已经普遍增加，同时几何尺寸(即，可以使用制造处理做出的最小的组件或线)已经减小。此按比例缩小处理一般通过增加生产效率和降低相关联的成本来提供效益。这样的按比例缩小还已经增加了处理和制造IC的复杂性，而为了实现这样的先进性，需要半导体制造中的类似发展。
例如，随着半导体工业已经进展到追求更高的器件密度、更高的性能和更低的成本的纳米技术处理节点，来自制造和设计二者的挑战已经导致了鳍型场效应晶体管(FinFET)器件的发展。例如，FinFET器件可以是互补金属氧化物半导体(CMOS)器件，包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件。CMOS技术宽泛地用于多种电路设计。因此，希望具有对CMOSFinFET半导体结构的制造的改进。
发明内容
在第一方面，本发明的实施例提供形成半导体结构的方法，包括：形成第一半导体层；形成第二半导体层；形成半导体结构中的间隙以形成半导体结构的NFET侧和半导体结构的PFET侧，其中NFET侧与PFET侧通过间隙隔开；从半导体结构的NFET侧去除第二半导体层；以及在NFET侧的第一半导体层中形成多个鳍，并且在PFET侧的第二半导体层中形成多个鳍。
在第二方面，本发明的实施例提供形成半导体结构的方法，包括：在置于埋入氧化物(BOX)层上的绝缘体上硅(SOI)层上的PFET侧形成凹进，其中BOX层置于半导体衬底上，而其中凹进部分地延伸到SOI层中，由此在SOI层的PFET侧形成SOI层的凹进后的部分，并且在SOI层的NFET侧形成未凹进的部分；在半导体结构中形成间隙，其中NFET侧与PFET侧通过间隙隔开；在SOI层的凹进后的部分上生长外延锗硅(SiGe)层；将在PFET侧的SOI层转化为SiGe；以及在NFET侧的SOI层中形成多个鳍并且在PFET侧的SiGe层中形成多个鳍。
在第三方面，本发明的实施例提供半导体结构，包括：包括第一半导体材料和第二半导体材料的半导体衬底；由第一半导体材料构成的第一组鳍，置于半导体结构的第一侧；由第二半导体材料构成的第二组鳍，置于半导体结构的第二侧；置于半导体结构的第一侧和半导体结构的第二侧之间的绝缘体区，其中绝缘体区具有范围从大约10纳米到大约50纳米的宽度。
附图说明
本发明的结构、操作和优势在考虑结合附图进行的下列说明后将变得更加明白。所述图意图是例示性的，而非限制性的。
为了例示的清晰，一些图中的某些元件可以省略、或不按照比例例示。剖面图可以是以“切片”的形式或者是“近视”剖面图，为了例示的清晰，省略了某些背景线，否则这些被省略的背景线在“真实”的剖面图中将是可见的。
经常地，相似的元件可以在附图的各个图中由相似的附图标记指示，这种情况下通常后两个有效位可以是相同的，最高有效位是附图标号。而且，为了清晰，在某些图中可以省略一些附图标记。
图1A是本发明的实施例的起始点处的半导体结构。
图1B是本发明的替代实施例的起始点处的半导体结构。
图2是在随后的沉积并且图形化抗蚀剂层的处理步骤之后的半导体结构。
图3是在随后的在半导体结构中形成间隙的处理步骤之后的半导体结构。
图4A是在随后的去除抗蚀剂层并且用绝缘体材料填充间隙的处理步骤之后的半导体结构。
图4B是根据替代实施例的在随后的去除抗蚀剂层并且用绝缘体材料填充间隙的处理步骤之后的半导体结构。
图5是在随后的从半导体结构的NFET侧去除氮化物层和SiGe层的处理步骤之后的半导体结构。
图6是在随后的在半导体结构的NFET侧补充(replenish)氮化物层和使半导体结构平坦化的处理步骤之后的半导体结构。
图7是在随后的将PFET侧的SOI层转化为SiGe的处理步骤之后的半导体结构。
图8是在随后的使PFET侧的SiGe区凹进的处理步骤之后的半导体结构。
图9是在随后的鳍形成的处理步骤之后的根据本发明的实施例的半导体结构。
图10是根据替代实施例的在随后的将PFET侧的SOI层转化为SiGe的处理步骤之后的半导体结构。
图11是在随后的去除氮化物和热氧化物的处理步骤之后的半导体结构。
图12是本发明的替代实施例的起始点处的半导体结构。
图13是在随后的在半导体结构的PFET侧的外延SiGe生长的处理步骤之后的半导体结构。
图14是在随后的沉积并图形化抗蚀剂层并且在半导体结构中形成间隙的处理步骤之后的半导体结构。
图15是在随后的将PFET侧的SOI层转化为SiGe的处理步骤之后的半导体结构。
图16是在随后的将绝缘体材料沉积到间隙中的处理步骤之后的半导体结构。
图17是在随后的鳍形成的处理步骤之后的根据本发明的替代实施例的半导体结构。
图18是表示本发明的实施例的处理步骤的流程图。
图19是表示本发明的替代实施例的处理步骤的流程图。
具体实施方式
本发明的实施例提供用于形成CMOS场效应晶体管的改进的结构和方法。在实施例中，在半导体结构的PFET侧形成锗硅(SiGe)，而在半导体结构的NFET侧设置硅。在PFET和NFET之间形成窄的隔离区。在实施例中，NFET鳍由硅构成而PFET鳍由锗硅构成。
在本公开中，当元件(如层、区、衬底或晶片)被称为在另一个元件“上”或“之上”时，其可以直接在所述另一个元件上或者也可以存在介于中间的元件。相反，当元件被称为“直接”在另一个元件“上”或“之上”时，不存在介于中间的元件。还将理解，当元件被称为与另一个元件“连接”或“耦接”时，其可以直接与所述另一个元件连接或耦接或者可以存在介于中间的元件。相反，当元件被称为与另一个元件“直接连接”或“直接耦接”时，不存在介于中间的元件。
图1A是本发明的实施例的起始点处的半导体结构100。体衬底102形成半导体结构100的基部。体衬底102可以由若干已知的半导体材料(诸如，硅、锗、硅锗合金、硅碳合金、硅锗碳合金、砷化镓、砷化铟、磷化铟、III-V化合物半导体材料、II-VI化合物半导体材料、有机半导体材料和其它化合物半导体材料)中的任何组成。绝缘体层104置于体衬底102上。在实施例中，绝缘体层104可以由氧化物(诸如氧化硅)构成并且可以被称为埋入氧化物(BOX)层。第一半导体层106置于绝缘体层104上。在实施例中，第一半导体层106由硅构成，形成所谓绝缘体上硅(SOI)结构。在本公开中，层106可以被称为绝缘体上硅(SOI)层。第二半导体层108置于第一半导体层106上。在实施例中，第二半导体层108由锗硅(SiGe)构成。在本公开中，层108可以被称为SiGe层。在一些实施例中，层108中的锗的含量的范围可以从大约30原子百分比到大约50原子百分比，但是锗的含量小于30％或大于50％也是可能的。置于SiGe层108上的是硬掩模层110。在一些实施例中，硬掩模层110可以包括氮化物，例如氮化硅。在一些实施例中，第二半导体层108由锗构成。在一些实施例中，第二半导体层108可以由不同的半导体材料构成，只要所述半导体材料与第一半导体层106的材料不同即可。
图1B是本发明的实施例的起始点处的半导体结构101。在此实施例中，使用了“体”结构，其中体衬底102形成第一半导体层，而第二半导体层108置于体衬底上。
图2是在随后的沉积并且图形化抗蚀剂层212的处理步骤之后的半导体结构200。如之前所述的，相似的元件可以在附图的各个图中由相似的附图标记指示，这种情况下通常后两个有效位可以是相同的。例如，图2的体衬底202与图1的体衬底102相似。利用光刻掩模214图形化抗蚀剂层212，使得间隙224形成于抗蚀剂层中。间隙224具有宽度W。在实施例中，宽度W的范围从大约10纳米到大约50纳米。当光L(由向下的箭头表示)入射在抗蚀剂212上时，其使与掩模214相邻的区域显影。在实施例中，抗蚀剂层212包括混合抗蚀剂，其具有形成与掩模的边缘相邻的窄的显影范围的性质。混合抗蚀剂包括正性光致抗蚀剂和负性光致抗蚀剂的组合，并且在提交于1996年9月19日的美国专利号6114082中详细说明，通过引用将其全部内容并入此处。
图3是在随后的在半导体结构中形成间隙324的处理步骤之后的半导体结构300。在实施例中，通过各向异性蚀刻处理(诸如反应离子蚀刻(RIE))形成间隙324。这在半导体结构中形成置于混合抗蚀剂层中的间隙下面的腔，因而形成间隙324，其中腔(间隙)延伸到BOX层304。间隙324具有宽度W。在实施例中，宽度W的范围从大约10纳米到大约50纳米。蚀刻处理在绝缘体层304上停止。间隙324因而将结构300分开为两侧：NFET侧320和PFET侧322。一旦制造处理完成，NFET(N型场效应晶体管)形成于NFET侧320，具有第一沟道材料，而PFET(P型场效应晶体管)形成于PFET侧322，具有第二沟道材料。
图4A是在随后的去除抗蚀剂层(与图3的312相比)并且用绝缘体材料416填充间隙的处理步骤之后的半导体结构400。在实施例中，绝缘体材料416可以由氧化物(诸如硅氧化物)构成，并且可以包括可流动的氧化物或LPCVD(低压化学气相沉积)氧化物。
图4B是与图4A的半导体结构400相似的半导体结构401，除了用共形氮化物418(诸如氮化硅)填充间隙，所述共形氮化物418沉积在间隙中并然后在顶部夹断。在一些情况下，可能在共形氮化物418中存在空隙419。
图5是在随后的从半导体结构500的NFET侧520去除氮化物层和SiGe层的处理步骤(接着图4A)之后的半导体结构500。所述去除可以经由工业标准的光刻和蚀刻技术完成。
图6是在随后的在半导体结构的NFET侧620补充氮化物层610A和使半导体结构600平坦化的处理步骤之后的半导体结构600。可以在氮化物层610A的沉积之后使半导体结构600平坦化。在实施例中，平坦化可以用化学机械抛光(CMP)处理来执行。
图7是在随后的将PFET侧的SOI层(图6的606B)转化为SiGe以在PFET侧722得到更大的SiGe区708(与图6的608相比)的处理步骤之后的半导体结构700。在实施例中，转化处理包括热混合，其中使半导体结构700退火以将SiGe从所述层(图6的608)分散到PFET侧的SOI层(图6的606B)中。在实施例中，可以以范围从大约1分钟到大约70分钟的持续时间、范围从大约1000摄氏度到大约1100摄氏度的处理温度来执行退火。在以体半导体结构(见图1B的101)为开始的实施例中，可以省略退火(转化)步骤。
图8是在随后的使PFET侧的SiGe区凹进的处理步骤之后的半导体结构800。首先，执行氮化物回刻，以在PFET侧822暴露SiGe区808。由于氮化物区在NFET侧820的起始厚度比在PFET侧822更大(比较图7中的氮化物区710A和710B的厚度)，因此氮化物区810保留在NFET侧820。使用定时蚀刻，可以使SiGe区808的厚度与SOI层806的厚度相同。
图9是在随后的鳍形成的处理步骤之后的根据本发明的实施例的半导体结构900。去除剩余的氮化物区(图8的810)，并且可以将绝缘体区916凹进到期望的水平。绝缘体区916具有宽度W。在一些实施例中，宽度W的范围从大约10纳米到大约50纳米。第一组鳍在NFET侧920形成。NFET鳍一般表示为926。第二组鳍在PFET侧922形成。PFET鳍一般表示为928。可以通过任何适合的技术形成所述鳍，诸如侧壁图像转移(SIT)处理。NFET侧920的鳍926由硅构成，而PFET侧922的鳍928由锗硅(SiGe)形成。每个晶体管的沟道包含在所述鳍内。对于NFET晶体管，硅具有更好的载流子迁移率，而对于PFET晶体管，SiGe具有更好的载流子迁移率。因此，图9的实施例为CMOS对的每个晶体管提供了改进的性能，同时还使具有不同沟道材料的finFET能更接近地放置，这增加了电路密度并且减小了金属化布线的长度，因而改进了利用CMOS技术的集成电路的整体性能。
图10是根据替代实施例的在随后的将PFET侧的SOI层转化为SiGe的处理步骤之后的半导体结构1000。半导体结构1000接着图6的半导体结构600。在这种情况下，剥去氮化物，暴露SiGe层608。然后执行热氧化处理，形成氧化物区1030。热氧化处理发生在被提升了的温度处，使得SiGe层608的锗扩散到SOI层606B中。在图10中示出的结果是，层1008由SiGe构成。然而，热氧化处理实际消耗一些层1008，实际上“降低”了层1008。通过控制热氧化处理，达成层1008的期望厚度。在一些实施例中，层1008的厚度可以与层1006的厚度相似。在其它实施例中，层1008的厚度可以与层1006的厚度不同。层1006的厚度和层1008的厚度分别为NFET和PFET确定鳍高度。
图11是在随后的去除氮化物和热氧化物的处理步骤之后的半导体结构1100。半导体结构1100包括在NFET侧1120的SOI层1106和在PFET侧1122的SiGe层1108。在此之后，形成所述鳍，结果得到与图9的结构900相似的结构。
图12是本发明的替代实施例的起始点处的半导体结构1200。半导体结构1200是包括体半导体衬底1202的绝缘体上硅结构。绝缘体层1204置于体半导体衬底1202上。硅层1206置于绝缘体层1204上。硅层1206可以被称为SOI层。氮化物层1210置于SOI层1206上。在结构1200的PFET侧1222形成凹进，而在结构的NFET侧1220保留氮化物层1210。可以使用工业标准的图形化和蚀刻技术执行对结构1200的PFET侧1222的凹进。PFET侧1222的凹进部分地延伸到SOI层中，而作为凹进的结果，SOI层的凹进后的部分(表示为1206B)保留在PFET侧1222，同时SOI层1206的未凹进的部分保留在NFET侧1220。在这些实施例中，最初没有SiGe层沉积在整个结构上(与图1的层108相比)。在一些实施例中，SOI层的凹进后的部分1206B具有范围从大约5纳米到大约15纳米的厚度T。
图13是在随后的在半导体结构的PFET侧1322的外延SiGe生长的处理步骤之后的半导体结构1300，结果是形成SiGe层1308。由于氮化物层1310防止了NFET侧1320的SOI层1306的暴露，因此NFET侧1320不具有任何SiGe层。一旦SiGe层1308超过SOI层1306的水平，SiGe层1308可以刻面(faceted)地生长。在随后的SiGe层1308的凹进期间除去刻面部分1308F。
图14是在随后的沉积并图形化抗蚀剂层1412并且在半导体结构中形成间隙1424的处理步骤之后的半导体结构1400。在沉积抗蚀剂层1412之前，SiGe层1408可以被凹进，去除刻面部分(见图13的1308F)。凹进的量为PFET晶体管确定鳍的高度。在一些实施例中，凹进使得SiGe层1408的顶部的水平在与SOI区1406A的顶部近似相同的水平处。在其它实施例中，凹进使得SiGe层1408的顶部不在与SOI区1406A的顶部相同的水平处，但是反而可以比SOI区1406A的顶部的水平更高或更低。在一些情况下，可以希望PFET具有与NFET不同的鳍高度。这允许对器件特性进行微调。
与之前描述的处理相似，抗蚀剂层1412可以是混合抗蚀剂，当使用掩模1414对抗蚀剂层1412进行光刻处理时能够形成非常窄的间隙。间隙1424具有宽度W。在实施例中，宽度W的范围从大约10纳米到大约50纳米。在实施例中，可以用各向异性蚀刻处理(诸如反应离子蚀刻(RIE)处理)形成间隙1424。间隙1424在绝缘体层1404处终止。
图15是在随后的将PFET侧的SOI层(见图12的1206B)转化为SiGe的处理步骤之后的半导体结构1500，因而在PFET侧1522形成SiGe层1508。在实施例中，可以用退火处理执行对SOI层的转化。在实施例中，以范围从大约30秒钟到大约20分钟的持续时间、范围从大约1000摄氏度到大约1100摄氏度的处理温度来执行退火。所述持续时间可以比图7的实施例中使用的持续时间短，因为转化的SOI层的部分非常薄(在一些情况下，范围从大约5纳米到大约15纳米)。
图16是在随后的将绝缘体材料1616沉积到间隙中的处理步骤之后的半导体结构1600。在替代实施例中，共形氮化物层(诸如氮化硅层)可以沉积到间隙中，与图4B中示出的相似。
图17是在随后的鳍形成的处理步骤之后的根据本发明的替代实施例的半导体结构。结构1700与图9的结构900相似，除了NFET侧1720的鳍1726的高度H1与PFET侧1722的鳍1728的高度H2不相等。在一些实施例中，H1的范围从大约70纳米到大约150纳米，而H2的范围比H1的值大大约10纳米到大约20纳米。在实施例中，NFET和PFET之间的隔离的宽度W的范围可以从大约10纳米到大约50纳米。因此结构1700包括NFET和PFET的CMOS对，其中NFET的鳍由第一材料构成，而PFET的鳍由第二材料构成，并且所述器件具有NFET和PFET之间的窄的隔离区。通过对所述鳍(因而对每个晶体管的沟道)使用两种不同的材料，器件性能可以通过使用增强NFET中的电子的载流子迁移率的一种材料并且使用增强PFET中的空穴的载流子迁移率的一种不同的材料来优化。注意到，尽管在图17的结构1700中，PFET鳍1728比NFET鳍1726高，但是在其它实施例中，NFET鳍1726可以比PFET鳍1728高。
图18是表示本发明的实施例的处理步骤的流程图1800。在处理步骤1850中，在绝缘体上硅(SOI)结构上形成锗硅(SiGe)层(见图1中的108)。在处理步骤1852中，在半导体结构中形成间隙(见图3的324)。在处理步骤1854中，从结构的NFET侧去除SiGe(见图5的500)。在处理步骤1856中，PFET侧的绝缘体上硅部分转化为SiGe(见图7的708)。在处理步骤1858中，为NFET和PFET形成鳍(见图9的900)。
图19是表示本发明的替代实施例的处理步骤的流程图1900。在处理步骤1950中，在结构的PFET侧形成绝缘体上硅凹进(见图12的1200)。在处理步骤1952中，在结构的PFET侧形成外延锗硅(SiGe)区(见图13的1308)。在处理步骤1954中，在半导体结构中形成间隙(见图14的1424)。在处理步骤1956中，在PFET侧的绝缘体上硅部分转化为SiGe(见图15的1508)。在处理步骤1958中，为NFET和PFET形成鳍(见图17的1700)。
尽管已经就某些优选的实施例示出并描述了本发明，但是在阅读并理解了本说明书和附图后，本领域技术人员将能做出某些等同的变更和修改。例如，尽管已经为SOI实施例说明了各种细节，但是其它实施例可以利用体半导体结构而不用介于中间的BOX层。特别是关于由上述组件(装配、器件、电路等等)执行的各种功能，除非有其他指示，否则用于说明这样的组件的术语(包括提到“装置”)旨在与执行所描述的组件的具体功能(即，功能等同)的任何组件对应，即使与执行此处例示的本发明的示例性实施例中的功能的所公开的结构在结构上是不等同的。另外，尽管可能仅是关于几个实施例中的一个公开了本发明的特定特征，但是如果这样的特征可能对于任何给定的或特定的应用是期望的和有优势的，这样的特征可以与其它实施例的一个或多个特征组合。

Claims (20)

1.一种形成半导体结构的方法，包括：
形成第一半导体层；
形成第二半导体层；
在所述半导体结构中形成间隙以形成所述半导体结构的NFET侧和所述半导体结构的PFET侧，其中所述NFET侧与所述PFET侧通过所述间隙隔开；
从所述半导体结构的所述NFET侧去除所述第二半导体层；以及
在NFET侧的所述第一半导体层中形成多个鳍，并且在PFET侧的所述第二半导体层中形成多个鳍。
2.根据权利要求1所述的方法，其中在所述半导体结构中形成间隙包括：
在所述半导体结构上沉积混合抗蚀剂层；
图形化所述混合抗蚀剂层以在所述混合抗蚀剂层中形成间隙；
执行蚀刻以在所述半导体结构中形成置于所述混合抗蚀剂层中的间隙下面的腔。
3.根据权利要求1所述的方法，还包括将绝缘体沉积到所述间隙中。
4.根据权利要求3所述的方法，其中将绝缘体沉积到所述间隙中包括沉积可流动的氧化物。
5.根据权利要求1所述的方法，其中形成第一半导体层包括形成硅层。
6.根据权利要求5所述的方法，其中形成第二半导体层包括形成锗硅层。
7.根据权利要求6所述的方法，还包括使用退火处理将所述半导体结构的PFET侧的硅层转化为锗硅。
8.根据权利要求6所述的方法，还包括使用热氧化处理将所述半导体结构的PFET侧的硅层转化为锗硅。
9.一种形成半导体结构的方法，包括：
在置于埋入氧化物(BOX)层上的绝缘体上硅(SOI)层的PFET侧形成凹进，其中所述BOX层置于半导体衬底上，且其中所述凹进部分地延伸到所述SOI层中，由此在所述SOI层的所述PFET侧形成所述SOI层的凹进后的部分，并且在所述SOI层的NFET侧形成未凹进的部分；
在所述半导体结构中形成间隙，其中所述NFET侧与所述PFET侧通过所述间隙隔开；
在所述SOI层的凹进后的部分上生长外延锗硅(SiGe)层；
将在所述PFET侧的SOI层转化为SiGe；以及
在所述NFET侧的SOI层中形成多个鳍并且在所述PFET侧的所述SiGe层中形成多个鳍。
10.根据权利要求9所述的方法，其中在所述半导体结构中形成间隙包括：
在所述半导体结构上沉积混合抗蚀剂层；
图形化抗蚀剂以在所述混合抗蚀剂层中形成间隙；
执行蚀刻以在所述半导体结构中形成置于所述混合抗蚀剂层中的间隙下面的腔，其中所述腔延伸到所述BOX层。
11.根据权利要求10所述的方法，还包括将SiGe层凹进到与所述NFET侧的所述SOI层齐平的水平。
12.根据权利要求10所述的方法，还包括将SiGe层凹进到在所述NFET侧的所述SOI层上方大约10纳米到大约20纳米的水平。
13.根据权利要求10所述的方法，还包括将绝缘体沉积到所述间隙中。
14.根据权利要求13所述的方法，其中将绝缘体沉积到所述间隙中包括沉积可流动的氧化物。
15.一种半导体结构，包括：
半导体衬底，包括第一半导体材料和第二半导体材料；
由所述第一半导体材料构成的第一组鳍，置于所述半导体结构的第一侧；
由所述第二半导体材料构成的第二组鳍，置于所述半导体结构的第二侧；
置于所述半导体结构的所述第一侧和所述半导体结构的所述第二侧之间的绝缘体区，其中所述绝缘体区具有范围从大约10纳米到大约50纳米的宽度。
16.根据权利要求15所述的结构，其中所述第一半导体材料包括硅，而其中所述第二半导体材料包括锗硅(SiGe)。
17.根据权利要求15所述的结构，其中所述第一组鳍具有第一高度而所述第二组鳍具有第二高度，并且其中所述第一高度等于所述第二高度。
18.根据权利要求15所述的结构，其中所述第一组鳍具有第一高度而所述第二组鳍具有第二高度，并且其中所述第一高度小于所述第二高度。
19.根据权利要求15所述的结构，其中所述绝缘体区由氧化硅构成。
20.根据权利要求15所述的结构，其中所述绝缘体区由氮化硅构成。
CN201480023489.2A 2013-11-22 2014-10-14 用具有不同的沟道材料的nfet和pfet形成cmos的结构和方法 Active CN105144366B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/088,025 2013-11-22
US14/088,025 US9356046B2 (en) 2013-11-22 2013-11-22 Structure and method for forming CMOS with NFET and PFET having different channel materials
PCT/CN2014/088537 WO2015074468A1 (en) 2013-11-22 2014-10-14 Structure and method for forming cmos with nfet and pfet having different channel materials

Publications (2)

Publication Number Publication Date
CN105144366A true CN105144366A (zh) 2015-12-09
CN105144366B CN105144366B (zh) 2019-04-23

Family

ID=53178911

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480023489.2A Active CN105144366B (zh) 2013-11-22 2014-10-14 用具有不同的沟道材料的nfet和pfet形成cmos的结构和方法

Country Status (4)

Country Link
US (1) US9356046B2 (zh)
CN (1) CN105144366B (zh)
TW (1) TWI621159B (zh)
WO (1) WO2015074468A1 (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9093533B2 (en) * 2013-07-24 2015-07-28 International Business Machines Corporation FinFET structures having silicon germanium and silicon channels
US20150255353A1 (en) * 2014-03-05 2015-09-10 Globalfoundries Inc. Forming source/drain regions with single reticle and resulting device
US9887196B2 (en) 2014-04-07 2018-02-06 International Business Machines Corporation FinFET including tunable fin height and tunable fin width ratio
US9236269B2 (en) * 2014-04-23 2016-01-12 Globalfoundries Inc. Field effect transistor (FinFET) device with a planar block area to enable variable Fin pitch and width
US9583378B2 (en) * 2014-05-01 2017-02-28 International Business Machines Corporation Formation of germanium-containing channel region by thermal condensation utilizing an oxygen permeable material
US9299721B2 (en) * 2014-05-19 2016-03-29 Stmicroelectronics, Inc. Method for making semiconductor device with different fin sets
CN105470295B (zh) * 2014-09-09 2020-06-30 联华电子股份有限公司 鳍状结构及其制造方法
KR102445837B1 (ko) 2015-06-26 2022-09-22 인텔 코포레이션 고 이동도 반도체 소스/드레인 스페이서
US9972683B2 (en) 2015-10-27 2018-05-15 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9496260B1 (en) * 2015-12-09 2016-11-15 International Business Machines Corporation Tall strained high percentage silicon germanium fins for CMOS
US10163882B2 (en) 2015-12-16 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and layout thereof
EP3182461B1 (en) * 2015-12-16 2022-08-03 IMEC vzw Method for fabricating finfet technology with locally higher fin-to-fin pitch
US9472447B1 (en) * 2015-12-17 2016-10-18 International Business Machines Corporation Confined eptaxial growth for continued pitch scaling
US9786505B2 (en) * 2015-12-30 2017-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device using dummy fins for smooth profiling
US9768303B2 (en) * 2016-01-27 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for FinFET device
TWI678732B (zh) * 2016-03-22 2019-12-01 聯華電子股份有限公司 一種形成半導體鰭狀結構的方法
US9859302B1 (en) * 2016-06-29 2018-01-02 International Business Machines Corporation Fin-type field-effect transistor
US9711507B1 (en) * 2016-09-30 2017-07-18 International Business Machines Corporation Separate N and P fin etching for reduced CMOS device leakage
US10468310B2 (en) * 2016-10-26 2019-11-05 Globalfoundries Inc. Spacer integration scheme for FNET and PFET devices
US10134760B2 (en) 2017-01-10 2018-11-20 International Business Machines Corporation FinFETs with various fin height
US9997519B1 (en) 2017-05-03 2018-06-12 International Business Machines Corporation Dual channel structures with multiple threshold voltages
US10074575B1 (en) 2017-06-21 2018-09-11 International Business Machines Corporation Integrating and isolating nFET and pFET nanosheet transistors on a substrate
US10490453B2 (en) * 2018-04-12 2019-11-26 International Business Machines Corporation High threshold voltage FET with the same fin height as regular threshold voltage vertical FET
US20200098753A1 (en) * 2018-09-25 2020-03-26 Intel Corporation High performance semiconductor oxide material channel regions for nmos
US11011411B2 (en) * 2019-03-22 2021-05-18 International Business Machines Corporation Semiconductor wafer having integrated circuits with bottom local interconnects

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060110892A1 (en) * 2004-11-22 2006-05-25 Freescale Semiconductor, Inc. Semiconductor process for forming stress absorbent shallow trench isolation structures
CN1976059A (zh) * 2005-11-30 2007-06-06 国际商业机器公司 鳍片型场效应晶体管结构以及用于制造这种结构的方法
CN101183664A (zh) * 2006-11-14 2008-05-21 国际商业机器公司 半导体结构及制造多个鳍片场效应晶体管的方法
US20100244198A1 (en) * 2009-03-30 2010-09-30 International Business Machines Corporation Cmos sige channel pfet and si channel nfet devices with minimal sti recess
CN102044469A (zh) * 2009-10-14 2011-05-04 台湾积体电路制造股份有限公司 集成电路结构及其形成方法
US20120068267A1 (en) * 2010-09-21 2012-03-22 International Business Machines Corporation Strained devices, methods of manufacture and design structures
US20120313169A1 (en) * 2011-06-09 2012-12-13 Globalfoundries Inc. Fin-fet device and method and integrated circuits using such
US8476137B1 (en) * 2012-02-10 2013-07-02 Globalfoundries Inc. Methods of FinFET height control
CN103187418A (zh) * 2011-12-30 2013-07-03 台湾积体电路制造股份有限公司 一种CMOS FinFET器件及其形成方法
US20130285117A1 (en) * 2012-04-27 2013-10-31 International Business Machines Corporation CMOS WITH SiGe CHANNEL PFETs AND METHOD OF FABRICATION

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114082A (en) * 1996-09-16 2000-09-05 International Business Machines Corporation Frequency doubling hybrid photoresist having negative and positive tone components and method of preparing the same
US8294222B2 (en) 2008-12-23 2012-10-23 International Business Machines Corporation Band edge engineered Vt offset device
US8592325B2 (en) 2010-01-11 2013-11-26 International Business Machines Corporation Insulating layers on different semiconductor materials
US8643061B2 (en) 2010-10-20 2014-02-04 International Business Machines Corporation Structure of high-K metal gate semiconductor transistor
US20120276695A1 (en) * 2011-04-29 2012-11-01 International Business Machines Corporation Strained thin body CMOS with Si:C and SiGe stressor
CN103000686B (zh) * 2011-09-08 2016-02-24 中国科学院微电子研究所 半导体器件及其制造方法
US8610172B2 (en) 2011-12-15 2013-12-17 International Business Machines Corporation FETs with hybrid channel materials
US8481410B1 (en) 2012-01-31 2013-07-09 Globalfoundries Inc. Methods of epitaxial FinFET
US8975168B2 (en) * 2013-05-28 2015-03-10 Stmicroelectronics, Inc. Method for the formation of fin structures for FinFET devices

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060110892A1 (en) * 2004-11-22 2006-05-25 Freescale Semiconductor, Inc. Semiconductor process for forming stress absorbent shallow trench isolation structures
CN1976059A (zh) * 2005-11-30 2007-06-06 国际商业机器公司 鳍片型场效应晶体管结构以及用于制造这种结构的方法
CN101183664A (zh) * 2006-11-14 2008-05-21 国际商业机器公司 半导体结构及制造多个鳍片场效应晶体管的方法
US20100244198A1 (en) * 2009-03-30 2010-09-30 International Business Machines Corporation Cmos sige channel pfet and si channel nfet devices with minimal sti recess
CN102044469A (zh) * 2009-10-14 2011-05-04 台湾积体电路制造股份有限公司 集成电路结构及其形成方法
US20120068267A1 (en) * 2010-09-21 2012-03-22 International Business Machines Corporation Strained devices, methods of manufacture and design structures
US20120313169A1 (en) * 2011-06-09 2012-12-13 Globalfoundries Inc. Fin-fet device and method and integrated circuits using such
CN103187418A (zh) * 2011-12-30 2013-07-03 台湾积体电路制造股份有限公司 一种CMOS FinFET器件及其形成方法
US8476137B1 (en) * 2012-02-10 2013-07-02 Globalfoundries Inc. Methods of FinFET height control
US20130285117A1 (en) * 2012-04-27 2013-10-31 International Business Machines Corporation CMOS WITH SiGe CHANNEL PFETs AND METHOD OF FABRICATION

Also Published As

Publication number Publication date
US9356046B2 (en) 2016-05-31
CN105144366B (zh) 2019-04-23
US20150145048A1 (en) 2015-05-28
TW201521095A (zh) 2015-06-01
WO2015074468A1 (en) 2015-05-28
TWI621159B (zh) 2018-04-11

Similar Documents

Publication Publication Date Title
CN105144366A (zh) 用具有不同的沟道材料的nfet和pfet形成cmos的结构和方法
KR101738738B1 (ko) Mosfet 디바이스를 위한 구조 및 방법
US9443768B2 (en) Method of making a FinFET device
CN108231586B (zh) 半导体装置的制造方法
KR101822102B1 (ko) 일체형 fin-기반 전계 효과 트랜지스터(finfet) 및 그 제조 방법
CN103187418B (zh) 一种CMOS FinFET器件及其形成方法
CN104350597B (zh) 具有混合沟道材料的场效应晶体管
US10170475B2 (en) Silicon-on-nothing transistor semiconductor structure with channel epitaxial silicon region
CN106505103B (zh) 半导体装置及其制造方法
US20120135576A1 (en) Method of fabricating semiconductor device
US20140141582A1 (en) Cmos device and method of forming the same
US20150171084A1 (en) Semiconductor Devices and Methods of Manufacture Thereof
US9620507B2 (en) Silicon-on-nothing transistor semiconductor structure with channel epitaxial silicon-germanium region
US9859425B2 (en) Field-effect transistor with aggressively strained fins
US9941175B2 (en) Dielectric isolated SiGe fin on bulk substrate
KR102496961B1 (ko) 다양한 변형 상태를 가지는 트랜지스터 채널을 포함하는 반도체 구조를 제조하기 위한 방법, 및 관련 반도체 구조
CN104733321A (zh) 制造FinFET器件的方法
US9887100B2 (en) Methods of forming semiconductor devices and structures thereof
JP5153658B2 (ja) 集積回路およびその形成方法（標準的直交回路のためのハイブリッド配向構造）
US8664049B2 (en) Semiconductor element formed in a crystalline substrate material and comprising an embedded in situ doped semiconductor material
US20130302954A1 (en) Methods of forming fins for a finfet device without performing a cmp process
CN105720090B (zh) 改进的晶体管沟道
US20100327358A1 (en) Semiconductor element formed in a crystalline substrate material and comprising an embedded in situ n-doped semiconductor material

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20160705

Address after: The Cayman Islands (British) Grand Cayman

Applicant after: INTERNATIONAL BUSINESS MACHINES Corp.

Address before: American New York

Applicant before: Globalfoundries second U.S. Semiconductor Co.,Ltd.

Effective date of registration: 20160705

Address after: American New York

Applicant after: Globalfoundries second U.S. Semiconductor Co.,Ltd.

Address before: American New York

Applicant before: International Business Machines Corp.

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant