TW201521095A - 形成具不同通道材料之ｎ型與ｐ型互補式金氧半場效電晶體的結構與方法 - Google Patents

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Abstract

本發明具體實施例提供形成CMOS場效電晶體的改良結構與方法。在具體實施例中，鍺化矽(SiGe)形成於半導體結構之PFET側上，而矽配置於半導體結構之NFET側上。在PFET與NFET之間形成狹窄隔離區。NFET鰭片由矽構成，而PFET鰭片由鍺化矽構成。

Description

形成具不同通道材料之N型與P型互補式金氧半場效電晶體的結構與方法
本發明一般係關於半導體製造，尤其係關於形成CMOS場效電晶體結構。
半導體積體電路(Integrated circuit，IC)產業已經歷快速成長。在IC演進的過程中，功能密度(即每單位晶片面積的內連線元件數量)一般來說已增加而幾何尺寸(即使用製程可產生的最小組件(或線))已減小。這個縮小過程一般來說藉著提高生產效率及降低相關成本而提供效益。此種縮小也已增加了處理及製造IC之複雜度，為實現這些進展，在IC製造上需要類似的開發。
舉例來說，由於半導體產業追求更高的元件密度、更高的性能和更低的成本已發展進入奈米技術製程節點，因此來自製造及設計兩者的挑戰已使鰭片型場效電晶體FinFET)元件得以開發。舉例來說，FinFET元件可為互補式金氧半導體(CMOS)元件，其包含一P型金氧半導體(PMOS)FinFET元件和一N型金氧半導體(NMOS)FinFET元件。CMOS技術用於廣 泛多種之電路設計。因此所需為在CMOS finFET半導體結構之製造上有所改良。
在第一態樣中，本發明具體實施例提供一種形成半導體結構的方法，包含：形成一第一半導體層；形成一第二半導體層；在該半導體結構中形成一間隙，以形成該半導體結構之一NFET側和該半導體結構之一PFET側，其中該NFET側與該PFET側由該間隙隔開；從該半導體結構之該NFET側移除該第二半導體層；以及在該NFET側上的該第一半導體層中形成複數鰭片，並在該PFET側上的該第二半導體層中形成複數鰭片。
在第二態樣中，本發明具體實施例提供一種形成半導體結構的方法，包含：在配置於埋藏氧化(Buried oxide，BOX)層上的絕緣層覆矽(Silicon-on-insulator，SOI)層之PFET側上形成凹部(recess)，其中該BOX層配置於半導體基板上，且其中該凹部部分延伸至該SOI層中，由此在該SOI層之該PFET側上形成該SOI層之凹部部分和在該SOI層之NFET側上的非凹部部分；在該半導體結構中形成間隙，其中該NFET側與該PFET側由該間隙隔開；在該SOI層之該凹部部分上生長磊晶鍺化矽(Silicon germanium，SiGe)層；將在該PFET側上的該SOI層轉換為SiGe；以及在該NFET側上的該SOI層中形成複數鰭片，並在該PFET側上的SiGe層中形成複數鰭片。
在第三態樣中，本發明具體實施例提供一種半導體結構，包含：一半導體基板，其包含一第一半導體材料和一第二半導體材料；一第 一組鰭片，其由配置於該半導體結構之第一側上的該第一半導體材料構成；一第二組鰭片，其由配置於該半導體結構之第二側上的該第二半導體材料構成；一絕緣層區域，其配置於該半導體結構之該第一側與該半導體結構之該第二側之間，其中該絕緣層區域具有範圍從約10奈米至約50奈米的寬度。
100、101、200、400、401、500、600、700、800、1000、1100、1300、1400、1500、1600‧‧‧半導體結構
300、900、1700‧‧‧半導體結構；結構
102‧‧‧塊體基板
104‧‧‧絕緣層
106‧‧‧第一半導體層；層；絕緣層覆矽(SOI)層
108‧‧‧第二半導體層；層；鍺化矽(SiGe)層
110‧‧‧硬光罩層
202‧‧‧塊體基板
212‧‧‧光阻層；光阻
214‧‧‧微影光罩；光罩
224‧‧‧間隙
304‧‧‧埋藏氧化(BOX)層
320‧‧‧NFET側
322‧‧‧PFET側
324‧‧‧間隙
416‧‧‧絕緣材料
418‧‧‧共形氮化物
419‧‧‧孔洞
520‧‧‧NFET側
606B‧‧‧SOI層
608‧‧‧SiGe層
610A‧‧‧氮化物層
620‧‧‧NFET側
708‧‧‧SiGe區域
710A、710B‧‧‧氮化物區域
722‧‧‧PFET側
806‧‧‧SOI層
808‧‧‧SiGe區域
810‧‧‧氮化物區域
820‧‧‧NFET側
822‧‧‧PFET側
916‧‧‧絕緣層區域
920‧‧‧NFET側
922‧‧‧PFET側
926‧‧‧鰭片；NFET鰭片
928‧‧‧鰭片；PFET鰭片
1006、1008‧‧‧層
1030‧‧‧氧化物區域
1106‧‧‧SOI層
1108‧‧‧SiGe層
1120‧‧‧NFET側
1122‧‧‧PFET側
1200‧‧‧半導體結構；結構
1202‧‧‧塊體半導體基板
1204‧‧‧絕緣層
1206‧‧‧矽層；SOI層
1206B‧‧‧該SOI層之凹部部分
1210‧‧‧氮化物層
1220‧‧‧NFET側
1222‧‧‧PFET側
1306‧‧‧SOI層
1308‧‧‧SiGe層
1308F‧‧‧刻面部分
1310‧‧‧氮化物層
1320‧‧‧NFET側
1322‧‧‧PFET側
1404‧‧‧絕緣層
1406A‧‧‧SOI區域
1408‧‧‧SiGe層
1412‧‧‧光阻層
1414‧‧‧光罩
1424‧‧‧間隙
1508‧‧‧SiGe層
1522‧‧‧PFET側
1616‧‧‧絕緣材料
1720‧‧‧NFET側
1722‧‧‧PFET側
1726‧‧‧鰭片；NFET鰭片
1728‧‧‧鰭片；PFET鰭片
1800、1900‧‧‧流程圖
1850、1852、1854、1856、1858、1950、1952、1954、1956、1958‧‧‧製程步驟
H1、H2‧‧‧高度
L‧‧‧光
T‧‧‧厚度
W‧‧‧寬度
本發明之結構、操作和優勢在考量與所附圖式搭配時所取得的以下描述時，將會變得更加顯而易見。所附圖式所欲為例示性，而非限制性。
為了例示性清楚表示，在一些圖式中可能省略某些元件，或者未按比例例示。為了例示性清楚表示，剖面圖可為「片層(slices)」或「近視(near-sighted)」剖面圖之形式，省略在「真實」剖面圖中可見的某些背景線。
通常，類似元件可在各圖中以類似數字指稱，在這種情況下，通常最後兩個顯著位數可為相同，最顯著的位數為所附圖式之數字。再者，為了清楚表示，在某些附圖中可能省略一些參考號碼。
圖1A為在本發明具體實施例之起點處的半導體結構。
圖1B為在本發明替代性具體實施例之起點處的半導體結構。
圖2為在沉積及圖案化光阻層之後續製程步驟後的半導體結構。
圖3為在該半導體結構中形成間隙之後續製程步驟後的半導體結構。
圖4A為在移除該光阻層並以絕緣材料填充該間隙之後續製程步驟後的半導體結構。
圖4B為在根據替代性具體實施例移除該光阻層並以絕緣材料填充該間隙之後續製程步驟後的半導體結構。
圖5為在從該半導體結構之該NFET側移除該氮化物層和SiGe層之後續製程步驟後的半導體結構。
圖6為在該半導體結構之該NFET側上補足該氮化物層並平坦化該半導體結構之後續製程步驟後的半導體結構。
圖7為在將該PFET側上的該SOI層轉換為SiGe之後續製程步驟後的半導體結構。
圖8為在該PFET側上凹入(recessing)該SiGe區域之後續製程步驟後的半導體結構。
圖9為在形成鰭片之後續製程步驟後根據本發明具體實施例的半導體結構。
圖10為在根據替代性具體實施例將該PFET側上的該SOI層轉換為SiGe之後續製程步驟後的半導體結構。
圖11為在移除該氮化物和熱氧化物之後續製程步驟後的半導體結構。
圖12為在本發明替代性具體實施例之起點處的半導體結構。
圖13為在該半導體結構之該PFET側上的磊晶SiGe生長之後續製程步驟後的半導體結構。
圖14為在沉積及圖案化光阻層並在該半導體結構中形成間隙之後續製程步驟後的半導體結構。
圖15為在將該PFET側上的該SOI層轉換為SiGe之後續製程步驟後的半導體結構。
圖16為在將絕緣材料沉積至該間隙中之後續製程步驟後的半導體結構。
圖17為在形成鰭片之後續製程步驟後根據本發明替代性具體實施例的半導體結構。
圖18為表示本發明具體實施例之製程步驟的流程圖。
圖19為表示本發明替代性具體實施例之製程步驟的流程圖。
本發明具體實施例提供形成CMOS場效電晶體的改良結構與方法。在具體實施例中，鍺化矽(SiGe)形成於半導體結構之PFET側上，而矽配置於半導體結構之NFET側上。狹窄隔離區形成於PFET與NFET之間。在具體實施例中，NFET鰭片由矽構成而PFET鰭片由鍺化矽構成。
在所揭示內容中，當元件(如層、區域、基板或晶圓)指稱為「在」另一元件「上(on)」或「上方(over)」時，其可直接在另一元件上或亦可存在中間元件。相對而言，當元件指稱為「直接在」另一元件「上 (directly on)」或「上方(directly over)」另一元件時，則不存在中間元件。應亦可理解當元件指稱為「連接(connected)」或「耦合(coupled)」至另一元件時，其可直接連接或耦合至另一元件或可存在中間元件。相對而言，當元件指稱為「直接連接(directly connected)」或「直接耦合(directly coupled)」至另一元件時，則不存在中間元件。
圖1A為在本發明具體實施例之起點處的半導體結構100。塊體基板102形成半導體結構100之底座。塊體基板102可由幾種已知的半導體材料任一者製成，舉例來說諸如：矽、鍺、矽鍺合金、矽碳合金、矽鍺碳合金、砷化鎵、砷化銦、磷化銦、III-V族化合物半導體材料、II-VI族化合物半導體材料、有機半導體材料及其他化合物半導體材料。絕緣層104配置於塊體基板102上。在具體實施例中，絕緣層104可由氧化物(諸如氧化矽)構成，並可指稱為埋藏氧化(BOX)層。第一半導體層106配置於絕緣層104上。在具體實施例中，第一半導體層106由矽構成，形成所謂的絕緣層覆矽(SOI)結構。在所揭示內容中，層106可指稱為絕緣層覆矽(SOI)層。第二半導體層108配置於第一半導體層106上。在具體實施例中，第二半導體層108由鍺化矽(SiGe)構成。在所揭示內容中，層108可指稱為SiGe層。在一些具體實施例中，在層108中的鍺濃度範圍可從約30原子百分比至約50原子百分比，然而小於30%或大於50%的鍺濃度亦為可能。配置於SiGe層108上者為硬光罩層110。在一些具體實施例中，硬光罩層110可包含一氮化物，諸如氮化矽。在一些具體實施例中，第二半導體層108由鍺構成。在一些具體實施例中，第二半導體層108可由不同的半導體材料構成，只要其與第一半導體層106之材料不同即可。
圖1B為在本發明替代性具體實施例之起點處的半導體結構101。在本具體實施例中，使用「塊體(bulk)」結構，其中塊體基板102形成該第一半導體層，且第二半導體層108配置於該塊體基板上。
圖2為在沉積及圖案化光阻層212之後續製程步驟後的半導體結構200。如先前所述，類似元件可在各圖中以類似數字指稱，在這種情況下，通常最後兩個顯著位數可為相同。舉例來說，圖2之塊體基板202類似於圖1之塊體基板102。光阻層212利用微影光罩214圖案化，使得間隙224形成於該光阻中。間隙224具有寬度W。在具體實施例中，寬度W的範圍從約10奈米至約50奈米。當光L(由向下箭頭表示)入射至光阻212上時，會使鄰接於光罩214的區塊顯影。在具體實施例中，光阻層212包含一混合光阻，其具有鄰接於光罩邊緣形成狹窄顯影範圍之特性。該混合光阻包含正和負光阻之一組合，並在1996年9月19日所申請之美國專利號No.6,114,082中詳細說明，特此將其全部併入文中作為參考。
圖3為在該半導體結構中形成間隙324之後續製程步驟後的半導體結構300。在具體實施例中，間隙324由非均向性蝕刻製程形成，諸如活性離子蝕刻(Reactive ion etch，RIE)。如此在配置於該混合光阻層中之該間隙底下的該半導體結構中形成凹穴(cavity)，由此形成間隙324，其中該凹穴(間隙)延伸至BOX層304。間隙324具有寬度W。在具體實施例中，寬度W的範圍從約10奈米至約50奈米。蝕刻製程停止於絕緣層304上。間隙324因此將結構300分成兩側：NFET側320和PFET側322。一旦製造製程完成，具有第一通道材料的NFET(N型場效電晶體)會形成於NFET側320上，而具有第二通道材料的PFET(P型場效電晶體)會形成於PFET 側322上。
圖4A為在移除該光阻層(與圖3之312相較)並以絕緣材料416填充該間隙之後續製程步驟後的半導體結構400。在具體實施例中，絕緣材料416可由氧化物構成，諸如氧化矽，並可包括一可流動氧化物，或低壓化學氣相沉積(LPCVD)氧化物。
圖4B為類似於圖4A之400的半導體結構401，除了該間隙係以共形氮化物418填充之外，諸如氮化矽，其沉積於該間隙中，然後在頂端捏縮起來。在一些情況下，在共形氮化物418中可能存在孔洞419。
圖5為在從半導體結構500之NFET側520移除該氮化物層和SiGe層之後續製程步驟(承接圖4A)後的半導體結構500。該移除可經由工業標準微影和蝕刻技術達成。
圖6為在該半導體結構之NFET側620上補足氮化物層610A並平坦化半導體結構600之後續製程步驟後的半導體結構600。半導體結構600可在沉積氮化物層610A後進行平坦化。在具體實施例中，該平坦化可採用化學機械拋光CMP)製程執行。
圖7為在將該PFET側(圖6之606B)上的該SOI層轉換為SiGe、在PFET側722上產生更大的SiGe區域708(如與圖6之608相較)之後續製程步驟後的半導體結構700。在具體實施例中，該轉換製程包括熱混合，其中半導體結構700經退火以將SiGe從該層(圖6之608)擴散至在該PFET側(圖6之606B)上的該SOI層中。在具體實施例中，該退火可在範圍從約攝氏1000度至約攝氏1100度的製程溫度執行，持續時間範圍從約1分鐘至約70分鐘。在採用塊體半導體結構(參見圖1B之101)作為起點 的具體實施例中，可省略該退火(轉換)步驟。
圖8為在該PFET側上凹入該SiGe區域之後續製程步驟後的半導體結構800。首先，執行氮化物回蝕以在PFET側822上暴露SiGe區域808。氮化物區域810保持在NFET側820上，因為在該側上的起始厚度大於在PFET側822上(在圖7中比較氮化物區域710A與710B之厚度)。使用定時蝕刻，SiGe區域808之厚度可與SOI層806之厚度相同。
圖9為在形成鰭片之後續製程步驟後根據本發明具體實施例的半導體結構900。移除該剩餘的氮化物區域(圖8之810)，且絕緣層區域916可凹入至所需高度(level)。絕緣層區域916具有寬度W。在一些具體實施例中，寬度W的範圍從約10奈米至約50奈米。第一組鰭片形成於NFET側920上。該等NFET鰭片一般表示為926。第二組鰭片形成於PFET側922上。該等PFET鰭片一般表示為928。該等鰭片可藉由任何適合的技術形成，諸如側壁影像轉換(Sidewall image transfer，SIT)製程。在NFET側920上的鰭片926由矽構成，而在PFET側922上的鰭片928由鍺化矽(SiGe)形成。每個電晶體之通道皆包含於該等鰭片內。矽對NFET電晶體有較佳的載子移動率，而SiGe對PFET電晶體有較佳的載子移動率。因此，圖9之具體實施例為該CMOS對之每個電晶體皆提供改良性能，同時亦使具有不同通道材料的該等finFET能放置得更加接近，這可提升電路密度並縮減金屬化接線之長度，由此利用CMOS技術改良了積體電路之整體性能。
圖10為在根據替代性具體實施例將該PFET側上的該SOI層轉換為SiGe之後續製程步驟後的半導體結構1000。半導體結構1000承接圖6之半導體結構600。在這種情況下，去除該氮化物，暴露SiGe層608。 然後執行熱氧化製程，形成氧化物區域1030。該熱氧化製程在高溫下進行，使得來自SiGe層608的鍺擴散至SOI層606B中。圖10所示結果為層1008由SiGe構成。然而，該熱氧化製程實際上消耗層1008之部分，有效「降低(lowering)」層1008。藉著控制該熱氧化製程，可達成層1008之所需厚度。在一些具體實施例中，層1008之厚度可類似於層1006之厚度。在其他具體實施例中，層1008之厚度可不同於層1006之厚度。層1006和層1008之厚度分別決定NFET和PFET的鰭片高度。
圖11為在移除該氮化物和熱氧化物之後續製程步驟後的半導體結構1100。半導體結構1100在NFET側1120上包含SOI層1106，並在PFET側1122上包含SiGe層1108。從此點來看，會形成該等鰭片，產生類似於圖9之結構900的結構。
圖12為在本發明替代性具體實施例之起點處的半導體結構1200。半導體結構1200為絕緣層覆矽結構，其包含塊體半導體基板1202。絕緣層1204配置於塊體半導體基板1202上。矽層1206配置於絕緣層1204上。矽層1206可指稱為SOI層。氮化物層1210配置於SOI層1206上。凹部形成於結構1200之PFET側1222上，而氮化物層1210保留於該結構之NFET側1220上。結構1200之PFET側1222之該凹入可使用工業標準圖樣佈局和蝕刻技術執行。在PFET側1222上的該凹部部分延伸至該SOI層中，且由於該凹部所造成的結果，該SOI層之凹部部分(表示為1206B)保持在PFET側1222上，而SOI層1206之非凹部部分保持在NFET側1220上。在這些具體實施例中，最初沒有SiGe層沉積於整個結構上(如與圖1中的層108相較)。在一些具體實施例中，SOI層之凹部部分1206B具有範圍從約5 奈米至約15奈米的厚度T。
圖13為在該半導體結構之PFET側1322上的磊晶SiGe生長之後續製程步驟後的半導體結構1300，導致形成SiGe層1308。NFET側1320沒有任何SiGe層，因為氮化物層1310防止在NFET側1320上暴露SOI層1306。SiGe層1308一旦超過SOI層1306之高度即可能生長刻面。刻面部分1308F會在SiGe層1308之後續凹入過程中移除。
圖14為在沉積及圖案化光阻層1412並在該半導體結構中形成間隙1424之後續製程步驟後的半導體結構1400。在沉積光阻層1412之前，SiGe層1408可凹入，移除該刻面部分(參見圖13之1308F)。凹部之數量決定PFET電晶體的鰭片高度。在一些具體實施例中，該凹部使得SiGe層1408之頂端高度大致在如同SOI區域1406A之頂端的相同高度。在其他具體實施例中，該凹部使得SiGe層1408之頂端不在如同SOI區域1406A之頂端的相同高度，而是可高於或低於SOI區域1406A之頂端高度。在一些情況下，所需可能為PFET具有與NFET不同的鰭片高度。如此使元件特性能進行微調。
類似於上述所說明的製程，光阻層1412可為混合光阻，能在使用光罩1414進行微影製程時形成非常狹窄的間隙。間隙1424具有寬度W。在具體實施例中，寬度W的範圍從約10奈米至約50奈米。在具體實施例中，間隙1424可採用非均向性蝕刻製程形成，諸如活性離子蝕刻(RIE)製程。間隙1424終止於絕緣層1404。
圖15為在將該PFET側上的該SOI層(參見圖12之1206B)轉換為SiGe之後續製程步驟後的半導體結構1500，由此在PFET側1522 上形成SiGe層1508。在具體實施例中，該SOI層之該轉換可採用退火製程執行。在具體實施例中，該退火在範圍從約攝氏1000度至約攝氏1100度的製程溫度執行，持續時間範圍從約30秒至約20分鐘。由於所轉換的該SOI層部分相當薄(在一些情況下，範圍從約5奈米至約15奈米)，因此該持續時間可少於在圖7之具體實施例中所使用的持續時間。
圖16為在將絕緣材料1616沉積至該間隙中之後續製程步驟後的半導體結構1600。在替代性具體實施例中，共形氮化物層(諸如氮化矽層)可沉積於該間隙中，類似於圖4B中所示。
圖17為在形成鰭片之後續製程步驟後根據本發明替代性具體實施例的半導體結構。結構1700類似於圖9之結構900，除了在NFET側1720上的鰭片1726之高度H1不等於PFET側1722之鰭片1728之高度H2。在一些具體實施例中，H1的範圍從約70奈米至約150奈米，而H2大於H1值的範圍從約10奈米至約20奈米。在具體實施例中，介於該NFET與PFET之間的隔離寬度W的範圍可從約10奈米至約50奈米。因此，結構1700包含一NFET和一PFET之一CMOS對，其中該NFET之該等鰭片由第一材料構成，而該PFET之該等鰭片由第二材料構成，且該等元件在其之間具有狹窄隔離區域。藉著對該等鰭片(並因此對每個電晶體的通道)使用兩種不同的材料，可最佳化元件性能；藉著使用增強NFET中電子之載子移動率的材料，並使用增強PFET中電洞之載子移動率的不同材料。注意到在圖17之結構1700中，PFET鰭片1728高於NFET鰭片1726，而在其他具體實施例中，NFET鰭片1726可高於PFET鰭片1728。
圖18為表示本發明具體實施例之製程步驟的流程圖1800。 在製程步驟1850中，鍺化矽(SiGe)層形成於絕緣層覆矽(SOI)結構上(參見圖1之108)。在製程步驟1852中，間隙形成於該半導體結構中(參見圖3之324)。在製程步驟1854中，SiGe從該結構之該NFET側移除(參見圖5之500)。在製程步驟1856中，將在該PFET側上的該絕緣層覆矽部分轉換為SiGe(參見圖7之708)。在製程步驟1858中，形成NFET和PFET的鰭片(參見圖9之900)。
圖19為表示本發明替代性具體實施例之製程步驟的流程圖1900。在製程步驟1950中，絕緣層覆矽凹部形成於該結構之該PFET側上(參見圖12之1200)。在製程步驟1952中，磊晶鍺化矽(SiGe)區域形成於該結構之該PFET側上(參見圖13之1308)。在製程步驟1954中，間隙形成於該半導體結構中(參見圖14之1424)。在製程步驟1956中，將在該PFET側上的該絕緣層覆矽部分轉換為SiGe(參見圖15之1508)。在製程步驟1958中，形成NFET和PFET的鰭片(參見圖17之1700)。
雖然本發明已在特定較佳的一個或多個具體實施例方面進行顯示及說明，但熟習此項技術的其他人在閱讀及理解本說明書和所附圖式時，將會想到某些相等的變更例和修飾例。舉例來說，雖然已說明SOI具體實施例的各種細節，但其他具體實施例可利用無中間BOX層的塊體半導體結構。尤其有關由以上所說明組件(組件、元件、電路等)執行的各種功能，用於說明此種組件的用語(包括所提及的「手段(means)」)除非另外定義，否則所欲為對應於執行所說明組件之指定功能(亦即功能上相等)的任何組件，即使結構上不相等於在文中所例示的本發明之示例性具體實施例中執行該功能的該所揭示結構。此外，雖然本發明之特定特徵可能僅相對於幾 個具體實施例之一進行揭示，但此種特徵對任何給定或特定應用而言可能為所需並具有優勢，因此可與其他具體實施例之一個或多個特徵結合。
1700‧‧‧半導體結構
1720‧‧‧NFET側
1722‧‧‧PFET側
1726‧‧‧鰭片
1728‧‧‧鰭片

Claims (20)

  1. 一種形成半導體結構的方法，包含：形成一第一半導體層；形成一第二半導體層；在該半導體結構中形成一間隙，以形成該半導體結構之一NFET側和該半導體結構之一PFET側，其中該NFET側與該PFET側由該間隙隔開；從該半導體結構之該NFET側移除該第二半導體層；以及在該NFET側上的該第一半導體層中形成複數鰭片，並在該PFET側上的該第二半導體層中形成複數鰭片。
  2. 如申請專利範圍第1項之方法，其中在該半導體結構中形成一間隙包含：在該半導體結構上沉積一混合光阻層；圖案化該混合光阻層，以在該混合光阻層中形成一間隙；執行一蝕刻以在配置於該混合光阻層中之該間隙底下的該半導體結構中形成一凹穴(cavity)。
  3. 如申請專利範圍第1項之方法，更包含在該間隙中沉積一絕緣層。
  4. 如申請專利範圍第3項之方法，其中在該間隙中沉積一絕緣層包含沉積一可流動氧化物。
  5. 如申請專利範圍第1項之方法，其中形成一第一半導體層包含形成一 矽層。
  6. 如申請專利範圍第5項之方法，其中形成一第二半導體層包含形成一鍺化矽層。
  7. 如申請專利範圍第6項之方法，更包含使用一退火製程將在該半導體結構之該PFET側上的該矽層轉換為鍺化矽。
  8. 如申請專利範圍第6項之方法，更包含使用一熱氧化製程將在該半導體結構之該PFET側上的該矽層轉換為鍺化矽。
  9. 一種形成半導體結構的方法，包含：在配置於一埋藏氧化層(BOX)上的一絕緣層覆矽(SOI)層之一PFET側上形成一凹部，其中該BOX層配置於一半導體基板上，且其中該凹部部分延伸入該SOI層中，由此在該SOI層之該PFET側上形成該SOI層之一凹部部分和在該SOI層之一NFET側上的一非凹部部分；在該半導體結構中形成一間隙，其中該NFET側與該PFET側由該間隙隔開；在該SOI層之該凹部部分上生長一磊晶鍺化矽(SiGe)層；將在該PFET側上的該SOI層轉換為SiGe；以及在該NFET側上的該SOI層中形成複數鰭片，並在該PFET側上的該SiGe層中形成複數鰭片。
  10. 如申請專利範圍第9項之方法，其中在該半導體結構中形成一間隙包 含：在該半導體結構上沉積一混合光阻層；圖案化該光阻，以在該混合光阻層中形成一間隙；執行一蝕刻以在配置於該混合光阻層中之該間隙底下的該半導體結構中形成一凹穴，其中該凹穴延伸至該BOX層。
  11. 如申請專利範圍第10項之方法，更包含將該SiGe層凹入至與該SOI層之該NFET側平整的一高度。
  12. 如申請專利範圍第10項之方法，更包含將該SiGe層凹入至在該SOI層之該NFET側上方約10奈米至約20奈米的一高度。
  13. 如申請專利範圍第10項之方法，更包含在該間隙中沉積一絕緣層。
  14. 如申請專利範圍第13項之方法，其中在該間隙中沉積一絕緣層包含沉積一可流動氧化物。
  15. 一種半導體結構，包含：一半導體基板，包含一第一半導體材料和一第二半導體材料；一第一組鰭片，由配置於該半導體結構之一第一側上的該第一半導體材料構成；一第二組鰭片，由配置於該半導體結構之一第二側上的該第二半導體材料構成；一絕緣層區域，配置於該半導體結構之該第一側與該半導體結構之 該第二側之間，其中該絕緣層區域具有範圍從約10奈米至約50奈米的一寬度。
  16. 如申請專利範圍第15項之結構，其中該第一半導體材料包含矽，且其中該第二半導體材料包含鍺化矽(SiGe)。
  17. 如申請專利範圍第15項之結構，其中該第一組鰭片具有一第一高度而該第二組鰭片具有一第二高度，且其中該第一高度等於該第二高度。
  18. 如申請專利範圍第15項之結構，其中該第一組鰭片具有一第一高度而該第二組鰭片具有一第二高度，且其中該第一高度小於該第二高度。
  19. 如申請專利範圍第15項之結構，其中該絕緣層區域由氧化矽構成。
  20. 如申請專利範圍第15項之結構，其中該絕緣層區域由氮化矽構成。
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