TWI636525B - 半導體裝置及其布局方法 - Google Patents

半導體裝置及其布局方法 Download PDF

Info

Publication number
TWI636525B
TWI636525B TW105141258A TW105141258A TWI636525B TW I636525 B TWI636525 B TW I636525B TW 105141258 A TW105141258 A TW 105141258A TW 105141258 A TW105141258 A TW 105141258A TW I636525 B TWI636525 B TW I636525B
Authority
TW
Taiwan
Prior art keywords
region
recess
edge
semiconductor device
layout
Prior art date
Application number
TW105141258A
Other languages
English (en)
Other versions
TW201733018A (zh
Inventor
黃正儀
江庭瑋
傅士奇
鄭勝方
楊榮展
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201733018A publication Critical patent/TW201733018A/zh
Application granted granted Critical
Publication of TWI636525B publication Critical patent/TWI636525B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Physics & Mathematics (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一種半導體裝置，包含基板與多個鰭部。其中該些鰭部於基板的第一區域以及第二區域上形成，其中第一區域包含第一凹部，且第二區域是相對於第一區域設置。第一凹部布置在第一區域之一側，並面向第二區域。第一凹部於第二區域之一側上之投影區域是基本上平坦的。

Description

半導體裝置及其布局方法
本揭示內容是關於一種半導體裝置及其布局方法，特別是關於一種具複數個鰭部之半導體裝置及其布局方法。
半導體工業的目標之一是繼續縮小包含例如金屬氧化物半導體(MOS)電晶體的個別場效應電晶體(FET)的尺寸和增加其速度。為了達到這些目的，開發了鰭式場效電晶體(FinFET)或多閘極電晶體。
本揭示內容之一實施方式是關於一種半導體裝置，包含一基板以及複數個鰭部。該些鰭部於該基板的一第一區域以及一第二區域上形成，其中該第一區域包含一第一凹部，且該第二區域是相對於該第一區域設置。其中該第一凹部配置在該第一區域之一側，並面向該第二區域，且該第一凹部於該第二區域之一側上之一投影區域是基本上平坦的。
本揭示內容之另一實施方式是關於一種半導體 裝置，包含複數個第一鰭部以及複數個第二鰭部。該些第一鰭部於一基板之一第一區域上形成，其中該些第一鰭部中之至少兩者分別位於該第一區域之第一凹部之複數個側。該些第二鰭部於該基板之一第二區域形成，其中面向並對應於該第一凹部的該第二區域之該第一邊緣是基本平坦的。
本揭示內容之另一實施方式是關於一種布局方法，包含放置與一基板之一第一區域對應的一第一布局圖案；放置與該基板之一第二區域對應的一第二布局圖案，其中該第一布局圖案是相對該第二布局圖案放置；放置與在該第一區域以及該第二區域上之複數個鰭部對應的複數個第三布局圖案；以及放置與一虛擬閘極對應的一第四布局圖案於該第一布局圖案之一凹陷部分並且位於該第一布局圖案和該第二布局圖案之間，以產生一半導體裝置的一布局設計。其中該第一布局圖案之該凹陷部分在該第二布局圖案上之一投影區域基本上是平坦的，且該半導體裝置是基於該布局設計透過一機台所製造。
本揭示內容旨在提供本揭示內容的簡化摘要，以使閱讀者對本揭示內容具備基本的理解。此揭露內容並非本案的完整概述，且其用意並非在指出本揭示內容實施例的重要(或關鍵)元件或界定本揭示內容的範圍。
100‧‧‧半導體裝置
105‧‧‧基板
110‧‧‧井
120、130‧‧‧區域
120A、121A、121B‧‧‧邊緣
121‧‧‧凹部
1210‧‧‧投影區域
140、140A、140B‧‧‧鰭部
150、150A、150B‧‧‧閘極
200‧‧‧布局設計
210、220、230、240、250、260、260A、260B、260C‧‧‧布局圖案
221‧‧‧凹陷部分
300‧‧‧方法
S310、S320、S330、S340、S350、S360‧‧‧步驟
400、400A、400B‧‧‧半導體裝置
431、521、631、931‧‧‧凹部
431A、431B‧‧‧邊緣
500、600、700、800、900、900A‧‧‧半導體裝置
5210、6310、9310‧‧‧投影區域
D1、D2、D3‧‧‧預定距離
810、820、910、920‧‧‧部分
第1圖係根據本揭示內容一些實施例所繪示之半導體裝置之俯視布局示意圖；第2圖係根據本揭示內容一些實施例所繪示之與第1圖中的半導體裝置相對應的布局設計的示意圖；第3圖係根據本揭示內容一些實施例所繪示之用於排列第2圖中的布局設計的方法的流程圖；第4A圖係根據本揭示內容之一些實施例所繪示之半導體裝置的俯視布局示意圖；第4B圖係根據本揭示內容之一些實施例所繪示之半導體裝置的俯視布局示意圖；第4C圖係根據本揭示內容之一些實施例所繪示之半導體裝置的俯視布局示意圖；第5圖係根據本揭示內容之一些實施例所繪示之半導體裝置的俯視布局示意圖；第6圖係根據本揭示內容之一些實施例所繪示之半導體裝置的俯視布局示意圖；第7圖係根據本揭示內容之一些實施例所繪示之半導體裝置的俯視布局示意圖；第8圖係根據本揭示內容之一些實施例所繪示之半導體裝置的俯視布局示意圖；第9A圖係根據本揭示內容之一些實施例所繪示之半導體裝置的俯視布局示意圖；以及第9B圖係根據本揭示內容之一些實施例所繪示之半導體裝置的俯視布局示意圖。
以下揭示內容提供眾多不同的實施例或範例，用於實施本案提供的主要內容之不同特徵。下文描述一特定範例之組件及配置以簡化本揭示內容。當然，此範例僅為示意性，且並不擬定限制。舉例而言，以下描述「第一特徵形成在第二特徵之上方或之上」，於實施例中可包括第一特徵與第二特徵直接接觸，且亦可包括在第一特徵與第二特徵之間形成額外特徵使得第一特徵及第二特徵無直接接觸。此外，本揭示內容中可在各範例中重複使用元件符號及/或字母。此重複之目的在於簡化及釐清，且其自身並不規定所討論的各實施例及/或配置之間的關係。
此外，相對詞彙，如『下』或『底部』與『上』或『頂部』，用來描述文中在附圖中所示的一元件與另一元件之關係。相對詞彙是用來描述裝置在附圖中所描述之外的不同方位是可以被理解的。例如，如果一附圖中的裝置被翻轉，元件將會被描述原為位於其它元件之『下』側將被定向為位於其他元件之『上』側。例示性的詞彙『下』，根據附圖的特定方位可以包含『下』和『上』兩種方位。同樣地，如果一附圖中的裝置被翻轉，元件將會被描述原為位於其它元件之『下方』或『之下』將被定向為位於其他元件上之『上方』。例示性的詞彙『下方』或『之下』，可以包含『上方』和『上方』兩種方位。
在全篇說明書與申請專利範圍所使用之用詞 (terms)，除有特別註明外，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭示內容之用詞將於下或在此說明書的別處討論，以提供本領域技術人員在有關本揭示內容之描述上額外的引導。
關於本文中所使用之『第一』、『第二』、...等，並非特別指稱次序或順位的意思，亦非用以限定本揭示內容內容，其僅僅是為了區別以相同技術用語描述的元件或操作而已。如本文所用，詞彙『與/或』包含了列出的關聯項目中的一個或多個的任何組合。
第1圖係根據本揭示內容一些實施例所繪示之半導體裝置100之俯視布局示意圖。在一些實施例中，半導體裝置100被應用在鰭式場效應電晶體(finFET)中。
作為例示，半導體裝置100包含基板105以及井110。在一些實施例中，井110被排列在基板105上。在一些實施例中，井110是N型井，且基板105是P型半導體基板。在一些實施例中，在井110中被形成的電晶體(未繪示)是P型。在一些實施例中，在井110外被形成的電晶體(未繪示)是N型。
上述基板105的類型與井110的類型是作為例示目的而提供。各種類型的基板105與各種類型的井110均在本揭示內容的預期範圍內。
如第1圖所繪示，半導體裝置100也包含鰭部140。在一些實施例中，鰭部140被排列為互相平行且等間距分開。在一些實施例中，鰭部140在基板105的區域120與區域 130上被形成。在一些實施例中，鰭部140被排列以作為鰭式場效應電晶體的源極/汲極端操作。
在一些實施例中，鰭部140是由半導體材料實施。在進一步實施例中，半導體材料包含IV族元素或化合物、III-V族化合物或II-VI族化合物中之一者或多者。鰭部140的實施方式只是作為例示目的而提供。鰭部140的各種實施方式均在本揭示內容的預期範圍內。鰭部140的數目只是作為例示目的而提供，且鰭部140的各種數目均在本揭示內容的預期範圍內。
如第1圖所繪示，半導體裝置100更包含與鰭部140相交的閘極150。閘極150被布置於區域120與區域130之上。在一些實施例中，閘極150被排列為互相平行且等間距分開。在一些實施例中，閘極150被排列以作為鰭式場效應電晶體的閘極端操作。
以第1圖例示而言，以由上而下的順序，閘極150被形成而與鰭部140相交。在一些實施例中，鰭部140被形成為具有薄垂直結構並且被排列在基板105的區域120與區域130之上。在一些實施例中，閘極150被形成以環繞鰭部140的薄垂直結構。
在一些實施例中，閘極150是由多晶矽實施。因此在一些實施例中，在本揭示內容中所討論的術語「閘極」也被稱為「PO」。用於形成閘極150的各種導電材料均在本揭示內容的預期範圍內。舉例來說，在不同的實施例中，閘極150由金屬、金屬合金、金屬矽化物或類似物實現。
以第1圖例示而言，閘極150中的最左邊的閘極150也被標記為閘極150A，且閘極150中的最右邊的閘極150也被標記為閘極150B。在一些實施例中，閘極150A與150B被布置為覆蓋在區域120的相反邊緣以及區域130的相反邊緣上方。因此，在一些實施例中，閘極150A和150B也被稱為「PODE(poly on OD edge)」結構。在一些實施例中，PODE結構被排列以覆蓋與保護鰭部140的終端，以在製造過程中為鰭部140提供額外的可靠性。在一些實施例中，在本揭示內容中之術語「PODE結構」是由虛擬閘極(dummy gate)實現，其中虛擬閘極不作為任何電晶體的閘極。
在一些實施例中，基板105的區域120包含凹部121。凹部121被布置於區域120之一側，並面向區域130。被排列橫跨在凹部121上的鰭部140中的對應的鰭部140A被分成多個部分，其中鰭部140A的如第1圖所繪示之虛線部分被切斷。實際上，鰭部140A透過凹部121被分成分別被設置於凹部121兩側的兩個獨立的鰭部140。在一些實施例中，凹部121在區域130的一側的投影區域1210被配置為基本平坦。換句話說，在一些實施例中，面向區域120之凹部121的區域130之邊緣之至少一部分被配置為基本平坦。作為例示，如第l圖中所繪示，凹部121的投影區域1210落在區域130的大致平坦的表面上。透過這種排列，能夠防止鰭部140在製造過程中損壞。詳細說明將於下參照第2圖提供。
以下段落描述了與半導體裝置100相關的一些實施例，以說明其布局圖案的排列。然而，本揭示內容並不受限 於以下的實施例。能夠實現第1圖中的半導體裝置100的各種排列均在本揭示內容的預期範圍內。
在一些實施例中，第1圖所繪示之半導體裝置100之俯視示意圖能夠應用於鰭式場效應電晶體的布局設計中。舉例來說，第1圖能夠被用作為鰭式場效應電晶體的布局圖，使得一或多個半導體製造設備能夠根據布局圖在晶片上執行半導體製造。
請參照第2圖與第3圖。第2圖係根據本揭示內容一些實施例所繪示之與第1圖中的半導體裝置100相對應的布局設計200的示意圖。第3圖係根據本揭示內容一些實施例所繪示之用於排列第2圖中的布局設計200的方法300的流程圖。如第2圖所繪示，布局設計200包括布局圖案210、220、230、240、250以及260。
為了簡單起見，以下的描述提供根據布局設計200與方法300實現第1圖中的半導體裝置100的示範例。在一些實施例中，方法300包含步驟S310、S320、S330、S340、S350以及S360。
於步驟S310中，布局圖案210被放置。在步驟S320中，布局圖案220被排列於布局圖案210中。作為例示，布局圖案210對應於第1圖中的井110。布局圖案220對應於第1圖中的區域120。
在步驟S330中，布局圖案230被放置於布局圖案210外且相對於布局圖案220被布置，而布局圖案220之凹陷部分221被放置以面向布局圖案230之平坦的表面。作為例示， 布局圖案230對應於第1圖中基板105之區域130。在一些實施例中，布局圖案220以及230用作為允許布局設計者及/或設計系統辨別在第1圖中的鰭部140被設置於布局設計200中的哪個區域。如第1圖所繪示，基板105的區域130相對於區域120被排列，因此布局圖案230相對於布局圖案220被放置。除此之外，凹陷部分221對應於第1圖中之區域120的凹部121。以這樣的排列，凹部121在區域130之一側的投影區域可以被設置為在區域130之平坦表面內。
在步驟S340中，布局圖案250被放置在布局圖案220與布局圖案230之上，並且與布局圖案220與布局圖案230相交。作為例示，布局圖案250對應於第1圖之閘極150。布局圖案250被放置為互相平行以在裝置100形成期間定義第1圖中閘極150的位置。
在步驟S350中，布局圖案240被放置在布局圖案220與布局圖案230之上，並且與布局圖案250相交。作為例示，布局圖案240對應於第1圖中之鰭部140。布局圖案240被放置為互相平行並與布局圖案250相交，以在裝置100形成期間定義第1圖中閘極140的位置。在一些實施例中，布局圖案240被用作為允許布局設計者及/或設計系統辨別在第1圖中的鰭部140在裝置100中的哪裡被形成。
在步驟S360中，布局圖案260被放置在布局圖案220之凹陷部分221以及布局圖案220與230之邊緣。作為例示，在一些實施中，布局圖案260對應於PODE結構。布局圖案260之布局圖案260A被布置在布局圖案220的邊緣與布局 圖案230的邊緣，以定義第1圖中閘極150A的位置。布局圖案260中之布局圖案260B被布置在布局圖案220之另一邊緣與布局圖案230之另一邊緣，其與布局圖案260A相對，以定義第1圖中閘極150B的位置。
除此之外，布局圖案260之布局圖案260C被放置在凹陷部分221，因此，相對應的PODE結構(未繪示)被排列在如第1圖所繪示之凹陷121，以在第1圖之半導體裝置100的形成期間支撐及/或保護如第1圖A所繪示之被排列橫跨在凹部121之鰭部140A的虛線部分及/或閘極150。在一些實施例中，與布局圖案260C相對應之PODE結構(未繪示)在形成半導體裝置100的末了被移除。
在一些方法中，L形PODE結構在區域的凹部被形成以支撐鰭部。在L形PODE結構的移除過程期間，可能在L形PODE結構的凹凸部(jog)存在錯置，結果與凹凸部相鄰地排列之鰭部損壞，因此，製造鰭式場效應電晶體的產率降低。
與前述之方法相較，如上述在第1圖中，凹部121在區域130之一側上的投影區域被配置為基本平坦。因此，在一些實施例中，布局圖案260面向第2圖中布局圖案220的一側被配置為基本平坦。以這樣的排列，在製造過程中，PODE結構可以被形成L形以外之形狀。作為例示，在第2圖中，布局圖案260被配置為具有長方形形狀，因此，與上述方法相比較，可以防止被排列橫跨在凹部121上之鰭部140A在製造過程中被破壞。結果，製造鰭式場效應電晶體的產率提高。
在步驟S360被執行之後，第2圖中布局圖案200 被判定。如上所述，在一些實施例中，包含第1圖中裝置100的晶片可以根據布局圖案200透過一或多個半導體製造設備製造。
在一些實施例中，方法300在電子設計自動化(EDA)系統中攜帶的設計工具中被實現。因此，布局設計200能夠由包含在EDA系統中攜帶的自動布局布線(APR)工具的設計工具產生。在一些其他實施例中，布局設計200由布局設計者透過設計工具手動設計。
上述之方法300包含例示步驟，但是方法300的步驟並非一定按造所述之順序執行。根據本揭示內容中各種實施例的精神與範圍，能夠改變本揭示中所揭示的方法300的步驟的順序，或者也可適當地同時或部分同時執行步驟。
第4圖係根據本揭示內容之一些實施例所繪示之半導體裝置400的俯視布局示意圖。相對於第1圖之實施例，在第4A圖中之相似元件被指定有相同附圖標記以便於理解。
在第4A圖之一些實施例中，與第1圖中之半導體裝置相比較，第4A圖中的區域130更包含凹部431。凹部431被布置在區域130之一側且面向區域120之凹部121。被排列橫跨在凹部431上之相對應之鰭部140的鰭部140B被分開成多個部分，其中如第4A圖所繪示之鰭部140B的虛線部分被移除。在一些實施例中，凹部121在區域130之一側上的投影區域1210為基本平坦。作為例示，凹部121包含邊緣121A與邊緣121B。凹部431包含邊緣431A與邊緣431B。凹部121的邊緣121A與凹部431的邊緣431A基本對準，而凹部121的邊緣 121B與凹部431的邊緣431B基本對準。在一些實施例中，被設置在凹部431之邊緣431A與431B之間的區域130之邊緣被配置為面向區域120且對應於凹部121是基本平坦。以這樣的排列，凹部121之投影區域1210落在凹部431之邊緣431A與431B之間的基本平坦的表面上。因此，在製造過程中，例如根據第2圖中之布局圖案260C所配置以形成於凹部121與凹部431之間的PODE結構(未繪示)可以具有長方形形狀。如上所述，與採用L形PODE結構的方法相比較，製造半導體裝置400的產率因而提高。
第4B圖係根據本揭示內容之一些實施例所繪示之半導體裝置400A的俯視布局示意圖。相對於第4A圖之實施例，在第4B圖中之相似元件被指定有相同附圖標記以便於理解。
在第4B圖之一些實施例中，與第4A圖之半導體裝置400相比較，凹部121之邊緣121A為區域120之邊緣120A。換句話說，在第4B圖之實施例中，凹部121被排列在區域120之一部分的一側。如上所述，邊緣121A基本對準邊緣431A，而邊緣121B基本對準邊緣431B。因此，在製造過程中，例如根據第2圖中之布局圖案260C所配置以形成於凹部121與凹部431之間的PODE結構(未繪示)可以具有長方形形狀。以這樣的排列，凹部121之投影區域1210落在凹部431之邊緣431A與431B之間的基本平坦的表面上。結果與採用L形PODE結構的方法相比較，製造半導體裝置400的產率提高。
第4C圖係根據本揭示內容之一些實施例所繪示 之半導體裝置400B的俯視布局示意圖。相對於第4B圖之實施例，在第4C圖中之相似元件被指定有相同附圖標記以便於理解。
在第4C圖之一些實施例中，與第4A圖之半導體裝置400相比較，凹部431之邊緣431A為區域130之邊緣130A。換句話說，在第4C圖之實施例中，凹部431被排列在區域130之一部分的一側。如上所述，邊緣431A基本對準邊緣121A，而邊緣431B基本對準邊緣121B。因此，在製造過程中，例如根據第2圖中之布局圖案260C所配置以形成於凹部121與凹部431之間的PODE結構(未繪示)可以具有長方形形狀。以這樣的排列，凹部121之投影區域1210落在凹部431之邊緣431A與431B之間的基本平坦的表面上。結果與採用L形PODE結構的方法相比較，製造半導體裝置400B的產率提高。
第5圖係根據本揭示內容之一些實施例所繪示之半導體裝置500的俯視布局示意圖。相對於第4A圖之實施例，在第5圖中之相似元件被指定有相同附圖標記以便於理解。
在一些實施例中，與第1圖中半導體裝置100相比較，第5圖中之區域120更包含凹部521。凹部521被布置於區域120之一側，並面向區域121。在一些實施例中，被排列橫跨在凹部121與凹部521上的鰭部140A被分開成多個部分，其中鰭部140A的如第5圖所繪示之虛線部分被切斷。實際上，鰭部140A通過凹部521被分成分別被設置於凹部521兩側的兩個獨立的鰭部140。與凹部121相對應，凹部521在區域130的一側的投影區域5210被配置為基本平坦，以使製造半導體裝 置500的產率提高。
除此之外，在一些實施例中，在兩個相鄰閘極150之間存在預定距離D1。在一些實施例中，預定距離D1被來自半導體製造廠的技術檔案定義或限制。如第5圖所繪示，在凹部121以及凹部521之間存在預定距離D2。在一些實施例中，距離D2被配置為大於或等於距離D1的兩倍。以這樣的排列，在製造過程中，例如根據第2圖中之布局圖案260C所形成於區域120與區域130之間的PODE結構(未繪示)能夠防止被形成為L形。因此，如上所述，製造半導體裝置500的產率因而提高。
第6圖係根據本揭示內容之一些實施例所繪示之半導體裝置600的俯視布局示意圖。相對於第5圖之實施例，在第6圖中之相似元件被指定有相同附圖標記以便於理解。
在第6圖之一些實施例中，與第1圖中半導體裝置100相比較，區域130更包含凹部631。凹部631被布置於區域130之一側，並面向區域121。被排列橫跨在凹部631上的對應的鰭部140B被分開成多個部分，其中鰭部140B的如第6圖所繪示之虛線部分被移除。在一些實施例中，凹部631在區域120的一側的投影區域6310被配置為基本平坦。因此，相較於採用L形PODE結構的方法，製造半導體裝置600的產率提高。
除此之外，如上所述，在兩個相鄰閘極150之間存在預定距離D1。如第6圖所繪示，在凹部121以及凹部631之間存在預定距離D3。在一些實施例中，距離D3被配置為大於或等於距離D1的兩倍。以這樣的排列，在製造過程中，例 如根據第2圖中之布局圖案260C所形成於區域120與區域130之間的PODE結構(未繪示)能夠防止被形成為L形。因此，如上所述，製造半導體裝置600的產率因而提高。
兩凹部之間的距離之排列是提供作為例示。各種兩凹部之間的距離之排列，其排列可以在製造過程中防止形成L形PODE結構，均在本揭示內容的預期範圍內。
第7圖係根據本揭示內容之一些實施例所繪示之半導體裝置700的俯視布局示意圖。相對於第1圖之實施例，在第7圖中之相似元件被指定有相同附圖標記以便於理解。
在第7圖之一些實施例中，井110之邊緣110A與閘極150A之中心基本對準，而井110之邊緣110B與閘極150B之中心基本對準。以這樣的排列，與第1圖之半導體裝置100相比較，井110的區域減少，因而半導體裝置700的區域可以減少。在一些其他實施例中，井110之邊緣110A與110B中的其中一個與相對應的閘極150A與150B的其中一個基本對準。作為例示，由晶片等級的觀點，井110之邊緣110B與閘極150B之中心基本對準，而井110之邊緣110A設置在邊界單元(boundary cell)、角單元(corner cell)及/或行單元(row cell)(未繪示於第7圖)。在一些實施例中，邊界單元、角單元及/或行單元被排列以使井110圍繞區域120。井110之邊緣110A與110B的排列是提供作為例示。各種井110之邊緣110A與110B的排列均在本揭示內容的預期範圍內。
如上所述，上述實施例中之半導體裝置的俯視布局示意圖能夠應用於鰭式場效應電晶體的布局設計中。在更多 的實施例中，以上提供之半導體裝置的俯視布局示意圖能夠應用在用於形成上述一或多個半導體裝置的單元庫的設計中。舉例來說，在一些實施例中，多個第1圖中之半導體裝置100可以被形成並在垂直方向上互相對準。
第8圖係根據本揭示內容之一些實施例所繪示之半導體裝置800的俯視布局示意圖。相對於第1圖之實施例，在第8圖中之相似元件被指定有相同附圖標記以便於理解。
在一些實施例中，半導體裝置800是根據第2圖中之布局設計200透過一或多個半導體製造設備形成。如第8圖中所繪示，半導體裝置800包含部分810與部分820。部分810被布置為相鄰於部分820。舉例來說，對應部分810與部分820的多個布局圖案能夠透過自動放置與路徑(APR)工具根據儲存第2圖中布局設計200的單元庫(cell library)被放置。部分810與部分820中的每一者的排列與第1圖中半導體裝置100之排列相同。因此在此不再贅述。實際上，如第8圖所例示，多個第1圖中之半導體裝置100沿縱向方向依序排列。
第9A圖係根據本揭示內容之一些實施例所繪示之半導體裝置900的俯視布局示意圖。相對於第1圖之實施例，在第9A圖中之相似元件被指定有相同附圖標記以便於理解。
在第9A圖之一些實施例中，相較於第1圖之半導體裝置100，區域120與區域130之布局被上下顛倒。作為第9A圖之說明，區域130包含凹部931。區域130之凹部931被布置於區域130之一側，且面向區域120之基本平坦的表面。區域 120之凹部121被布置在凹部120的一側，並面向與氧化物層130相反的方向。因此，如上所述，凹部931在區域120上之投影區域9310為基本平坦。因此，相較於採用L形PODE結構的方法，製造半導體裝置900的產率提高。
第9B圖係根據本揭示內容之一些實施例所繪示之半導體裝置900A的俯視布局示意圖。相對於第1圖與第9B圖之實施例，與第1圖中之相似元件被指定有相同附圖標記以便於理解。
在一些實施例中，半導體裝置900A是透過一或多個半導體製造設備根據第一布局設計與第二布局設計形成。舉例來說，第一布局設計為的2圖中之布局設計200，而第二布局設計是對應於第9A圖之半導體裝置900的布局設計。
如第9B圖所繪示，半導體裝置900A包含部分910與部分920。部分910被布置為相鄰於部分920。部分910的排列與第9A圖中之半導體裝置900之排列相同。部分920的排列與第1圖中之半導體裝置100之排列相同。因此在此不再贅述。
舉例來說，對應於部分910之布局圖案是透過自動放置與路徑(APR)工具根據儲存對應於第9A圖中之半導體裝置900的第一單元庫被放置。對應於部分920之布局圖案能夠根據儲存第2圖中之布局設計200的第二單元庫透過自動放置與路徑(APR)工具被放置。實際上，在一些實施例中，多個第1圖中之半導體裝置100與第9A圖中之半導體裝置900被沿縱向方向依序排列。
除此之外，如第9B圖所繪示，部分910之井110 與部分920之井110耦接並接觸。在一些實施例中，包含部分910與部分920之井110的單一井被形成，並由部分910與部分920共享。
形成多個第1圖中之半導體裝置100的排列是作為例示提供。各種形成多個第1圖中之半導體裝置100的排列均在本揭示內容之預期範圍內。舉例來說，在一些實施例中，利用自動放置與路徑(APR)工具，多個第7圖中之半導體裝置700可以被形成並在水平方向互相對準。在一些其他實施例中，對應於第8圖中之半導體裝置800之布局設計是由布局設計師根據相對應之單元庫手動產生。在一些替代實施例中，對應於第9B圖中之半導體裝置900A之布局設計是由布局設計師根據相對應之單元庫手動產生。
在整個揭示內容中的術語「基本」是指具有任何微小變化或修改而不影響技術特徵之本質的實施例均可以包含在本揭示內容之範圍內。
在一些實施例中，本揭示內容揭示包含基板與多個鰭部之半導體裝置。該些鰭部在基板之第一區域與第二區域上形成。第一區域包含第一凹部。第二區域相對於第一區域被設置。第一凹部被布置在第一區域之一側，並面向第二區域。第一凹部在第二區域之一側上之投影區域為基本平坦。
本揭示內容亦揭示包含多個第一鰭部與多個第二鰭部之裝置。該些第一鰭部在基板之第一區域上被形成，且該些第一鰭部之至少兩者各自被設置在第一區域之第一凹部之多側。該些第二鰭部在基板之第二區域上被形成。面向並對 應於第一凹部之第二區域的第一邊緣為基本平坦。
本揭示內容亦揭示包含以下步驟之一種方法。放置與基板之第一區域對應的第一布局圖案。放置與基板之第二區域對應的第二布局圖案，其中第一布局圖案是相對第二布局圖案放置。放置與在第一區域以及第二區域上之多個鰭部對應的多個第三布局圖案。放置與虛擬閘極對應的第四布局圖案於第一布局圖案之凹陷部分並且位於第一布局圖案和第二布局圖案之間，以產生半導體裝置的布局設計，其中第一布局圖案之凹陷部分在第二布局圖案上之投影區域基本上是平坦的，且半導體裝置是基於布局設計透過機台所製造。
上文概述了若干實施例的特徵，以便本領域熟習此項技藝者可更好地理解本揭示案的態樣。本領域熟習此項技藝者應當瞭解到他們可容易地使用本揭示案作為基礎來設計或者修改其他製程及結構，以實行相同目的及/或實現相同優勢的。本領域熟習此項技藝者亦應當瞭解到，此類等效構造不脫離本揭示案的精神及範疇，以及在不脫離本揭示案的精神及範疇的情況下，其可對本文進行各種改變、取代及變更。

Claims (10)

  1. 一種半導體裝置，包含：一基板；以及複數個鰭部，於該基板的一第一區域以及一第二區域上形成，其中該第一區域包含一第一凹部，且該第二區域是相對於該第一區域設置；其中該第一凹部配置在該第一區域之一側，並面向該第二區域，且該第一凹部於該第二區域之一側上之一投影區域是基本上平坦的。
  2. 如請求項第1項所述之半導體裝置，其中該第二區域包含一第二凹部，該第二凹部位於該第二區域之該側，且該第一凹部之一第一邊緣與該第二凹部之一第一邊緣基本上對準，而該第一凹部之一第二邊緣與該第二凹部之一第二邊緣基本上對準；其中該第一凹部之該第一邊緣為該第一區域之一邊緣，或者該第二凹部之該第一邊緣為該第二區域之一邊緣。
  3. 如請求項第1項所述之半導體裝置，更包含：複數個閘極，該些閘極配置於該第一區域以及該第二區域上方，且排列成與該些鰭部相交；其中該第一區域更包含一第二凹部，該第二凹部配置於該第一區域之該側並面向該第二區域，且該第二凹部在該第二區域之該側上之一投影區域基本上是平坦的，或者該第二區域更包含一第二凹部，該第二凹部設置於該第二區域之該側面並面向該第一區域，且該第二凹部在該第一區域之該側面上之一投影區域基本上是平坦的，其中在該些閘極中兩個相鄰閘極之間存在一第一距離，且該第一凹部與該第二凹部之間的一第二距離等於或大於該第一距離的兩倍。
  4. 如請求項第3項所述之半導體裝置，更包含：一井，其中該第一區域被設置於該井內，且該井之一邊緣與該些閘極中一第一閘極之一中心基本上對準。
  5. 一半導體裝置，包含：複數個第一鰭部，該些第一鰭部於一基板之一第一區域上形成，其中該些第一鰭部中之至少兩者分別位於該第一區域之第一凹部之複數個側；以及複數個第二鰭部，該些第二鰭部於該基板之一第二區域形成，其中面向並對應於該第一凹部的該第二區域之一第一邊緣是基本平坦的。
  6. 如請求項5所述之半導體裝置，更包含：複數個閘極，該些閘極設置於該第一區域以及該第二區域上，且布置成與該些第一鰭部以及該些第二鰭部相交；其中該些第一鰭部之至少兩者分別位於該第一區域之一第二凹部之複數個側面，且面向並對應該第二凹部的該第二區域之該第一邊緣是基本平坦的，或者該些第二鰭部之至少兩者分別位於該第二區域之一第二凹部之複數個側面，且面向並對應該第二凹部的該第一區域之一邊緣是基本平坦的，其中在該些閘極之兩個相鄰閘極之間存在一第一距離，且該第一凹部以及該第二凹部之間的一第二距離等於或大於該第一距離的兩倍。
  7. 如請求項6所述之半導體裝置，更包含：一井，該井於該基板上形成，其中該第一鰭部於該井上形成；其中該井之一邊緣與該些閘極之一第一閘極之一中心基本上對準。
  8. 如請求項5所述之半導體裝置，其中該些第二鰭部之至少兩者分別位於該第二區域之第二凹部之複數個側面，且該第一凹部之一第一邊緣與該第二凹部之一第二邊緣基本對準，該第一凹部之一第二邊緣與該第二凹部之一第三邊緣基本對準，該第二區域之該第一邊緣位於第二凹部之該第二邊緣以及該第二凹部之該第三邊緣之間；其中該第一凹部之該第一邊緣是該第一區域之一邊緣，或者該第二凹部之該第二邊緣是該第二區域之一邊緣。
  9. 一種布局方法，包含：放置與一基板之一第一區域對應的一第一布局圖案；放置與該基板之一第二區域對應的一第二布局圖案，其中該第一布局圖案是相對該第二布局圖案放置；放置與在該第一區域以及該第二區域上之複數個鰭部對應的複數個第三布局圖案；以及放置與一虛擬閘極對應的一第四布局圖案於該第一布局圖案之一凹陷部分並且位於該第一布局圖案和該第二布局圖案之間，以產生一半導體裝置的一布局設計，其中該第一布局圖案之該凹陷部分在該第二布局圖案上之一投影區域基本上是平坦的，且該半導體裝置是基於該布局設計透過一機台所製造。
  10. 如請求項9所述之方法，其中該第一布局圖案之該凹陷部分被放置為面對該第二布局圖案之基本平坦的一表面，或者該第一布局圖案被配置為具有除了一L形以外的一形狀。
TW105141258A 2015-12-16 2016-12-13 半導體裝置及其布局方法 TWI636525B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562268416P 2015-12-16 2015-12-16
US62/268,416 2015-12-16
US15/172,020 2016-06-02
US15/172,020 US10163882B2 (en) 2015-12-16 2016-06-02 Semiconductor device and layout thereof

Publications (2)

Publication Number Publication Date
TW201733018A TW201733018A (zh) 2017-09-16
TWI636525B true TWI636525B (zh) 2018-09-21

Family

ID=59065188

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105141258A TWI636525B (zh) 2015-12-16 2016-12-13 半導體裝置及其布局方法

Country Status (3)

Country Link
US (4) US10163882B2 (zh)
CN (1) CN106935585B (zh)
TW (1) TWI636525B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11062074B2 (en) 2019-05-15 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Boundary cell

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102310077B1 (ko) * 2017-10-26 2021-10-08 삼성전자주식회사 레이아웃 형성 방법 및 반도체 소자의 제조 방법
US12113065B2 (en) * 2021-09-21 2024-10-08 Avago Technologies Internationa! Sales Pte. Limited Fin-based field effect transistor (finFET) device with enhanced on-resistance and breakdown voltage

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054705A (zh) * 2009-10-27 2011-05-11 台湾积体电路制造股份有限公司 形成集成电路结构的方法
US20120273747A1 (en) * 2011-04-28 2012-11-01 Saitoh Masumi Semiconductor device and method of manufacturing the same
TW201338166A (zh) * 2012-03-08 2013-09-16 Taiwan Semiconductor Mfg 半導體裝置及其製造方法
TW201436233A (zh) * 2013-03-08 2014-09-16 Taiwan Semiconductor Mfg 半導體裝置及其製造方法
TW201521095A (zh) * 2013-11-22 2015-06-01 Ibm 形成具不同通道材料之ｎ型與ｐ型互補式金氧半場效電晶體的結構與方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8759184B2 (en) 2012-01-09 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US9041115B2 (en) * 2012-05-03 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for FinFETs
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8766364B2 (en) * 2012-08-31 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field effect transistor layout for stress optimization
US9337318B2 (en) * 2012-10-26 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with dummy gate on non-recessed shallow trench isolation (STI)
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
WO2015033490A1 (ja) * 2013-09-04 2015-03-12 パナソニック株式会社 半導体装置
US9373719B2 (en) * 2013-09-16 2016-06-21 United Microelectronics Corp. Semiconductor device
US9245882B2 (en) * 2013-09-27 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with gradient germanium-containing channels
US9378320B2 (en) * 2014-06-23 2016-06-28 Synopsys, Inc. Array with intercell conductors including nanowires or 2D material strips
JP6449082B2 (ja) * 2014-08-18 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置
KR102150942B1 (ko) * 2014-12-01 2020-09-03 삼성전자주식회사 핀펫을 구비하는 반도체 장치
US20160163646A1 (en) * 2014-12-05 2016-06-09 Qualcomm Incorporated Strapped contact in a semiconductor device
KR102352154B1 (ko) * 2015-03-03 2022-01-17 삼성전자주식회사 집적회로 소자
CN106252391B (zh) * 2015-06-09 2021-02-19 联华电子股份有限公司 半导体结构及其制作方法
US9653466B2 (en) * 2015-08-04 2017-05-16 Qualcomm Incorporated FinFET device and method of making the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054705A (zh) * 2009-10-27 2011-05-11 台湾积体电路制造股份有限公司 形成集成电路结构的方法
US20120273747A1 (en) * 2011-04-28 2012-11-01 Saitoh Masumi Semiconductor device and method of manufacturing the same
TW201338166A (zh) * 2012-03-08 2013-09-16 Taiwan Semiconductor Mfg 半導體裝置及其製造方法
TW201436233A (zh) * 2013-03-08 2014-09-16 Taiwan Semiconductor Mfg 半導體裝置及其製造方法
TW201521095A (zh) * 2013-11-22 2015-06-01 Ibm 形成具不同通道材料之ｎ型與ｐ型互補式金氧半場效電晶體的結構與方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11062074B2 (en) 2019-05-15 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Boundary cell
TWI738336B (zh) * 2019-05-15 2021-09-01 台灣積體電路製造股份有限公司 邊界單元的布局方法及裝置以及積體電路
US11709986B2 (en) 2019-05-15 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Boundary cell

Also Published As

Publication number Publication date
US20190103393A1 (en) 2019-04-04
US20240395795A1 (en) 2024-11-28
US20170179105A1 (en) 2017-06-22
US10163882B2 (en) 2018-12-25
US20210082904A1 (en) 2021-03-18
US12125839B2 (en) 2024-10-22
TW201733018A (zh) 2017-09-16
US10854593B2 (en) 2020-12-01
CN106935585A (zh) 2017-07-07
CN106935585B (zh) 2020-01-10

Similar Documents

Publication Publication Date Title
US11170152B2 (en) Integrated circuit and layout method for standard cell structures
US20240395795A1 (en) Semiconductor device and layout thereof
US20180033701A1 (en) Methods, apparatus and system for a passthrough-based architecture
CN102648521B (zh) 半导体器件
US11943908B2 (en) Method, structures and devices for intra-connection structures
KR102049606B1 (ko) 비선형 전력 레일로의 ic 설계 및 방법
US11043426B2 (en) Dummy MOL removal for performance enhancement
US20170358585A1 (en) Method, apparatus and system for fabricating self-aligned contact using block-type hard mask
KR20180034673A (ko) 컨택트 저항 완화
TWI734180B (zh) 用於具有減少寄生電容之ｆｉｎｆｅｔ裝置的方法、設備及製造系統
CN107393916A (zh) 用于具有静电放电保护的mosfet的方法、装置及系统
KR101887275B1 (ko) 반도체 장치 및 그 레이아웃 설계
US20080012055A1 (en) Layout structure of non-volatile memory
US11296036B2 (en) Mark pattern in semiconductor device
TWI739278B (zh) 用於改善閘極、源極及/或汲極接觸之隔離結構之調整的方法、設備及系統