CN105140130A - 低温多晶硅薄膜晶体管及其制备方法 - Google Patents

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Abstract

一种低温多晶硅薄膜晶体管的制备方法,包括如下步骤:在基板上形成缓冲层;在缓冲层远离基板的表面形成非晶硅层;对非晶硅层进行刻蚀,形成第一刻蚀槽及第二刻蚀槽;在第一刻蚀槽及第二刻蚀槽内分别形成第一重掺杂层及第二重掺杂层;对非晶硅层、第一重掺杂层及第二重掺杂层进行激光照射,将第一重掺杂层与第二重掺杂层之间的非晶硅层转变为多晶硅层,以形成有源层沟道区,在第一重掺杂层与有源层沟道区之间形成第一轻掺杂漏极端,在第二重掺杂层与沟道有源层之间形成第二轻掺杂漏极端。上述低温多晶硅薄膜晶体管的制备方法,制得的多晶硅的晶粒较大、分布较均匀,且工艺流程较简单、生产效率较高。

Description

低温多晶硅薄膜晶体管及其制备方法
技术领域
本发明涉及晶体管制造技术领域,特别是涉及一种低温多晶硅薄膜晶体管及其制备方法。
背景技术
多晶硅(p-Si)薄膜具有远大于非晶硅(a-Si)、并与单晶硅可相比拟的高载流子迁移率,常代替非晶硅应用于薄膜晶体管(TFT)的有源层,因此在集成周边驱动的有源液晶显示(AMLCD)和有源有机发光二极管(AMOLED)中具有非常重要的应用。平板显示器的多晶硅薄膜的衬底是难以承受高温工艺的玻璃,在此条件限制下,低温多晶硅(LTPS)技术是业界必然的选择。
目前业界使用最为广泛的多晶硅薄膜晶化的方法叫准分子激光退火(ExcimerLaserAnneal),此方法制备的多晶硅晶粒大,晶粒间缺陷少,因此其TFT器件性能优越,例如具有高场效应迁移率,低亚阈值摇摆值,低阈值电压等。但在ELA中,一个重要的问题是存在获得较小晶粒的激光能量窗口。在这个能量窗口内,薄膜几乎全部熔化,由a-Si底部氧化物表面上残存的固体a-Si作为成核的媒介,出现非均匀成核的液相生长过程,表现为超级横向生长。如果激光能量太低,a-Si不能熔化或晶粒不能达到足够大,太高又造成微晶化或非晶化。现有技术中,非晶硅层直接形成于缓冲层上,在准分子激光退火的过程中,非晶硅层各个区域的受热情况趋于一致,在重结晶的起点与晶粒的生长方向是凌乱的,导致重结晶后的低温多晶硅晶粒尺寸偏小,晶粒间晶界偏多,影响多晶硅的电子迁移率,进而影响平板显示的反应速度。
目前在TFT制备过程中,无论是其源漏极重掺杂N+a-si区域还是轻掺杂漏极(LDD,LightlyDopedDrain)区域的元素掺杂,一般都是采用离子注入的工艺。但采用这种工艺需要通过多次涂胶、掩膜板(mask)曝光、显影和刻蚀等工艺流程,增加了工艺流程的复杂度,制造成本高且生产效率偏低。
发明内容
基于此,有必要提供一种低温多晶硅薄膜晶体管及其制备方法,该制备方法制得的低温多晶硅薄膜晶体管的多晶硅的晶粒较大、分布较均匀,且工艺流程较简单、生产效率较高。
一种低温多晶硅薄膜晶体管的制备方法,包括如下步骤:
在基板上形成缓冲层;
在所述缓冲层远离所述基板的表面形成非晶硅层;
对所述非晶硅层进行刻蚀,形成第一刻蚀槽及第二刻蚀槽;
在所述第一刻蚀槽及所述第二刻蚀槽内分别形成第一重掺杂层及第二重掺杂层;
对所述非晶硅层、所述第一重掺杂层及所述第二重掺杂层进行激光照射,将所述第一重掺杂层与所述第二重掺杂层之间的所述非晶硅层转变为多晶硅层,以形成有源层沟道区,在所述第一重掺杂层与所述有源层沟道区之间形成第一轻掺杂漏极端,在所述第二重掺杂层与所述有源层沟道区之间形成第二轻掺杂漏极端。
在其中一个实施例中,在所述第一刻蚀槽及所述第二刻蚀槽内分别形成第一重掺杂层及所述第二重掺杂层,具体包括如下步骤:
采用硅烷、磷化氢和氢气在所述非晶硅层、所述第一刻蚀槽和所述第二刻蚀槽上沉积形成含磷结构层;
对所述第一刻蚀槽和所述第二刻蚀槽之间的所述含磷结构层进行刻蚀,以在所述第一刻蚀槽和所述第二刻蚀槽内分别形成第一重掺杂层及第二重掺杂层。
在其中一个实施例中,所述第一重掺杂层及所述第二重掺杂层中磷掺杂的浓度通过磷化氢和硅烷的浓度比例进行调节。
在其中一个实施例中,所述第一刻蚀槽及所述第二刻蚀槽的深度小于所述非晶硅层的厚度。
在其中一个实施例中,所述非晶硅层的厚度为40nm~50nm。
在其中一个实施例中,所述第一轻掺杂漏极端通过所述第一重掺杂层的磷材料在激光照射时向所述非晶硅层扩散形成,所述第二轻掺杂漏极端通过所述第二重掺杂层的磷材料在激光照射时向所述非晶硅层扩散形成。
在其中一个实施例中,所述第一轻掺杂漏极端及所述第二轻掺杂漏极端的掺杂浓度,
通过磷化氢与硅烷的浓度比例进行调节;
或者,通过激光脉冲持续时间及脉冲重叠照射次数进行调节。
在其中一个实施例中,通过调节所述第一重掺杂层及所述第二重掺杂层的厚度,以使在激光照射过程中,位于所述第一掺杂层及所述第二重掺杂层底部的所述非晶硅层处于非完全熔融状态,所述第一重掺杂及所述第二重掺杂之间的所述非晶硅层处于完全熔融状态。
在其中一个实施例中,对所述非晶硅层、所述第一重掺杂层及所述第二重掺杂层进行激光照射前,还包括对所述非晶硅层进行去氢处理。
一种低温多晶硅薄膜晶体管,采用上述任一所述的制备方法制备得到。
上述薄膜晶体管的制作方法,通过对非晶硅层进行刻蚀,并在刻蚀槽内形成重掺杂层,通过调节重掺杂层的厚度及所述重掺杂层底部的非晶硅层的厚度,使激光照射过程中重掺杂层及位于重掺杂底部的非晶硅层处于非完全熔融状态,而有源层沟道区的非晶硅层处于熔融状态,使得硅薄膜在随后的冷却再晶化过程中,再结晶的固液面由两侧不断地向沟道区域推进,从而实现硅晶粒的控制超级横向晶化,使沟道区生成的多晶硅层的晶粒尺寸较大且分布均匀,进而提高有源层沟道区载流子迁移率及降低其漏电流,从而提高薄膜晶体管的质量。
此外,在激光照射时,第一重掺杂层、第二重掺杂层及沟道区的非晶硅绝大部分区域或全部区域都处于熔融状态,在此状态下,位于两侧的第一重掺杂层及第二重掺杂层中的磷在高温条件下迅速向中间的沟道区扩散,在第一重掺杂层与有源层沟道区之间形成第一轻掺杂漏极端,在第二重掺杂层与有源层沟道区之间形成第二轻掺杂漏极端,相对传统的离子注入掺杂工艺需要通过多次涂光胶、掩膜板(mask)曝光、显影和刻蚀等工艺流程,上述低温多晶硅薄膜晶体管中的第一轻掺杂漏极端及第二掺杂漏极端分别通过第一重掺杂层及第二重掺杂层向沟道区扩散得到,工艺流程简单、生产效率较高。
附图说明
图1为本发明一实施例中低温多晶硅薄膜晶体管的制备方法流程图;
图2A~图2G为本发明一实施例中低温多晶硅薄膜晶体管的制备过程中的各个阶段的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本发明内涵的情况下做类似改进,因此本发明不受下面公开的具体实施例的限制。
请参阅图1,其为本发明一实施例的低温多晶硅薄膜晶体管的制备方法,包括如下步骤:
S110、在基板上形成缓冲层。
具体的,在干净的基板上形成缓冲层,基板可为玻璃基板或柔性基板。在实际应用中,基板需要具有高的透明度、较低的反射率、较好的热稳定性和抗腐蚀性、较高的机械强度和较好的机械加工特性,此外,该基板还需要具有良好的电绝缘性。优选的,基板为不含碱离子的硼硅酸盐玻璃或无碱硅酸铝玻璃等。
形成的缓冲层可以提高待形成的非晶硅与基板之间的附着程度,有利于降低热传导效应,减缓被激光加热的硅的冷却速率,有利于多晶硅的结晶。同时,还可以防止基板中的金属离子扩散至有源层,降低杂质缺陷,并且可以减少漏电流的产生。
具体的,在玻璃基板上利用等离子体化学气相沉积法(PECVD)沉积一层一定厚度的缓冲层,例如,所述一定厚度为50~100nm。沉积材料可以为单层的氧化硅(SiOx)膜层或氮化硅(SiNx)膜层,或者为氧化硅(SiOx)和氮化硅(SiNx)的叠层。在本实施例中,缓冲层包括依次层叠在基板上的氮化硅层及氧化硅层,例如,氮化硅层设置于基板与氧化硅层之间,这样有利于后续的氢化过程,及得到良好的电学性能。具体的,所述氮化硅及氧化硅叠层的厚度为50~100nm。又如,氮化硅层与氧化硅层的厚度比例为1~1.5:0.8~1.6;例如,氮化硅层与氧化硅层的厚度比例为1:1。例如,氧化硅层的厚度为20~60nm。
其中,形成SiNx膜层的反应气体为SiH4、NH3、N2的混合气体,或者为SiH2Cl2、NH3、N2的混合气体;形成SiOx膜层的反应气体为SiH4、N2O的混合气体,或者为SiH4、硅酸乙酯(TEOS)的混合气体。
S120、在所述缓冲层远离所述基板的表面形成非晶硅层。
具体的,采用等离子体增强化学气相沉积(PECVD)工艺在缓冲层远离基板的表面上沉积非晶硅层。进一步的,沉积温度一般控制在500℃以下。
在本实施例中,非晶硅层的厚度为40nm~50nm。当然,也可根据具体的工艺需要选择合适的厚度。例如,非晶硅层的厚度为45nm~50nm,又如,非晶硅层的厚度为46nm、48nm或49nm。
S130、对所述非晶硅层进行刻蚀,形成第一刻蚀槽及第二刻蚀槽。
具体的,通过构图工艺,对非晶硅层进行部分刻蚀,以使非晶硅层上形成图形化的第一刻蚀槽及第二刻蚀槽。本实施例中,对非晶硅层的刻蚀可以采用现有技术的湿法刻蚀工艺或者干法刻蚀工艺实现,在此不再赘述。
进一步的,第一刻蚀槽与第二刻蚀槽的深度小于非晶硅层的厚度。又如,第一刻蚀槽及第二刻蚀槽底部的非晶硅层的厚度为1~10nm。又如,第一刻蚀槽及第二刻蚀槽底部的非晶硅层的厚度为2~8nm。又如,第一刻蚀槽及第二刻蚀槽底部的非晶硅层的厚度为4~5nm,以增加后续形成的第一重掺杂层及第二重掺杂层与非晶硅层的接触面积,从而提高低温多晶硅薄膜晶体管的电流稳定性。
又如,第一刻蚀槽与第二刻蚀槽的形状与大小相同。又如,第一刻蚀槽及第二刻蚀槽的横截面均为梯形结构,第一刻蚀槽及第二刻蚀槽的开口端的宽度大于底部的宽度。又如,第一刻蚀槽与第二刻蚀槽的横截面为矩形结构。
S140、在所述第一刻蚀槽及所述第二刻蚀槽内分别形成第一重掺杂层及第二重掺杂层。
具体的,其包括如下步骤:
S141、采用硅烷、磷化氢和氢气在所述非晶硅层、所述第一刻蚀槽和所述第二刻蚀槽上沉积形成含磷结构层;
在本实施例中,含磷结构层采用等离子增强型化学气相沉积法(PlasmaEnhancedChemicalVaporDeposition,PECVD)或化学气相沉积法(ChemicalVaporDeposition,CVD)沉积形成。其中,硅烷SiH4、磷化氢PH3、氢气H2为成膜气体,当然,还可以包括其他材料。此外,通过调节硅烷、磷化氢、氢气的质量分数可以根据工艺需要而调整。例如,根据第一重掺杂层、第二重掺杂层中所需的磷掺杂浓度调节磷化氢和硅烷的浓度比例。例如,PH3与H2的体积比为2:1;又如,SiH4与H2的体积比为1:1。
S142、对所述第一刻蚀槽和所述第二刻蚀槽之间的所述含磷结构层进行刻蚀,以在所述第一刻蚀槽和所述第二刻蚀槽内分别形成第一重掺杂层及第二重掺杂层。
本实施例中,对所述第一刻蚀槽和所述第二刻蚀槽之间的所述含磷结构层进行刻蚀可以采用现有技术的黄光照射、刻蚀等光刻构图工艺,在此不作限制,通过构图工艺,在第一刻蚀槽和第二刻蚀槽分别形成第一重掺杂层及第二重掺杂层。
需要说明的是,所述第一重掺杂层及第二重掺杂层的厚度需要根据具体情况进行调节,以使在激光照射时,位于所述第一掺杂层及第二掺杂层底部的非晶硅层处于非完全熔融状态,而位于所述第一掺杂层及第二掺杂层之间的非晶硅层处于完全熔融状态。
S150、对所述非晶硅层、所述第一重掺杂层及所述第二重掺杂层进行激光照射,将所述第一重掺杂层与所述第二重掺杂层之间的所述非晶硅层转变为多晶硅层,以形成有源层沟道区,在所述第一重掺杂层与所述有源层沟道区之间形成第一轻掺杂漏极端,在所述第二重掺杂层与所述有源层沟道区之间形成第二轻掺杂漏极端。
例如,激光照射可采用氯化氙(XeCl)、氟化氪(KrF)、氟化氩(ArF)等准分子激光器。在本实施例中,采用波长为308nm的XeCl激光器来进行准分子激光退火。激光光束经过光学系统后为线性光源。
优选地,在进行激光退火工艺之前,需要对非晶硅层进行去氢处理,使得氢含量降至1%以下,防止氢爆现象的产生。例如,采用热退火处理将氢从非晶硅中排除。
激光照射固态非晶硅层,硅吸收光能转化为热能,从固态转化为完全熔融状态,由于在激光照射过程中,能融化的非晶硅层的厚度有限,通过调节所述第一掺杂层及第二掺杂层的厚度及所述第一掺杂层及第二掺杂层底部的非晶硅层的厚度,使得激光照射时所述第一重掺杂及第二重掺杂层底部的非晶硅层处于非完全熔融状态,而有源层沟道区的非晶硅层处于完全熔融状态,非晶硅层中存在由第一重掺杂层、第二重掺杂层及位于第一重掺杂层及第二重掺杂层底部到沟道区温度逐渐增高的温度梯度;冷却再结晶时,以第一重掺杂层、第二重掺杂层及位于第一重掺杂层及第二重掺杂层底部的非晶硅中未熔融的固态微晶晶粒为晶核开始再结晶,在温度梯度力的作用下,硅薄膜晶化的固液面由两侧不断地向沟道区域推进,从而实现硅晶粒的超级横向晶化,使沟道区生成的多晶硅层的晶粒尺寸较大且分布均匀,进而提高有源层沟道区载流子迁移率及降低其漏电流,从而提高薄膜晶体管的质量。
需要说明的是,考虑到掺杂元素磷在不同浓度对第一重掺杂层及第二重掺杂层光吸收能力的影响,可以对第一重掺杂层及第二重掺杂层底部的非晶硅层厚度、第一重掺杂层、第二重掺杂层与非晶硅层厚度的差值进行调节,以使在激光照射时,有源层沟道区的非晶硅层处于完全熔融状态,第一重掺杂层、第二重掺杂层及第一重掺杂层及第二重掺杂层底部的非晶硅层处于非完全熔融状态,以有效地优化扩展激光晶化工艺的能量窗口。
此外,在激光照射时,第一重掺杂层、第二重掺杂层及沟道区的非晶硅绝大部分区域或全部区域都处于熔融状态,在此状态下,位于两侧的第一重掺杂层及第二重掺杂层中的磷在高温条件下迅速向中间的沟道区扩散,在第一重掺杂层与有源层沟道区之间形成第一轻掺杂漏极端,在第二重掺杂层与有源层沟道区之间形成第二轻掺杂漏极端。
下面将进一步解释上述扩散式掺杂方法可以用于代替传统的离子注入方法形成第一轻掺杂漏极端及第二轻掺杂漏极端的原理。
其中,第一重掺杂层、第二重掺杂层向熔融硅层的扩散可以视为固定浓度扩散,对于半导体,单位面积在时间t扩散到体内的杂质总量表示为:
Q ( t ) = ∫ 0 ∞ N ( x , t ) d x = ∫ 0 ∞ N s e r f c ( x 2 D t ) d x = 2 N s D t π
其中,Ns为扩散界面的杂质浓度,在本实施方式中,其下限为零,其上限用磷在硅中的固溶度表示,如,在1100°时,Ns=1.1×1021atoms/cm3。D为扩散系数,熔融硅中磷的扩散系数D=10-4cm2/s。t为激光照射硅的熔融时间,如,准分子激光器的脉冲时间为30ns,即30纳秒,那么硅在单个脉冲内熔融时间约为60ns,再设重叠照射次数(overshoot)为20次,得出t=60×20=1200ns,把上面各参数值代入上面式子,得Q=1.3×1016atoms/cm2。也就是说,可以得到磷的可以在0atoms/cm2到1.3×1016atoms/cm2之间调节。在本实施例中,N+Si区域,即第一重掺杂区域、第二重掺杂区域的磷掺杂浓度要求为5×1014atoms/cm2到5×1015atoms/cm2,通过调节激光脉冲次数、脉冲时间及第一重掺杂层、第二重掺杂层中磷掺杂浓度,可以使得到的LDD区域,即,第一轻掺杂漏极端、第二轻掺杂漏极端磷掺杂浓度为5×1012atoms/cm2到5×1013atoms/cm2,这就意味着,上述扩散式掺杂方法可以用于代替传统的离子注入方法形成第一低掺杂漏极端及第二低掺杂漏极端,其符合TFT的掺杂工艺要求,即符合低温多晶硅薄膜晶体管的掺杂工艺要求。相对传统的离子注入掺杂工艺需要通过多次涂光胶、掩膜板(mask)曝光、显影和刻蚀等工艺流程,上述低温多晶硅薄膜晶体管中的第一轻掺杂漏极端及第二掺杂漏极端分别通过第一重掺杂层及第二重掺杂层扩散得到,工艺流程简单、生产效率较高。
在本实施例中,所述激光脉冲持续时间为20~40nm,所述脉冲重叠照射次数为20~40次。第一重掺杂层、第二重掺杂层中掺杂的磷元素的相对分子质量为31。
S160、在所述有源层沟道区上方形成栅极,在所述第一重掺杂层上形成源极,在所述第二重掺杂层上形成漏极。
本实施例中,在所述沟道区形成栅极金属层的操作之前,还在所述沟道区上方形成栅极绝缘层。
具体的,包括步骤如下:
S161:在所述有源层沟道区、所述第一重掺杂层、所述第一低掺杂漏极端、所述第二重掺杂层和所述第二低掺杂漏极端上依次形成栅极绝缘层。
具体的,栅极绝缘层包括依次层叠的栅极氧化硅层及栅极氮化硅层。在本实施例中,栅极氧化硅层和栅极氮化硅层可以采用化学气相沉积法(ChemicalVaporDeposition,CVD)或等离子增强型化学气相沉积法(PlasmaEnhancedChemicalVaporDeposition,PECVD)。
S162:在所述栅极绝缘层上形成栅极。
本实施例中,在栅极绝缘层上形成栅极金属层的过程可以采用本领域技术人员熟知的形成栅极的步骤,如先在栅极氮化硅层形成金属膜,然后对金属膜进行光刻和湿法刻蚀等操作最终在栅极氮化硅层上形成栅极,在此不做限定。
S163:在所述栅极上形成层间绝缘层。
S164:在所述栅极绝缘层和所述层间绝缘层上刻蚀形成过孔。
S165:在所述过孔内形成源极和漏极,并使所述源极与所述第一重掺杂层连接,使所述漏极与所述第二重掺杂层连接。
本实施例中,在栅极绝缘层上形成栅极金属层的过程可以采用本领域技术人员熟知的形成栅极的步骤,例如,采用磁控溅射等常用的成膜方式在过孔内以及层间绝缘层上形成金属膜,然后对金属膜进行光刻及湿法刻蚀等操作形成源极和漏极。
另外,本发明还提供一种薄膜晶体管,包括上述方法制备的薄膜晶体管。
为了进一步理解低温多晶硅薄膜晶体管的制备方法,下面还提供一种低温多晶硅薄膜晶体管的制备方法的具体实施例,其包括如下步骤:
步骤101、在基板100上形成缓冲层200,缓冲层200包括氮化硅层210和氧化硅层220,其完成后的截面图请参阅图2A。本实施例提供的玻璃基板100为不含碱离子的硼硅酸盐玻璃或无碱硅酸铝玻璃。
步骤102、在缓冲层200远离基板100的表面形成非晶硅层300,其完成后的截面图请参阅图2B。
S103、对非晶硅层300进行刻蚀,形成第一刻蚀槽310及第二刻蚀槽320,其完成后的截面图请参阅图2C。
S104、采用硅烷、磷化氢和氢气在非晶硅层300、第一刻蚀槽310及第二刻蚀槽320上沉积含磷结构层400,其完成后的截面示意图请参阅图2D。
S105、对第一刻蚀槽310和第二刻蚀槽320之间的含磷结构层400进行刻蚀,以在第一刻蚀槽230和第二刻蚀槽240分别形成第一重掺杂层410及420,其完成后的截面示意图请参阅图2E。
S106、对非晶硅层300、第一重掺杂层410及第二重掺杂层420进行激光照射,将第一重掺杂层410与第二重掺杂层420之间的非晶硅层300转变为多晶硅,形成沟道有源层500,在第一重掺杂层410与有源层沟道区500之间形成第一轻掺杂漏极端510,在第二重掺杂层420与有源层沟道区500之间形成第二轻掺杂漏极端520,其完成后的截面示意图请参阅图2F。
其中,第一刻蚀槽310和第二刻蚀槽320底部的非晶硅层300的厚度为a,非晶硅层的厚度为b,第一重掺杂层410、第二重掺杂层420的厚度为d,a、b及d值可以根据具体情况进行调节。通过调节a值及d值,使得激光照射时,第一刻蚀槽310和第二刻蚀槽320底部的非晶硅层300处于非完全熔融状态,而沟道区的非晶硅层处于完全熔融状态。
S107、在有源层沟道区500上形成栅极绝缘层600,之后,在栅极绝缘层600上形成栅极700,之后,在栅极700上形成层间绝缘层800,然后,将栅极绝缘层600和层间绝缘层800进行刻蚀形成过孔,最后,在所述过孔形成源极金属层910和漏极金属层920,并使第一重掺杂层410与源极金属层910接触,第二重掺杂层420与漏极金属层920接触,其完成后的截面示意图请参阅图2G。
上述薄膜晶体管的制作方法,通过对非晶硅层进行刻蚀,并在刻蚀槽内形成重掺杂层,通过调节重掺杂层及重掺杂层底部的非晶硅层的厚度,使激光照射过程中重掺杂层及位于重掺杂底部的非晶硅层处于非完全熔融状态,而沟道区的非晶硅层处于熔融状态,使得硅薄膜在随后的冷却再晶化过程中,再结晶的固液面由两侧不断地向沟道区域推进,从而实现硅晶粒的控制超级横向晶化,使沟道区生成的多晶硅层的晶粒尺寸较大且分布均匀,进而提高有源层沟道区载流子迁移率及降低其漏电流,从而提高薄膜晶体管的质量。
此外,在激光照射时,第一重掺杂层、第二重掺杂层及有源层沟道区的非晶硅绝大部分区域或全部区域都处于熔融状态,在此状态下,位于两侧的第一重掺杂层及第二重掺杂层中的磷在高温条件下迅速向中间的沟道区扩散,在第一重掺杂层与有源层沟道区之间形成第一轻掺杂漏极端,在第二重掺杂层与有源层沟道区之间形成第二轻掺杂漏极端,相对传统的离子注入掺杂工艺需要通过多次涂光胶、掩膜板(mask)曝光、显影和刻蚀等工艺流程,上述低温多晶硅薄膜晶体管中的第一轻掺杂漏极端及第二掺杂漏极端分别通过第一重掺杂层及第二重掺杂层向沟道区扩散得到,工艺流程简单、生产效率较高。
以上所述实施例的各技术特征可以进行任意的组合,为使描述简洁,未对上述实施例中的各个技术特征所有可能的组合都进行描述,然而,只要这些技术特征的组合不存在矛盾,都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式,其描述较为具体和详细,但并不能因此而理解为对发明专利范围的限制。应当指出的是,对于本领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干变形和改进,这些都属于本发明的保护范围。因此,本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种低温多晶硅薄膜晶体管的制备方法,其特征在于,包括如下步骤:
在基板上形成缓冲层;
在所述缓冲层远离所述基板的表面形成非晶硅层;
对所述非晶硅层进行刻蚀,形成第一刻蚀槽及第二刻蚀槽;
在所述第一刻蚀槽及所述第二刻蚀槽内分别形成第一重掺杂层及第二重掺杂层;
对所述非晶硅层、所述第一重掺杂层及所述第二重掺杂层进行激光照射,将所述第一重掺杂层与所述第二重掺杂层之间的所述非晶硅层转变为多晶硅层,以形成有源层沟道区,在所述第一重掺杂层与所述有源层沟道区之间形成第一轻掺杂漏极端,在所述第二重掺杂层与所述有源层沟道区之间形成第二轻掺杂漏极端。
2.根据权利要求1所述的制备方法,其特征在于,在所述第一刻蚀槽及所述第二刻蚀槽内分别形成第一重掺杂层及所述第二重掺杂层,具体包括如下步骤:
采用硅烷、磷化氢和氢气在所述非晶硅层、所述第一刻蚀槽和所述第二刻蚀槽上沉积形成含磷结构层;
对所述第一刻蚀槽和所述第二刻蚀槽之间的所述含磷结构层进行刻蚀,以在所述第一刻蚀槽和所述第二刻蚀槽内分别形成第一重掺杂层及第二重掺杂层。
3.根据权利要求2所述的制备方法,其特征在于,所述第一重掺杂层及所述第二重掺杂层中磷掺杂的浓度通过磷化氢和硅烷的浓度比例进行调节。
4.根据权利要求1所述的制备方法,其特征在于,所述第一刻蚀槽及所述第二刻蚀槽的深度小于所述非晶硅层的厚度。
5.根据权利要求1所述的制备方法,其特征在于,所述非晶硅层的厚度为40nm~50nm。
6.根据权利要求1所述的制备方法,其特征在于,所述第一轻掺杂漏极端通过所述第一重掺杂层的磷材料在激光照射时向所述非晶硅层扩散形成,所述第二轻掺杂漏极端通过所述第二重掺杂层的磷材料在激光照射时向所述非晶硅层扩散形成。
7.根据权利要求1所述的制备方法,其特征在于,所述第一轻掺杂漏极端及所述第二轻掺杂漏极端的掺杂浓度,
通过磷化氢与硅烷的浓度比例进行调节;
或者,通过激光脉冲持续时间及脉冲重叠照射次数进行调节。
8.根据权利要求1所述的制备方法,其特征在于,通过调节所述第一重掺杂层及所述第二重掺杂层的厚度,以使在激光照射过程中,位于所述第一掺杂层及所述第二重掺杂层底部的所述非晶硅层处于非完全熔融状态,所述第一重掺杂及所述第二重掺杂之间的所述非晶硅层处于完全熔融状态。
9.根据权利要求1所述的制备方法,其特征在于,对所述非晶硅层、所述第一重掺杂层及所述第二重掺杂层进行激光照射前,还包括对所述非晶硅层进行去氢处理。
10.一种低温多晶硅薄膜晶体管,其特征在于,采用权利要求1至9中任一项所述的制备方法制备得到。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018018356A1 (en) * 2016-07-25 2018-02-01 Boe Technology Group Co., Ltd. Polycrystalline silicon thin film transistor and method of fabricating the same, and display apparatus
WO2018035902A1 (zh) * 2016-08-24 2018-03-01 武汉华星光电技术有限公司 低温多晶硅阵列基板的制备方法、阵列基板以及显示面板
CN109148366A (zh) * 2018-09-18 2019-01-04 武汉华星光电半导体显示技术有限公司 阵列基板及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030030108A1 (en) * 2001-05-30 2003-02-13 Matsushita Electric Industrial Co., Ltd. Thin film transistor and method for manufacturing the same
US20060110869A1 (en) * 1999-01-11 2006-05-25 Kenkichi Suzuki Semiconductor device including a TFT having large-grain polycrystalline active layer, LCD employing the same and method of fabricating them
CN101114595A (zh) * 2006-07-26 2008-01-30 财团法人工业技术研究院 多晶硅薄膜晶体管及其制造方法
CN104733323A (zh) * 2014-12-16 2015-06-24 深圳市华星光电技术有限公司 一种低温多晶硅薄膜晶体管的制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060110869A1 (en) * 1999-01-11 2006-05-25 Kenkichi Suzuki Semiconductor device including a TFT having large-grain polycrystalline active layer, LCD employing the same and method of fabricating them
US20030030108A1 (en) * 2001-05-30 2003-02-13 Matsushita Electric Industrial Co., Ltd. Thin film transistor and method for manufacturing the same
CN101114595A (zh) * 2006-07-26 2008-01-30 财团法人工业技术研究院 多晶硅薄膜晶体管及其制造方法
CN104733323A (zh) * 2014-12-16 2015-06-24 深圳市华星光电技术有限公司 一种低温多晶硅薄膜晶体管的制造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018018356A1 (en) * 2016-07-25 2018-02-01 Boe Technology Group Co., Ltd. Polycrystalline silicon thin film transistor and method of fabricating the same, and display apparatus
US10355107B2 (en) 2016-07-25 2019-07-16 Boe Technology Group Co., Ltd. Polycrystalline silicon thin film transistor and method of fabricating the same, and display apparatus
WO2018035902A1 (zh) * 2016-08-24 2018-03-01 武汉华星光电技术有限公司 低温多晶硅阵列基板的制备方法、阵列基板以及显示面板
US10020382B1 (en) 2016-08-24 2018-07-10 Wuhan China Star Optoelectronics Technology Co., Ltd Method of manufacturing low temperature poly-silicon array substrate, array substrate, and display panel
CN109148366A (zh) * 2018-09-18 2019-01-04 武汉华星光电半导体显示技术有限公司 阵列基板及其制作方法
WO2020056805A1 (zh) * 2018-09-18 2020-03-26 武汉华星光电半导体显示技术有限公司 阵列基板及其制作方法、显示面板

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