CN105097907A - 半导体器件和有隔离源区的反向导电绝缘栅双极晶体管 - Google Patents

半导体器件和有隔离源区的反向导电绝缘栅双极晶体管 Download PDF

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Abstract

本发明涉及半导体器件和有隔离源区的反向导电绝缘栅双极晶体管。一种半导体器件，包括半导体台面，其具有与源区形成第一pn结并且与漂移区形成第二pn结的至少一个本体区。在与至少一个本体区相对的漂移区的一侧处的基底层包括至少一个本体区的导电类型的第一区、以及漂移区的导电类型的第二区。电极结构在半导体台面的相对侧上。电极结构中的至少一个包括控制了流过至少一个本体区的电荷载流子的栅电极。在源区中的两个源区之间的分离区域中，(i)栅电极与半导体台面之间的电容耦合或者(ii)漂移区的多数电荷载流子的导电率低于分离区域的外侧。

Description

半导体器件和有隔离源区的反向导电绝缘栅双极晶体管
背景技术
在类似IGBT(绝缘栅双极晶体管)以及RC-IGBT(反向导电IGBT)的半导体开关器件中，移动的电荷载流子涌到低掺杂的漂移区并且形成了提供低导通状态电阻的电荷载流子等离子体体。为了达到高短路鲁棒性，源区仅被形成在单元区域的部分中以便于限制最大短路电流。另一方面，减小源区面积可以不利地影响漂移区中电荷载流子等离子体体。期望提供具有改进开关特性的半导体器件。
发明内容
根据实施例，一种半导体器件包括：半导体台面，其包括与源区形成了第一pn结以及与漂移区形成了第二pn结的至少一个本体区。在与至少一个本体区相对的漂移区的一侧处的基底层包括至少一个本体区的导电类型的第一区，以及漂移区的导电类型的第二区。电极结构被布置在半导体台面的相对侧上。电极结构中的至少一个包括配置用于控制流过至少一个本体区的电荷载流子的栅电极。分离区域分别被布置在源区中的两个源区之间。在分离区域中，(i)在栅电极与半导体台面之间的电容耦合低于分离区域的外侧，或者(ii)漂移区的多数电荷载流子的导电率低于分离区域的外侧。
根据另一实施例，一种RC-IGBT(反向导电绝缘栅双极晶体管)包括：半导体台面，其包括与源区形成了第一pn结以及与漂移区形成了第二pn结的至少一个本体区。电极结构被布置在半导体台面的相对侧上。至少一个电极结构包括配置用于控制流过至少一个本体区的电荷载流子的栅电极。分离区域分别在源区中的两个源区之间。在分离区域中，(i)在栅电极与半导体台面之间的电容耦合低于分离区域的外侧，或者(ii)漂移区的多数电荷载流子的导电率低于分离区域的外侧。
本领域技术人员在阅读了以下详细描述后和在查看了附图后将认识到附加的特征和优点。
附图说明
附图被包括以提供对于本发明的进一步理解，并且被并入在该说明书中并构成了其一部分。附图图示了本发明的实施例，并且与描述一起用于解释本发明的原理。通过参考以下详细描述将容易领会本发明的其他实施例和意图的优点，因为它们变得更好理解。
图1A是根据实施例的在相邻源区之间具有分离区域的半导体器件的一部分的示意性横向横截面视图。
图1B是沿着线B-B的图1A的半导体器件部分的示意性横截面视图。
图1C是沿着线C-C的图1A的半导体器件部分的示意性横截面视图。
图1D是沿着线D-D的图1A的半导体器件部分的示意性横截面视图。
图2A是根据包括了沿着相邻源区之间本体区具有非活动电极部分的分离区域的实施例的半导体器件的一部分的示意性横向横截面视图。
图2B是沿着线B-B的图2A的半导体器件部分的示意性横截面视图。
图2C是根据包括沿着相邻源区之间漂移区区段具有非活动电极部分的分离区域的实施例的半导体器件的一部分的示意性横向横截面视图。
图2D是沿着线B-B的图2C的半导体器件部分的示意性横截面视图。
图3A是根据包括具有增大的电介质宽度的电极部分的分离区域的实施例的半导体器件的一部分的示意性横向横截面视图。
图3B是沿着线B-B的图3A的半导体器件部分的示意性横截面视图。
图4是根据包括基于具有笔直和倾斜部分的半导体台面的倾斜部分的分离区域的实施例的RC-IGBT的一部分的示意性横向横截面视图。
图5A是根据与RC-IGBT相关的另外的实施例的在相邻源区之间具有电介质分离结构的半导体器件的一部分的示意性横向横截面视图。
图5B是沿着线B-B的图5A的半导体器件部分的示意性横截面视图。
图6是根据与包括半导体连接部分的分离结构相关的实施例的半导体器件的一部分的示意性横向横截面视图。
图7是根据与在分离区域中辅助台面中掺杂的横向变化相关的实施例的半导体器件的一部分的示意性横向横截面视图。
图8A是根据与靠近晶体管单元的掺杂的横向变化相关的另外的实施例的半导体器件的一部分的示意性横向横截面视图。
图8B是沿着线C-C的图8B的半导体器件部分的示意性横截面视图。
图8C是根据与使用PLAD(等离子体掺杂)的掺杂的横向变化相关的实施例的半导体器件的一部分的示意性横截面视图。
图9A是根据与RC-IGBT相关的另外的实施例的在相邻源区之间具有电介质分离结构的半导体器件的一部分的示意性横向横截面视图。
图9B是沿着线B-B的图9A的半导体器件部分的示意性横截面视图。
图9C是沿着线C-C的图9A的半导体器件部分的示意性横截面视图。
图9D是用于示意性图示了图9A至图9C的半导体器件的RC特性的图解。
图10是根据与RC-IGBT相关的另外的实施例的在相邻源区之间具有六个电介质分离结构的半导体器件的一部分的示意性横向横截面视图。
图11是根据涉及局部分离区域的实施例的半导体器件的示意性俯视图。
图12是用于图示根据另外的实施例的制造半导体器件的方法的示意性流程图。
图13A是根据在锥形部分的接触区域处提供了收缩部分的实施例的用于前驱物半导体台面的布局图的示意性平面图。
图13B是根据在锥形部分之间提供了一致长度的收缩部分的实施例的用于前驱物半导体台面的布局图的示意性平面图。
图13C是根据在不对称锥形部分的重叠区域中提供了收缩部分的实施例的用于前驱物半导体台面的布局图的示意性平面图。
图13D是根据在单侧锥形部分之间提供了收缩部分的实施例的用于前驱物半导体台面的布局图的示意性平面图。
图13E是根据在单侧锥形部分之间提供了收缩部分的实施例的用于前驱物半导体台面的另一布局图的示意性平面图。
图13F是根据提供了宽间隔台面分支作为收缩部分的实施例的用于前驱物半导体台面的布局图的示意性平面图。
图13G是根据提供了窄间隔台面分支作为收缩部分的实施例的用于前驱物半导体台面的布局图的示意性平面图。
图13H是根据提供了台面分支作为收缩部分的另外的实施例的用于前驱物半导体台面的布局图的示意性平面图。
具体实施方式
在以下详细描述中，参考附图，所述附图形成了该描述一部分并且其中通过例证的方式示出可以实践本发明的具体实施例。应该理解的是，可以利用其他实施例并且可以做出结构或逻辑上改变而不脱离本发明的范围。例如，对于一个实施例图示或描述的特征可以用于其他实施例上或者与其他实施例结合以产出又另外的实施例。意图的是，本发明包括这些修改和变型。使用具体语言描述了示例，其不应被解释为限定了所附权利要求的范围。附图并未按照比例，并且仅用于例证性目的。为了清楚起见，已经在不同附图中由对应的附图标记指明了相同元件，如果没有另外的指示的话。
术语“具有”、“包含”、“包括”、“含有”等是开放式的，并且术语指示了所陈述的结构、元件或特征的存在，但是并未排除附加的元件或特征。冠词“一”、“一个”和“该”意在包括复数以及单数，除非上下文清楚地另有指示。
术语“电连接”描述了在电连接的元件之间的永久低欧姆连接，例如在所关注元件之间的直接接触，或者经由金属和/或高掺杂半导体的低欧姆连接。术语“电耦合”包括适合于在电耦合的元件之间可提供信号传输的一个或多个(多个)插入元件，例如可控制以临时在第一状态下提供低欧姆连接以及在第二状态下提供高欧姆电解耦的元件。
附图通过紧接于掺杂类型“n”或“p”指示“-”或“+”而图示了相对掺杂浓度。例如，“n”意味着低于“n”-掺杂区域的掺杂浓度的掺杂浓度，而“n+”-掺杂区域具有比“n”-掺杂区域更高的掺杂浓度。相同相对掺杂浓度的掺杂区域并不必须具有相同的绝对掺杂浓度。例如，两个不同“n”-掺杂区域可以具有相同或不同的绝对掺杂浓度。
图1A至图1D图示了半导体器件500的一部分，包括分配至相同半导体台面160的在相邻隔离的源区110之间的分离结构400。
半导体器件500可以是半导体二极管，例如MCD(MOS受控二极管)，或RC-IGBT(反向导电绝缘栅双极晶体管)。半导体器件500的半导体本体100由单晶半导体材料提供，举例来说，例如硅(Si)、碳化硅(SiC)、锗(Ge)、硅锗晶体(SiGe)、氮化镓(GaN)或砷化镓(GaAs)。
半导体本体100具有第一表面101，其可以近似平坦，或可以由共平面表面区段跨越的平面而限定，以及具有平行于第一表面101的主要平坦的第二表面102。第一和第二表面101、102之间的最小距离取决于针对半导体器件500规定的电压阻塞能力。例如，第一与第二表面101、102之间的距离可以在从90μm至120μm的范围中以用于针对约1200V阻塞电压规定的半导体器件。关于具有高阻塞能力的半导体器件的其他实施例可以提供具有数个100μm厚度的半导体本体100。对于具有较低阻塞电压的半导体器件，厚度可以在从35μm至90μm的范围内。
在平行于第一表面101的平面中，半导体本体100可以具有带有在数毫米范围内边缘长度的矩形形状。第一表面101的法线限定了垂直方向，以及正交于垂直方向的方向是横向方向。
半导体本体100包括第一导电类型的漂移区120，与第一导电类型相反的第二导电类型的、在第一表面101与漂移区120之间的本体区115，以及在漂移区120与第二表面102之间的基底层130。
对于所示实施例，第一导电类型是n型以及第二导电类型是p型。以下概述的类似虑适用于第一导电类型为p型和第二导电类型为n型的实施例。
漂移区120中的杂质浓度可以至少在其垂直延伸的一部分中随着至第一表面101的距离增大而逐渐或逐步地增大或减小。根据其他实施例，漂移区120中的杂质浓度可以近似一致。对于基于硅的IGBT，漂移区120中的平均杂质浓度可以在5×1012(5E12)cm-3与1×1015(1E15)cm-3之间，例如在从1×1013(1E13)cm-3至1×1014(1E14)cm-3的范围内。在基于SiC的半导体器件的情形中，漂移区120中的平均杂质浓度可以在5×1014(5E14)cm-3与1×1017(1E17)cm-3之间，例如在从1×1015(1E15)cm-3至1×1016(1E16)cm-3的范围内。
基底层130可以包括本体区115的导电类型的第一区131，以及漂移区120的导电类型的第二区132。第一和第二区131、132中杂质浓度足够高以用于与直接邻接第二表面102的金属形成欧姆接触。对于基底层130的p型第一区131的平均杂质浓度可以至少为1×1016(1E16)cm-3，例如至少5×1017(5E17)cm-3。
第一导电类型的场停止层128可以将基底层130与漂移区120分离，其中场停止层128中的平均净杂质浓度可以以至少一个数量级低于基底层130中的杂质浓度，并且可以以至少一个数量级高于漂移区120中的杂质浓度。
基底层130的第一和第二区131、132可以分别从第二表面102延伸至场停止层128，或者缺失场停止层时延伸至漂移区120。第一区131可以由连接的第二区132而点状横向嵌入，或者反之亦然。根据其他实施例，第一和第二区131、132是平行于第一横向方向或者正交于第一横向方向而伸展的长条。
电极结构150、180从第一表面101延伸进入漂移区120中。在相邻电极结构150、180之间的半导体本体100的部分形成了半导体台面160。
电极结构150、180可以是沿着半导体台面160的延伸方向而延伸的长条。根据实施例，延伸方向可以排他性地平行于第一横向方向以使得半导体台面160和电极结构150、180是笔直的长条结构。根据另一实施例，延伸方向相对于第一横向方向变更以使得半导体台面160和电极结构150、180形成了错列的长条或锯齿形的长条。半导体台面160可以以例如400nm至20μm，例如800nm至2μm的一致节距(中心-至-中心距离)规则地被布置。
有源电极结构150可以包括栅电极155以及将栅电极155与半导体本体100分离的栅极电介质151。栅电极155可以是同质结构，或者可以具有包括一个或多个导电层的分层结构。根据实施例，栅电极155可以包括或者由重掺杂多晶硅组成。
栅极电介质151可以包括或者由半导体氧化物组成，例如热生长或沉积的氧化硅，半导体氮化物，例如沉积或热生长的氮化硅，或者半导体氮氧化物，例如氮氧化硅。
无源电极结构180可以包括场电极185以及将场电极185与半导体本体100分离的场电介质181。场电极185可以是同质结构，或者可以具有包括一个或多个导电层的分层结构。根据实施例，场电极185可以包括或者由重掺杂多晶硅层组成。场电极185和栅电极155可以具有相同配置，并且可以包括相同材料。
场电介质181可以包括或者由半导体氧化物组成，例如热生长或沉积的氧化硅，半导体氮化物，例如沉积或热生长的氮化硅，或者半导体氮氧化物，例如氮氧化硅。场和栅极电介质151、181可以具有相同配置和/或可以包括相同材料。
有源和无源电极结构150、180可以以规则方式交替。例如，一个单个无源电极结构180可以被布置在有源电极结构150的每一对之间。根据其他实施例，两个、三个或更多无源电极结构180可以被布置在有源电极结构150的每一对之间。有源和无源电极结构150、180的各自布置可以在半导体本体100的横向方向之上而改变。例如，在有源电极结构150的每一对之间的无源电极结构180的数目可以随着至半导体本体100的边缘终端区域的距离减小而连续或步进式增大或减小。另外的实施例可以排他性地包括有源电极结构150。
栅电极155可以电连接至半导体器件500的栅极端子G。场电极185可以电连接至半导体器件500的辅助端子，或者可以与半导体器件500的负载电极之一电连接。例如，场电极185可以电连接或耦合至IGBT发射极电极。
第一表面101与电极结构150、180的底部之间的距离可以范围从1μm至30μm，例如，从3μm至7μm。半导体台面160的横向宽度可以范围从0.05μm至10μm，例如，从0.1μm至1μm。
本体区115被形成在取向至第一表面101的半导体台面160的第一区段中，并且可以在每个半导体台面160的区段中直接邻接第一表面101。本体区115中平均净杂质浓度可以在从1×1016(1E16)cm-3至5×1018(5E18)cm-3的范围内，例如在1×1017(1E17)cm-3与5×1017(5E17)cm-3之间。每个本体区115与漂移区120形成了第二pn结pn2。
邻接至少一个有源电极结构150的第一半导体台面160进一步包括与本体区115形成了第一pn结pn1的源区110。无源电极结构180之间的第二半导体台面160可以缺乏任何源区110。
源区110可以被形成为从第一表面101延伸进入本体区115中的阱，并且限定了布置在沿着各自半导体台面160的纵轴线的第一距离d1处的晶体管单元TC。不具有源区110的阴影区域165分离了分配至相同半导体台面160的相邻晶体管单元TC，其中在阴影区域165中，半导体台面160的本体区115直接邻接第一表面101。晶体管单元TC和阴影区域165沿着各自半导体台面160的纵轴线交替。
在沿着第二横向方向布置的相邻源区110之间的第一距离d1可以在从1μm至200μm的范围内，例如在从3μm至100μm的范围内。
电介质结构220分离了第一负载电极310与第一表面101。举例来说，电介质结构220可以包括来自氧化硅、氮化硅、氮氧化硅、掺杂或未掺杂硅玻璃、例如BSG(硼硅酸盐玻璃)、PSG(磷硅酸盐玻璃)或BPSG(硼磷硅酸盐玻璃)的一个或多个电介质层。
第一负载电极310可以是IGBT发射极电极，或者可以电耦合或连接至可以作为半导体器件500的IGBT发射极端子的第一负载端子L1。
接触结构315延伸穿过电介质结构220，并且可以延伸进入半导体本体100中。接触结构315电连接了第一负载电极310与源区110和本体区115。多个空间分离的接触结构315可以直接邻接各自半导体台面160，其中接触结构315中的至少一些可以被分配至源区110。其他实施例可以提供长条状接触结构315，其沿着各自半导体台面160的整个纵向延伸而延伸并且直接邻接阴影区域165。
第二负载电极320直接邻接第二表面102和基底层130。第二负载电极320可以是或者可以电连接至第二负载端子L2，其可以是IGBT集电极端子。
第一和第二负载电极310、320的每一个可以由铝(Al)、铜(Cu)、或者铝或铜的合金、例如AlSi、AlCu或AlSiCu组成，或者包含这些作为(多个)主要成分。根据其他实施例，第一和第二负载电极310、320的至少一个可以包含镍(Ni)、钛(Ti)、钨(W)、钽(Ta)、银(Ag)、金(Au)、铂(Pt)和/或钯(Pd)作为(多个)主要成分。例如，第一和第二负载电极310、320的至少一个可以包括两个或更多子层，其中每个子层包含Ni、Ti、Ag、Au、Pt、W和Pd的一种或多种作为(多个)主要成分，例如，硅化物、氮化物和/或合金。
在沿着延伸方向布置的相邻源区110之间的分离区域400中，在半导体台面160与栅电极155之间的电容耦合低于分离区域400的外侧。替换地或者此外，漂移区120的多数电荷载流子，即对于n-沟道RC-IGBT的电子的横向导电率在分离区域400中低于分离区域400外侧。
在以下，通过参考具有n型源极和漂移区110、120以及p型本体区115的n-沟道RC-IGBT而描述分离区域400的效果。相同考虑类似地适用于p-沟道RC-IGBT。
在半导体器件500的导通状态下，施加至栅电极155的电压超过阈值电压，在阈值电压下n型反型层穿过本体区115形成。对于施加在第一和第二负载电极310、320之间的电压VCE超过了在漂移区120或场停止层128与基底层130的p型第一区131之间第三pn结pn3的内建电压，得到的在第一和第二负载电极310、320之间流动的电子正向偏置了第三pn结pn3，其中空穴被注入漂移区120中。在漂移区120中得到的高密度电荷载流子等离子体导致低的集电极-至-发射极饱和电压VCE，sat以及低的导通状态损耗。
在RC(反向导电)模式下，例如+15V的正栅极电压可以被施加至栅极端子G以使得在本体区115中沿着栅电极结构150形成了反型层，并且电子可以从第二负载电极320通过漂移区120和反型层流向第一负载电极310。随着反向电流增大，在第二pn结pn2处朝向晶体管单元TC的横向电压降增大，以使得本体区115开始将空穴注入漂移区120中，并且电荷载流子等离子体建立，其将漂移区120的导电率增大至在快反向电压VSB下开始负的集电极-至-发射极电压VCE随着集电极电流IC进一步增大而变得较不负的程度。
通过至少对于正栅极电压减小沿着第二pn结pn2的横向导电率，横向电压降更快增大，以使得各自本体区115开始在更低电流水平下注入。结果，RC-IGBT在正栅极电压VG下展现了大大减小的快反向电压。
可以通过提供突入半导体台面中的合适的低导电结构而永久地减小电子导电率。替换地或者此外，可以例如在提供15V正栅极电压的模式中，通过减小在半导体台面160与栅电极155之间的电容耦合来临时减小电子导电率。减小的电容耦合降低了在正栅极电压下，例如在15V栅极电压下在RC模式中电子的横向导电率。
例如，可以例如通过局部地省略栅电极155、或者通过局部地增大分离区域400内栅极电介质151的厚度而增大在栅电极155与半导体台面160之间的距离。根据其他实施例，具有比本体区115更低的电荷载流子的导电率的一个或多个分离结构取代了在阴影区域165中的半导体台面160的部分。以下附图中所示的实施例是基于图1A至图1D的半导体器件500，并且以下实施例的描述涉及并且包括图1A至图1D的描述。
在图2A和图2B的半导体器件500的分离区域400中，辅助结构450取代了在第一表面101与第二pn结pn2之间有源电极结构150的至少上部部分。辅助结构450可以包括可以具有与栅极电介质151的相同成分和配置的辅助电介质451，可以是电介质材料、本征半导体材料或导电材料的填充部分455，以及分离了填充部分455和栅电极155的电介质分离452。辅助电介质451和/或电介质分离452可以对于电介质填充部分455省略。导电填充部分455可以浮置，或者可以电连接至负载电极310、320中的一个，或者电连接至辅助端子。填充部分455可以包括比氧化硅具有更高导热率和/或热容量的导电材料，例如铜或导电相变材料，或者包括直接邻接了半导体台面160的电介质子层以及由捕获的环境空气所填充的孔洞，或者由这些组成。
辅助结构450可以具有比有源电极结构150更小的垂直延伸，以使得栅电极155包括在邻接半导体台面160的总长度之上沿着第二横向方向的连续部分。
在不具有栅电极155的情况下，在正栅极电压下并未在阴影区域165中形成反型层，以使得在阴影区域165中，减小了半导体台面160中电子的总导电率。
在图2C和2D的半导体器件500的分离区域400中，辅助结构450仅取代了在第二pn结pn2与有源电极结构150的埋设边缘之间的有源电极结构150的下部部分。关于辅助结构450的进一步细节，参照图2A和2B的实施例。
在不具有栅电极155的情况下，在正栅极电压下并未在阴影区域165中在漂移区120中形成累积层，以使得减小了在阴影区域165中电子的总导电率。
在图3A至图3B的半导体器件500中，辅助电介质411取代了在分离区域400中的栅极电介质151。辅助电介质411可以比栅极电介质151更厚，和/或可以由具有比栅极电介质151材料更低的静态介电常数的材料形成，以使得在漂移区120中没有形成累积层、或者与在分离区域400外侧相比形成了较弱的累积层，并且在本体区115中没有形成反型层、或者与分离区域400外侧相比形成了较弱的反型层。
图4的半导体器件500是RC-IGBT，具有半导体台面160以及电极结构150、180，包括平行于第一横向方向的笔直部分160a、150a、180a，以及沿与第一横向方向交叉的方向延伸并且连接了笔直部分160a、150a、180a的倾斜部分160b、150b、180b。倾斜部分160b、150b、180b可以形成分离区域400。
笔直部分160a、150a、180a的侧壁可以是[100]晶面，并且倾斜部分160b、150b、180b的侧壁可以是[110]晶面。在半导体台面160的倾斜部分160b的[110]晶面中的载流子迁移率和/或在[110]晶面上比在[100]晶面上更高的氧化物生长速率可以导致在分离区域400中更低的电子横向导电率。更高的氧化物生长速率可以形成如图3A中所述的辅助电介质，而没有进一步图案化工艺。对于选定的实施例，这可以进一步导致通过倾斜部分160b的穿通氧化而使半导体台面160封闭。
此外，在分离区域400中，沿着平行于笔直台面部分160a的第二横向方向而形成在横向突起中的接触结构315可以接触半导体台面160，其缺失有源晶体管单元TC。因此，倾斜的台面部分160b可以有效地将具有源区110的有源半导体台面160中的接触结构315与在第二横向方向上不具有源区110的无源半导体台面160中的接触结构315隔离。在RC-模式下，没有或者仅有微弱反型沟道将有源半导体台面160连接至源区110。
图5A至图5B涉及具有分离区域400的半导体器件500的实施例，分离结构400分别包括至少一个电介质分离结构421。电介质分离结构421可以排他地包括电介质材料，或者可以包括导电材料以及将导电材料与周围半导体材料分离的电介质材料，或者可以包括用例如捕获的空气的流体填充的孔洞。
分离结构421可以是一个单个电介质材料的同质结构，或者可以是包括不同材料的两个或更多子层的层状结构。例如，分离结构421由氧化硅形成。根据实施例，分离结构421包括具有比氧化硅更高热导率和/或热容量的电介质材料或者由这些组成，例如，金刚石或者电介质相变材料。根据另一实施例，分离结构421包括直接邻接了半导体台面160的电介质子层，以及具有比氧化硅更高导热率和/或热容量的导电材料，例如，铜或导电相变材料，或者直接邻接了半导体台面160的电介质子层以及由捕获的环境空气填充的孔洞。
根据实施例，每个分离区域400包括相对于在分配至相同半导体台面160的相邻源区110之间的半距离处垂直平面对称布置的一个单个分离结构421。分离结构421可以在两个关注的源区110之间的至少100nm的距离之上延伸。源区110与各自分离结构421之间的距离可以为至少1μm或至少10μm。
所示的半导体器件500涉及对每分离区域400具有至少两个分离结构421的实施例。至少两个分离结构421可以相对于在所关注源区110之间的半距离处的垂直平面而对称。辅助台面425分离了分离结构421。辅助台面425的导热率可以好于分离结构421的导热率，并且可以提高针对短路诱导的热破坏的鲁棒性。此外，辅助台面425可以保持机械应力低，这可以由对于分离结构421和半导体本体100的不同温度膨胀系数产生。
分离结构421可以直接地邻接相邻源区110。根据所示的实施例，设置分离结构421与源区110之间的距离以使得分离结构421的存在并未影响半导体器件500的阈值电压。此外，在专用设计最小距离以下，晶体管单元TC中和周围载流子密度的相对增大小于由分离结构421导致的电流密度的相对增大，以使得半导体台面421中电压降可以相反增大VCE，sat。根据所示的实施例，分离结构421与源区110之间的距离至少是半导体台面150的台面宽度的一半，例如至少是台面宽度。
分离结构421可以从第一表面101延伸至至少第二pn结pn2。根据所示实施例，分离结构421的垂直延伸大于电极结构150、180的垂直延伸。电场强度的最大值从栅极和场电介质151、181以及电极结构150、180的埋设边缘拉离。结果，栅极和场电介质151、181经受了较低的最大电场峰值。栅极和场电介质151、181的场诱导退化被减小，并且提高了半导体器件150的长期稳定性。
图6的半导体器件包括由半导体台面160的材料氧化产生的分离结构421，其中在氧化之前，前驱物半导体台面被提供具有足够宽的收缩部，以使得收缩部并未完全氧化，并且剩余的半导体连接部分422连接了在相对侧上邻接各自分离结构421的半导体台面160的部分。
半导体和辅助台面160、425可以分别随着至分离结构421的距离减小而成锥形。在硅半导体本体100中，锥形部分可以具有[110]晶面，以及笔直部分[100]晶面。在半导体和辅助台面160、425的锥形部分上的栅极电介质151的部分可以比在笔直部分上更厚。
图7涉及具有两个分离结构421以及辅助台面425中掺杂横向变化的实施例。分离结构421可以等距间隔。靠近晶体管单元TC的杂质浓度p2高于在阴影区域165中心中的杂质浓度p1，其中杂质浓度p1低于在晶体管单元TC的本体区115中的掺杂。杂质浓度p2可以高于、低于或等于在晶体管单元TC的本体区115中的掺杂。
图8A至图8C涉及通过半导体台面160中掺杂变化而减小漂移区120的多数电荷载流子的横向导电率的实施例。
在图8A和图8B中，靠近晶体管单元TC的半导体台面160的部分中掺杂横向变化减小了电子导电率。分离区域400包括本体区115的导电类型的掺杂区域429，其中掺杂区域429沿着各自半导体台面160的延伸方向直接邻接本体区115。掺杂区域429中杂质浓度p2高于本体区115中。掺杂区域429减小了横向沟道的导电率。掺杂区域429的穿透深度可以比本体区115的穿透深度更深以进一步增大横向电压降。
此外或者替换地，可以例如通过如图8C中所示PLAD而增大至少沿着有源电极结构150的p掺杂。当采用PLAD掺杂时，半导体本体100在处理阶段处暴露于包括掺杂剂离子的等离子体，其中半导体台面160的侧壁由薄电介质暴露或覆盖。电场朝向衬底加速离子，并且将离子注入半导体台面160的侧壁中。可以经由施加在半导体本体100与围绕了包括半导体本体的衬底的保护环之间的脉冲DC电压而调整掺杂剂的穿透深度和注入剂量。
图9A至图9C中半导体器件500是具有与图5A至图5B的电介质分离结构421类似的电介质分离结构421的RC-IGBT。图9D图示了电介质分离结构421对RC(反向导电)特性的影响。
基底层130包括本体区115中的导电类型的第一区131，以及漂移区120中的导电类型的第二区132。每个第一和第二区131、132从场停止区128或者在缺失场停止区128时从漂移区120延伸至第二表面102。第一和第二区131、132中杂质浓度足够高以分别与第二负载电极320形成欧姆接触。
接触结构315直接邻接源区110和辅助台面425两者。接触结构315可以是在电极结构150、180的整个长度之上延伸的连续长条，或者可以在电介质分离结构421的垂直突起中缺失。阴影区域165在RC模式期间有效地作为注入单元IC。
在图9D中，RC特性521x涉及在15V的栅极电压下不具有分离结构421的比较的RC-IGBT。在切换至RC模式中之后，从第二负载电极320流向第一负载电极310的电子在第二pn结pn2两端生成了电压降，其支配了集电极-至-发射极电压VCE并且其随着集电极电流IC增大而增大。在注入单元IC中在第二pn结pn2处的朝向晶体管单元TC的横向电压降足够高的情况下，本体区115开始将空穴注入漂移区120中。当增大的负集电极-至-发射极电压VCE到达负快反向电压VSB时，空子发射极效率突然增大，以使得由注入的空穴与通过第二区130b注入的电子组合形成的电荷载流子等离子体将漂移区120的导电率增大至以下程度：从快反向电压VSB开始，负集电极-至-发射极电压VCE随着进一步增大集电极电流IC而变得较不负。快反向电压的高绝对值导致不稳定性能，并且可以促进不期望的电流成丝。
通过减小沿着第二pn结pn2的横向导电率和/或通过几何地增大朝向晶体管单元TC的电子路径的长度，横向电压降更快增大以使得注入单元IC开始在更低电流水平下注入。结果，根据图9A至图9C的RC-IGBT如图9D中RC特性521所示在15V的栅极电压下展现了大大减小的快反向电压绝对值。
替换地或者除了提供分离结构421之外，可以通过抑制或者衰减如上图2A至3B所述由正栅极电压引起的注入单元IC中的电子累积层而减小电子的横向导电率。
改进对于正栅极电压的RC特性，例如对于RC-IGBT在该电压下从关断状态IGBT模式切换至导通状态IGBT模式的阈值电压之上的栅极电压，促进了RC-IGBT与低成本IGBT栅极驱动器的组合使用。一些低成本IGBT栅极驱动器根本不必须在RC模式下施加0V或-15V栅极电压。依赖于用于探测RC模式的Ic测量的其他IGBT栅极驱动器可以施加在阈值电压之上的栅极电压，例如15V，只要探测到的Ic在特定阈值电流以下，以便即便对于低集电极电流Ic也确保安全的导通状态IGBT模式操作。
在图10中，半导体器件500是具有分离区域400的RC-IGBT，包括多于两个的分离结构421以及多于一个的辅助台面425a、425b、425c。
分离结构421可以相对于在各自注入单元IC中心中的垂直平面而对称，并且可以如以下针对图13A至图13H详细描述的通过对前驱物半导体台面的穿通氧化收缩部分而形成。在辅助台面425a、425b、425c中的净杂质浓度可以相等，或者可以相互不同。分离区域400可以包括奇数的分离结构421，以及偶数的辅助台面425a、425b、425c。根据所示实施例，分离结构400包括偶数的分离结构421，以及奇数的辅助台面425a、425b、425c。
随着反向集电极电流Ic增大，首先分配至中心辅助台面425a的注入单元IC的部分点火并且开始将空穴注入漂移区120中，其中邻接的分离结构421限制了辅助台面425的最大空穴注入。与中心辅助台面425a相邻的辅助台面425b在更高的集电极电流阈值下开始点火。如此方式，从中心辅助台面425a开始，辅助台面425a、425b、425c顺序地开始空穴注入，其中已经点火的辅助台面425a和中间分离结构421的尺寸限定了各自点火集电极电流。
多个分离结构421允许调整空穴发射极效率关于集电极电流Ic的相关性，并且结果允许改进其他装置特性，例如涌浪电流能力或关断行为。
图11示出了用于图示在由边缘区域690围绕的单元区域610中具有长条状半导体台面160和长条状电极结构150的半导体器件500中的分离区域400的布置的示意性平面图，边缘区域690沿着半导体器件500的横向表面103延伸。
仅在晶体管单元TC之间半导体台面150的阴影区域165的子集中形成分离区域400。分离区域400可以均匀地分布在单元区域610之上，或者可以累积在单元区域610的选定部分中。具有分离区域400的阴影区域与不具有分离区域400的总阴影区域的比率可以在从3％至60％的范围内，例如8％至20％。比较低数目的分离区域400可以足以大大减小通常发生在低集电极电流Ic下的快反向效应。
图12涉及制造半导体器件的方法，例如，半导体二极管或IGBT，例如RC-IGBT或包括IGBT功能的半导体器件。
在半导体衬底中，电极沟槽被形成在第一横向方向上分离了电极沟槽的半导体台面之间(902)。半导体台面包括第一导电类型的漂移层的部分，以及在半导体衬底的第一表面与漂移层之间的第二、互补导电类型的本体层。在半导体台面中，形成了第一导电类型的隔离源区(904)。源区从第一表面延伸进入本体层中。分离结构被形成在半导体台面中(906)。分离结构被形成在沿着正交于第一横向方向的第二横向方向而布置的相邻源区之间。
形成分离结构可以包括在半导体台面中形成分离沟槽，并且采用电介质材料至少部分地填充分离沟槽以在分离沟槽中形成分离结构。例如，对分离结构加衬里的电介质层可以通过沉积工艺、通过对半导体台面的半导体材料的热氧化、或者通过两者组合而形成。接着，可以沉积例如另外的电介质材料、本征半导体材料和/或导电材料的填充材料以填充已加衬里的分离沟槽。填充材料可以是具有高热容量和/或热导率的材料。根据其他实施例，仅闭塞了已加衬里的电极沟槽，并采用捕获的环境空气保持填充。
可以在电极沟槽之前、同时或之后形成分离沟槽。分离沟槽可以具有比本体层更大的垂直延伸。根据实施例，分离沟槽可以与电极沟槽一样深，或者可以更深。源区可以在分离结构形成之前或之后而形成。
根据另一实施例，形成分离结构可以包括在电极沟槽的形成期间，半导体台面被形成为具有收缩部分以使得分离结构可以自在完全穿通氧化的收缩部分中对半导体台面材料的氧化而出现。如此方式，分离结构的形成可以与栅极电介质和/或场电介质的形成组合。对于分离结构的形成无需附加工艺，以使得可以通过轻微修改用于电极沟槽图案化的光刻掩模而实现分离结构。
图13A至图13H示出了在刻蚀电极沟槽之后并且在氧化收缩部分169以形成电介质分离结构之前的前驱物半导体台面160a的布局图。氧化可以完全穿通氧化了收缩部分169，或者可以在收缩部分169被完全穿通氧化之前停止以使得半导体连接部分在最终器件中连接了收缩部分169相对侧上的所关注半导体台面的部分。每个分离结构可以由一个、两个或多个收缩部分169产生。包括收缩的布局图允许如上所述分离结构的形成而没有任何附加的工艺步骤，例如，附加的光刻工艺。
所示的前驱物半导体台面160a包括具有台面宽度W1的部分167，以及具有收缩宽度W3的收缩部分169。相邻前驱物半导体台面160a之间的电极沟槽150a具有电极宽度W2。可以设置收缩宽度W3以使得前驱物半导体台面160a例如在栅极电介质形成期间在收缩部分169中被完全穿通氧化。根据另一实施例，收缩部分169并未被完全穿通氧化以使得仅缩窄了最终器件中得到的半导体台面。
在图13A中，每个收缩部分169被形成在各自前驱物半导体台面160a的两个直接邻接、镜像反转的锥形部分168的接触区域处。锥形部分168将收缩部分169与台面宽度W1的部分167连接。
根据实施例，前驱物半导体台面160a具有单晶硅，台面宽大W1的部分167的侧壁是[100]晶面，以及锥形部分168的侧壁是[110]晶面。因为在[110]晶面中氧化速率远远高于在[100]晶面中，收缩宽度W3可以被设置为远远宽于栅极电介质的厚度。前驱物台面160a在刻蚀电极沟槽150a之后并且在电极沟槽150a中形成电极结构之前的工艺阶段期间在机械上稳定。
在图13B中，由收缩宽度W3的狭窄部分以及两个邻接镜像反转锥形部分168之间的长度L形成了每个收缩部分169。收缩宽度W3可以被良好控制，而没有光学邻近校正特征。
图13A和图13B中锥形部分中的锥形是双侧的，并且可以相对于各自前驱物半导体台面160a的纵向中心轴线对称。
图13C涉及在锥形部分168中具有双侧锥形的前驱物半导体台面160a，其中第一侧上的锥形与第二、相对的侧上的锥形沿着前驱物半导体台面160a的纵向中心轴线相互偏移。两个锥形部分168的重叠区域形成了收缩部分169。布局图在台面缩窄与填充了电极沟槽150a的材料的填充质量之间斡旋。
在图13D中的前驱物半导体台面160a包括具有单侧锥形的锥形部分168。收缩宽度W3的狭窄部分以及在两个邻接镜像反转单侧锥形部分168之间的长度L形成收缩部分169。通过提供相对于中间电极沟槽150a的纵向中心轴线而具有镜像反转的单侧锥形部分168的相邻前驱物半导体台面160a的多个对，可以都局部地增大电极沟槽150a的宽度和深度两者。前驱物半导体台面160a可以被氧化至比在收缩部分169外侧前驱物半导体台面160a的垂直延伸更大的深度。
在附图13E中，两个前驱物半导体台面160a相对于穿过中间电极沟槽150a的纵向中心轴线而镜像反转布置，其中收缩部分169相互相对布置，并且中间电极沟槽150a具有笔直侧壁。
在图13F至图13H中，两个平行的台面分支161分别形成了收缩部分169，其中每个台面分支161可以具有分支宽度W5，其比台面宽度W1更窄。平行台面分支161中的每一个连接了台面宽度W1的两个部分167。前驱物半导体台面160a在刻蚀电极沟槽150a之后并且在填充电极沟槽150a之前的工艺阶段期间是相当稳定的。
在图13F中，由于邻接台面分支161的电极沟槽150a的部分的较小宽度W4，前驱物半导体台面160a可以仅氧化至比收缩部分169外侧半导体台面的垂直延伸更低的深度。
图13G涉及的实施例不同于图13F实施例之处在于，邻接台面分支161的电极沟槽150a的部分的宽度W4比电极宽度W2更宽。由于邻接台面分支161的电极沟槽150a的部分的较大的宽度W4，前驱物半导体台面160a可以被氧化至比收缩部分169外侧半导体台面的垂直延伸更深的深度。
在图13H中，台面分支161被形成以使得电极宽度W2保持近似未变，并且沿着电极沟槽150a形成笔直的氧化物结构。
尽管在此已经图示并描述了具体实施例，但本领域普通技术人员应该知晓的是，可以不脱离本发明的范围的情况下将所示和所述具体实施例替代为多种替换和/或等价实施方式。本申请意在覆盖在此所论述的具体实施例的任何改编或变型。因此，意图的是，本发明仅由权利要求及其等效形式而限定。

Claims (19)

1.一种半导体器件，包括：
半导体台面，包括与源区形成了第一pn结并且与漂移区形成了第二pn结的至少一个本体区；
基底层，在与所述至少一个本体区相对的所述漂移区的一侧处，并且包括所述至少一个本体区的导电类型的第一区，以及所述漂移区的导电类型的第二区；
电极结构，在所述半导体台面的相对侧上，其中所述电极结构中的至少一个包括配置用于控制流过所述至少一个本体区的电荷载流子的栅电极；以及
分离区域，分别在所述源区中的两个源区之间，其中在所述分离区域中，(i)在所述栅电极与所述半导体台面之间的电容耦合或者(ii)所述漂移区的多数电荷载流子的导电率低于所述分离区域的外侧。
2.根据权利要求1所述的半导体器件，其中，
所述半导体台面是半导体本体的一部分，所述源区直接邻接了所述半导体本体的第一表面，以及所述漂移区被形成在所述至少一个本体区和与所述第一表面相对的第二表面之间的所述半导体本体中。
3.根据权利要求2所述的半导体器件，其中，
所述电极结构延伸在所述第一表面与具有至所述第一表面比所述第二pn结更大的距离的底平面之间。
4.根据权利要求2所述的半导体器件，其中，
所述基底层在所述漂移区与所述第二表面之间。
5.根据权利要求1所述的半导体器件，进一步包括：
导电材料的接触结构，直接邻接了在所述分离区域外侧以及在所述分离区域内的所述半导体台面。
6.根据权利要求1所述的半导体器件，其中，
所述栅电极在所述分离区域中缺失。
7.根据权利要求1所述的半导体器件，其中，
在所述分离区域中，所述栅电极与所述半导体台面之间的栅极电介质比所述分离区域外侧更厚。
8.根据权利要求7所述的半导体器件，其中，
所述半导体台面包括沿着第一横向方向延伸的笔直区段以及倾斜区段，所述倾斜区段在与所述第一横向方向交叉的方向上延伸并且连接了所述笔直区段。
9.根据权利要求8所述的半导体器件，其中，
所述源区被形成在所述笔直区段中，并且不同半导体台面的笔直区段的纵向轴线重合。
10.根据权利要求1所述的半导体器件，其中，
布置所述栅电极以在第一状态下形成穿过所述源极与所述漂移区之间的本体区的反型层，以及在第二状态下不形成穿过所述本体区的反型层。
11.根据权利要求1所述的半导体器件，其中，
在所述分离区域中，所述半导体台面包括半导体连接部分，连接了包括所述源区的所述半导体台面的部分。
12.根据权利要求1所述的半导体器件，其中，
所述分离区域包括至少一个电介质分离结构，直接邻接了所述电极结构中的至少一个，突入所述半导体台面中，并且从所述第一表面延伸至至少所述第二pn结。
13.根据权利要求12所述的半导体器件，其中，
所述电介质分离结构直接邻接了电极结构两者。
14.根据权利要求1所述的半导体器件，其中，
每个分离区域包括至少两个电介质分离结构、以及在所述至少两个电介质分离结构之间的辅助台面，所述至少两个电介质分离结构邻接了电极结构两者，突入所述半导体台面中，以及从所述第一表面延伸至至少所述第二pn结。
15.根据权利要求14所述的半导体器件，其中，
在所述辅助台面中，净杂质浓度随着至所述源区的距离增大而减小或增大。
16.根据权利要求14所述的半导体器件，其中，
所述辅助台面电连接至直接连接至所述源区的第一负载电极。
17.根据权利要求1所述的半导体器件，其中，
所述分离区域关于在所述源区之间的半距离处垂直于所述第一表面的垂直平面而对称。
18.根据权利要求1所述的半导体器件，进一步包括：
多个半导体台面，其包括分别在所述源区中的两个源区之间的阴影区域，其中所述阴影区域的仅真子集分别包括分离区域。
19.一种反向导电绝缘栅双极晶体管，包括：
半导体台面，包括与源区形成了第一pn结以及与漂移区形成了第二pn结的至少一个本体区；
电极结构，在所述半导体台面的相对侧上，其中所述电极结构中的至少一个包括配置用于控制流过所述至少一个本体区的电荷载流子的栅电极；以及
分离区域，分别在所述源区中的两个源区之间，其中在所述分离区域中，(i)在所述栅电极与所述半导体台面之间的电容耦合或者(ii)所述漂移区的多数电荷载流子的导电率低于所述分离区域外侧。
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