CN105097790A - 晶片封装体及其制造方法 - Google Patents

晶片封装体及其制造方法 Download PDF

Info

Publication number
CN105097790A
CN105097790A CN201510168772.0A CN201510168772A CN105097790A CN 105097790 A CN105097790 A CN 105097790A CN 201510168772 A CN201510168772 A CN 201510168772A CN 105097790 A CN105097790 A CN 105097790A
Authority
CN
China
Prior art keywords
device substrate
projection
wafer encapsulation
electrically connected
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201510168772.0A
Other languages
English (en)
Other versions
CN105097790B (zh
Inventor
温英男
刘建宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
XinTec Inc
Original Assignee
XinTec Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by XinTec Inc filed Critical XinTec Inc
Publication of CN105097790A publication Critical patent/CN105097790A/zh
Application granted granted Critical
Publication of CN105097790B publication Critical patent/CN105097790B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/007—Interconnections between the MEMS and external electrical signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2207/00—Microstructural systems or auxiliary parts thereof
    • B81B2207/01—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS
    • B81B2207/012—Microstructural systems or auxiliary parts thereof comprising a micromechanical device connected to control or processing electronics, i.e. Smart-MEMS the micromechanical device and the control or processing electronics being separate parts in the same package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
    • H01L2224/1403—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/145—Material
    • H01L2224/14505—Bump connectors having different materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48149—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the wire connector connecting to a bonding area protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4845—Details of ball bonds
    • H01L2224/48451—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明揭露一种晶片封装体及其制造方法，该晶片封装体包括：一第一装置基底，贴附于一第二装置基底的一第一表面上；一第三装置基底，贴附于第二装置基底相对于第一表面的一第二表面上；一绝缘层，覆盖第一装置基底、第二装置基底及第三装置基底，其中绝缘层内具有至少一开口；至少一凸块，设置于开口的底部下方；以及一重布线层，设置于绝缘层上，且经由开口电性连接至凸块。本发明可将多个不同尺寸的装置基底/晶片彼此垂直堆叠而将其整合于同一晶片封装体内，使得单一晶片封装体具有多种集成电路功能，因此可缩小后续接合的电路板的尺寸。

Description

晶片封装体及其制造方法
技术领域
本发明有关于一种晶片封装技术，特别为有关于一种晶片封装体及其制造方法。
背景技术
晶片封装制程是形成电子产品过程中的重要步骤。晶片封装体除了将晶片保护于其中，使其免受外界环境污染外，还提供晶片内部电子元件与外界的电性连接通路。
晶片封装体通常与其他集成电路晶片各自独立地设置于电路板上，再通过打线彼此电性连接。
然而，上述制造方法限制了电路板的尺寸，进而导致电子产品的尺寸难以进一步缩小。
因此，有必要寻求一种新颖的晶片封装体及其制造方法，其能够解决或改善上述的问题。
发明内容
本发明提供一种晶片封装体，包括：一第一装置基底，贴附于一第二装置基底的一第一表面上；一第三装置基底，贴附于第二装置基底相对于第一表面的一第二表面上；一绝缘层，覆盖第一装置基底、第二装置基底及第三装置基底，其中绝缘层内具有至少一开口；至少一凸块，设置于开口的底部下方；以及一重布线层，设置于绝缘层上，且经由开口电性连接至凸块。
本发明提供一种晶片封装体的制造方法，包括：将一第一装置基底贴附于一第二装置基底的一第一表面上；将一第三装置基底贴附于第二装置基底相对于第一表面的一第二表面上；形成至少一凸块及一绝缘层，其中绝缘层覆盖第一装置基底、第二装置基底及第三装置基底，且具有至少一开口，使凸块形成于开口的底部下方；以及在绝缘层上形成一重布线层，重布线层经由开口电性连接至凸块。
本发明可将多个不同尺寸的装置基底/晶片彼此垂直堆叠而将其整合于同一晶片封装体内，使得单一晶片封装体具有多种集成电路功能，因此可缩小后续接合的电路板的尺寸。
附图说明
图1A至1E是绘示出根据本发明一实施例的晶片封装体的制造方法的剖面示意图。
图2及3是绘示出根据本发明不同实施例的晶片封装体的剖面示意图。
其中，附图中符号的简单说明如下：
100：第一装置基底；110、210、310：元件区；120：晶片区；130：第一接合垫；140：第一导电垫；150、160、250、260、360：内连线结构；200：第二装置基底；200a：第一表面；200b：第二表面；230：第二接合垫；240：第二导电垫；300：第三装置基底；340：第三导电垫；370：第一凸块；380：导电结构；400：绝缘层；420：开口；440：重布线层；460：钝化保护层；480：开口；500：第二凸块。
具体实施方式
以下将详细说明本发明实施例的制作与使用方式。然应注意的是，本发明提供许多可供应用的发明概念，其可以多种特定型式实施。文中所举例讨论的特定实施例仅为制造与使用本发明的特定方式，非用以限制本发明的范围。此外，在不同实施例中可能使用重复的标号或标示。这些重复仅为了简单清楚地叙述本发明，不代表所讨论的不同实施例及/或结构之间具有任何关连性。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触或间隔有一或更多其他材料层的情形。
本发明一实施例的晶片封装体可用以封装微机电系统晶片。然其应用不限于此，例如在本发明的晶片封装体的实施例中，其可应用于各种包含有源元件或无源元件(activeorpassiveelements)、数字电路或模拟电路(digitaloranalogcircuits)等集成电路的电子元件(electroniccomponents)，例如是有关于光电元件(optoelectronicdevices)、微机电系统(MicroElectroMechanicalSystem，MEMS)、微流体系统(microfluidicsystems)、或利用热、光线、电容及压力等物理量变化来测量的物理感测器(PhysicalSensor)。特别是可选择使用晶圆级封装(waferscalepackage，WSP)制程对影像感测元件、发光二极管(light-emittingdiodes，LEDs)、太阳能电池(solarcells)、射频元件(RFcircuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(microactuators)、表面声波元件(surfaceacousticwavedevices)、压力感测器(processsensors)或喷墨头(inkprinterheads)等半导体晶片进行封装。
其中上述晶圆级封装制程主要是指在晶圆阶段完成封装步骤后，再予以切割成独立的封装体，然而，在一特定实施例中，例如将已分离的半导体晶片重新分布在一承载晶圆上，再进行封装制程，亦可称之为晶圆级封装制程。另外，上述晶圆级封装制程亦适用于通过堆叠(stack)方式安排具有集成电路的多片晶圆，以形成多层集成电路(multi-layerintegratedcircuitdevices)的晶片封装体。
请参照图1E，其绘示出根据本发明一实施例的晶片封装体的剖面示意图。在本实施例中，晶片封装体包括一第一装置基底100、一第二装置基底200、一第三装置基底300、一绝缘层400、多个第一凸块370及一图案化的重布线层440。在一实施例中，第一装置基底100可为一硅基底或其他半导体基底。在本实施例中，第一装置基底100内包括一个或一个以上的第一接合垫130及第一导电垫140，其可邻近于第一装置基底100的上表面。在一实施例中，第一接合垫130及第一导电垫140可为单层导电层或具有多层的导电层结构。为简化图式，此处仅以单层导电层作为范例说明，且仅绘示出第一装置基底100内的两个第一接合垫130及两个第一导电垫140作为范例说明。
在本实施例中，第一装置基底100可为包括一元件区110的晶片，且元件区110内包括一电子元件(未绘示)。在一实施例中，元件区110内的电子元件可通过第一装置基底100内的内连线结构而与第一接合垫130及第一导电垫140电性连接。为简化图式，此处仅以虚线150及160分别表示第一接合垫130及第一导电垫140与元件区110之间的内连线结构。
第二装置基底200具有一第一表面200a及与其相对的一第二表面200b，且可通过一粘着层(未绘示)将第二装置基底200的第一表面200a贴附于第一装置基底100的上表面。在一实施例中，第二装置基底200可为一硅基底或其他半导体基底。在本实施例中，第二装置基底200内包括一个或一个以上的第二导电垫240，其可邻近于第二表面200b。再者，第二导电垫240的结构类似于第一导电垫140的结构。为简化图式，此处仅绘示出第二装置基底200内由单层导电层所构成的一个第二导电垫240作为范例说明。
在本实施例中，第二装置基底200可为包括一元件区210的晶片，且元件区210内包括一电子元件(未绘示)。相似地，元件区210内的电子元件可通过第二装置基底200的内连线结构(如虚线260所示)而与第二导电垫240电性连接。
第三装置基底300可通过另一粘着层(未绘示)贴附于第二装置基底200的第二表面200b上。在一实施例中，第三装置基底300可为一硅基底或其他半导体基底。在本实施例中，第三装置基底300内包括一个或一个以上的第三导电垫340，其可邻近于第三装置基底300的上表面(即，相对于第二表面100b的表面)。再者，第三导电垫340的结构类似于第一导电垫140的结构。为简化图式，此处仅绘示出第三装置基底300内由单层导电层所构成的一个第三导电垫340作为范例说明。
在本实施例中，第三装置基底300可为包括一元件区310的晶片，且元件区310内包括一电子元件(未绘示)。相似地，元件区310内的电子元件可通过第三装置基底300的内连线结构(如虚线360所示)而与第三导电垫340电性连接。
在本实施例中，元件区110、210及310内的电子元件可为集成/整合无源元件(Integratedpassivedevice，IPD)、磁性元件、无线射频(RadioFrequency，RF)元件、振荡器(oscillator)、微机电系统、感测元件或其他适合的电子元件。
在本实施例中，第二装置基底200的尺寸大于第三装置基底300的尺寸且小于第一装置基底100的尺寸。再者，当第二装置基底200的尺寸足够大时，可在第二装置基底200的第二表面200b上设置一个以上具有不同集成电路功能的第三装置基底300。再者，当第一装置基底100的尺寸足够大时，可在第一装置基底100上设置一个以上具有不同集成电路功能的第二装置基底200。
绝缘层400覆盖第一装置基底100、第二装置基底200及第三装置基底300，且绝缘层400内具有多个开口420。在本实施例中，开口420对应于第一装置基底100内的第一接合垫130。在本实施例中，绝缘层400可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂(polyimide)、苯环丁烯(butylcyclobutene，BCB)、聚对二甲苯(parylene)、萘聚合物(polynaphthalenes)、氟碳化物(fluorocarbons)、丙烯酸酯(acrylates))或其他适合的绝缘材料。
第一凸块370设置于绝缘层400内的开口420的底部下方，且开口420暴露出第一凸块370。在本实施例中，第一凸块370对应设置于第一装置基底100内的第一接合垫130上，并与其电性连接。在本实施例中，第一凸块370为接合球。在其他实施例中，第一凸块370也可为导电柱或其他适合的导电结构。在本实施例中，第一凸块370可包括金或其他适合的导电材料。
多个导电结构380设置于绝缘层400内，其分别将第二装置基底200内的第二导电垫240及第三装置基底300内的第三导电垫340电性连接至第一装置基底100内对应的第一导电垫140。举例来说，其中一个导电结构380设置于对应的第一导电垫140及第二导电垫240上，并使元件区110及210内的电子元件彼此电性连接。再者，另一个导电结构380设置于对应的第一导电垫140及第三导电垫340上，并使元件区110及310内的电子元件彼此电性连接。在本实施例中，导电结构380由设置于导电垫上的接合球(bondingball)及延伸于接合球之间的接线(wire)所构成。再者，导电结构380可包括金或其他适合的导电材料。在一实施例中，第一凸块370的材料相同于导电结构380的材料。
图案化的重布线层440设置于绝缘层400上，且填入绝缘层400的开口420内，以经由开口420电性连接至位于开口420底部下方的第一凸块370。在本实施例中，重布线层440填满绝缘层400的开口420。在其他实施例中，重布线层440可顺应性设置于开口420的侧壁及底部，而未填满绝缘层400的开口420。在一实施例中，重布线层440可包括铜、铝、金、铂、镍、锡、前述的组合或其他适合的导电材料。
一钝化保护(passivation)层460设置于重布线层440及绝缘层400上，且具有多个开口480，暴露出位于绝缘层400上的重布线层440的一部分。在本实施例中，钝化保护层460可包括环氧树脂、绿漆(soldermask)、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)、光阻材料或其他适合的绝缘材料。
多个第二凸块500对应地设置于钝化保护层460的开口480内，以直接接触暴露出的重布线层440，而与重布线层440电性连接。在本实施例中，第二凸块500可排列为一矩阵(未绘示)，以利于后续能提供稳固的接合。可以理解的是，导电结构380、第一凸块370及第二凸块500的位置取决于设计需求而不限定于此。
在本实施例中，第二凸块500可为凸块(例如，接合球或导电柱)或其他适合的导电结构，且可包括锡、铅、铜、金、镍、前述的组合或其他适合的导电材料。举例来说，第二凸块500可为焊球(solderball)。在一实施例中，第一凸块370及第二凸块500皆为接合球，且第二凸块500的尺寸大于第一凸块370的尺寸。在一实施例中，第二凸块500的材料不同于第一凸块370的材料。
请参照图2及3，其绘示出根据本发明不同实施例的晶片封装体的剖面示意图，其中相同于前述图1E的实施例的部件使用相同的标号并省略其说明。图2中的晶片封装体的结构类似于图1E中的晶片堆叠封装体的结构，差异在于图2中的第一装置基底100内不具有图1E中的第一接合垫130，而第二装置基底200内具有两个第二接合垫230及两个第二导电垫240，其可分别通过第二装置基底200内的内连线结构(如虚线250及260所示)而与元件区210内的电子元件电性连接，且第二接合垫230的结构类似于第一接合垫130的结构。再者，图2中的两个第一凸块370对应设置于第二装置基底200内的两个第二接合垫230上，并与其电性连接。
图2中的第三装置基底300内具有两个第三导电垫340通过第三装置基底300的内连线结构(如虚线360所示)而与元件区310内的电子元件电性连接。再者，绝缘层400内包括三个导电结构380，其分别将第一装置基底100内的两个第一导电垫140、第二装置基底200内的两个第二导电垫240及第三装置基底300内的两个第三导电垫340的其中两者彼此电性连接。
再者，图3中的晶片封装体的结构类似于图2中的晶片堆叠封装体的结构，差异在于图3中的第一装置基底100内具有一个第一接合垫130，且一个第一凸块370设置于第一装置基底100内的第一接合垫130上并与其电性连接，而另一个第一凸块370设置于第二装置基底200内的第二接合垫230上并与其电性连接。可以理解的是，上述实施例中接合垫、导电垫及导电结构的位置及数量仅为范例说明，本发明并未局限于此。
根据本发明的上述实施例，可将多个不同尺寸的装置基底/晶片彼此垂直堆叠而将其整合于同一晶片封装体内，使得单一晶片封装体具有多种集成电路功能，因此可缩小后续接合的电路板的尺寸，进而能够进一步缩小电子产品的尺寸。
以下配合图1A至1E说明本发明一实施例的晶片封装体的制造方法，其中图1A至1E是绘示出根据本发明一实施例的晶片封装体的制造方法的剖面示意图。
请参照图1A，提供一第一装置基底100。第一装置基底100包括多个晶片区。在一实施例中，第一基底100可为一硅基底或其他半导体基底。举例来说，第一基底100可为一硅晶圆，以利于进行晶圆级封装制程。
在本实施例中，第一装置基底100的每一晶片区内具有一个或一个以上的第一接合垫及第一导电垫，其可邻近于第一装置基底100的上表面。为简化图式，此处仅绘示出第一装置基底100的单一晶片区120以及位于其中的两个第一接合垫130及两个第一导电垫140。在一实施例中，第一接合垫130及第一导电垫140可为单层导电层或具有多层的导电层结构。此处，仅以单层导电层作为范例说明。
在本实施例中，每一晶片区120的第一装置基底100内包括一元件区110，且元件区110内可包括一电子元件(未绘示)。在一实施例中，元件区110内的电子元件可通过第一装置基底100内的内连线结构而与第一接合垫130及第一导电垫140电性连接。为简化图式，此处仅以虚线150及160分别表示第一接合垫130及第一导电垫140与元件区110之间的内连线结构。
接着，在每一晶片区120内的第一装置基底100上提供一第二装置基底200及一第三装置基底300。举例来说，可通过粘着层(未绘示)分别将第二装置基底200的一第一表面200a贴附于第一装置基底100的上表面上，且将第三装置基底300贴附于第二装置基底200相对于第一表面200a的一第二表面200b上。
在一实施例中，第二装置基底200可为一硅基底或其他半导体基底。在本实施例中，第二装置基底200内包括一个或一个以上的第二导电垫240，其可邻近于第二表面200b。再者，第二导电垫240的结构类似于第一导电垫140的结构。为简化图式，此处仅绘示出第二装置基底200内由单层导电层所构成的一个第二导电垫240作为范例说明。
在本实施例中，第二装置基底200内包括一元件区210，且元件区210内可包括一电子元件(未绘示)。相似地，元件区210内的电子元件可通过第二装置基底200的内连线结构(如虚线260所示)而与第二导电垫240电性连接。
在其他实施例中，如图2及3所示，第二装置基底200内可还包括一个或一个以上的第二接合垫230，其可通过第二装置基底200内的内连线结构(如虚线250所示)而与元件区210内的电子元件电性连接。
在一实施例中，第三装置基底300可为一硅基底或其他半导体基底。在本实施例中，第三装置基底300内包括一个或一个以上的第三导电垫340，其可邻近于第三装置基底300的上表面(即，相对于第二表面100b的表面)。再者，第三导电垫340的结构类似于第一导电垫140的结构。为简化图式，此处仅绘示出第三装置基底300内由单层导电层所构成的一个第三导电垫340作为范例说明。
在本实施例中，第三装置基底300内包括一元件区310，且元件区310内可包括一电子元件(未绘示)。相似地，元件区310内的电子元件可通过第三装置基底300的内连线结构(如虚线360所示)而与第三导电垫340电性连接。
在本实施例中，元件区110、210及310内的电子元件可为集成/整合无源元件、磁性元件、无线射频元件、振荡器、微机电系统、感测元件或其他适合的电子元件。
在本实施例中，第二装置基底200的尺寸大于第三装置基底300的尺寸且小于第一装置基底100的尺寸。再者，当第二装置基底200的尺寸足够大时，可在第二装置基底200的第二表面200b上形成一个以上具有不同集成电路功能的第三装置基底300。再者，当第一装置基底100的尺寸足够大时，可在第一装置基底100上形成一个以上具有不同集成电路功能的第二装置基底200。
请参照图1B，可通过打线接合(WireBonding)制程，将多个第一凸块370形成于第一装置基底100内对应的第一接合垫130上，并与其电性连接，且形成多个导电结构380，以分别将第二装置基底200内的第二导电垫240及第三装置基底300内的第三导电垫340电性连接至第一装置基底100内对应的第一导电垫140。举例来说，其中一个导电结构380设置于对应的第一导电垫140及第二导电垫240上，并使元件区110及210内的电子元件彼此电性连接。再者，另一个导电结构380设置于对应的第一导电垫140及第三导电垫340上，并使元件区110及310内的电子元件彼此电性连接。在一实施例中，可通过同一打线接合制程，形成第一凸块370及导电结构380。在其他实施例中，可通过个别的打线接合制程，分别形成第一凸块370及导电结构380。
在另一实施例中，如图2所示，两个第一凸块370可皆形成于第二装置基底200内对应的第二接合垫230上，并与其电性连接。又另一实施例中，如图3所示，可将一个第一凸块370形成于第一装置基底100内的第一接合垫130上并与其电性连接，而将另一个第一凸块370形成于第二装置基底200内的第二接合垫230上并与其电性连接。
在图2及3的实施例中，第三装置基底300内包括两个第三导电垫340，且可在第一装置基底100上形成三个导电结构380，以分别将第一装置基底100内的两个第一导电垫140、第二装置基底200内的两个第二导电垫240及第三装置基底300内的两个第三导电垫340的其中两者彼此电性连接。举例来说，两个导电结构380分别将第三装置基底300内的两个第三导电垫340电性连接至第一装置基底100内对应的第一导电垫140及第二装置基底200内对应的第二导电垫240，而另一个导电结构380则将第一装置基底100内的另一个第一导电垫140对应地电性连接至第二装置基底200内的另一个第二导电垫240。在其他实施例中，可取决于设计需求而选择性形成导电结构380，本发明并不限定于此。
在本实施例中，第一凸块370为接合球。在其他实施例中，第一凸块370也可为导电柱或其他适合的导电结构。在本实施例中，第一凸块370可包括金或其他适合的导电材料。
根据本发明实施例，第一凸块370由能够与接合垫的材料直接共晶接合的材料(例如，金)所构成，因此第一凸块370可直接形成于接合垫上，且可采用打线接合制程而非回焊制程来形成第一凸块370，因此能够简化制程。
在本实施例中，导电结构380由设置于导电垫上的接合球及延伸于接合球之间的接线所构成。再者，导电结构380可包括金或其他适合的导电材料。在一实施例中，第一凸块370的材料相同于导电结构380的材料。
请参照图1C，可通过模塑成型(molding)制程或沉积制程(例如，印刷制程、涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在第一装置基底100上形成一绝缘层400，以覆盖第一装置基底100、第二装置基底200及第三装置基底300，并使得导电结构380形成于绝缘层400内。在本实施例中，绝缘层400可包括环氧树脂、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。
接着，可通过激光钻孔(laserdrilling)制程或微影及蚀刻制程(例如，干蚀刻制程或湿蚀刻制程)，在绝缘层400内形成多个开口420。在本实施例中，开口420对应于第一装置基底100内的第一接合垫130，使得第一凸块370形成于绝缘层400内的开口420的底部下方，且开口420暴露出第一凸块370。
在另一实施例中，如图2所示，开口420皆对应于第二装置基底200内的第二接合垫230。又另一实施例中，如图3所示，开口420可分别对应于第一装置基底100内的第一接合垫130以及第二装置基底200内的第二接合垫230。
在本实施例中，第一接合垫130及第二接合垫230上的第一凸块370可于形成开口420的制程(例如，激光钻孔制程)中作为缓冲层，以避免上述制程破坏第一接合垫130及第二接合垫230，因此能够提升晶片封装体的可靠度或品质。再者，由于第一接合垫130及第二接合垫230上设置有第一凸块370，因此可降低开口420的深度，进而可降低开口420的深宽比(aspectratio，AR)而有利于制作开口420。另外，当开口420对应于第二装置基底200内的第二接合垫230时，可更进一步降低开口420的深度。
请参照图1D，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程、电镀制程、无电镀制程或其他适合的制程)、微影制程及蚀刻制程，在绝缘层400上形成图案化的重布线层440，且填入绝缘层400的开口420内，以经由开口420电性连接至位于开口420底部下方的第一凸块370。在本实施例中，重布线层440填满绝缘层400的开口420。在其他实施例中，重布线层440可顺应性形成于开口420的侧壁及底部，而未填满绝缘层400的开口420。在一实施例中，重布线层440可包括铜、铝、金、铂、镍、锡、前述的组合或其他适合的导电材料。
接着，可通过沉积制程(例如，涂布制程、物理气相沉积制程、化学气相沉积制程或其他适合的制程)，在重布线层440及绝缘层400上形成一钝化保护层460。在本实施例中，钝化保护层460可包括环氧树脂、绿漆、无机材料(例如，氧化硅、氮化硅、氮氧化硅、金属氧化物或前述的组合)、有机高分子材料(例如，聚酰亚胺树脂、苯环丁烯、聚对二甲苯、萘聚合物、氟碳化物、丙烯酸酯)或其他适合的绝缘材料。在另一实施例中，钝化保护层460可包括光阻材料，且可通过微影制程，在钝化保护层460内形成开口480。
请参照图1E，可通过微影制程及蚀刻制程，在每一晶片区120的钝化保护层460内形成多个开口480，以暴露出位于绝缘层400上的重布线层440的一部分。接着，将第二凸块500对应地设置于钝化保护层460的开口480内，以直接接触暴露出的重布线层440，而与重布线层440电性连接。在本实施例中，第二凸块500可排列为一矩阵(未绘示)，以利于后续能提供稳固的接合。可以理解的是，导电结构380、第一凸块370及第二凸块500的位置取决于设计需求而不限定于此。
在本实施例中，第二凸块500可为凸块(例如，接合球或导电柱)或其他适合的导电结构。举例来说，可通过电镀制程、网版印刷制程或其他适合的制程，在钝化保护层460的开口480内形成焊料，且进行回焊制程而形成焊球，以作为第二凸块500。在本实施例中，第二凸块500可包括锡、铅、铜、金、镍、前述的组合或其他适合的导电材料。
在一实施例中，第一凸块370及第二凸块500皆为接合球，且第二凸块500的尺寸大于第一凸块370的尺寸。在一实施例中，第二凸块500的材料不同于第一凸块370的材料。在一实施例中，第二凸块500的形成方法不同于第一凸块370的形成方法。举例来说，第二凸块500通过回焊制程所形成，而第一凸块370通过打线接合制程所形成。
接着，可沿着相邻晶片区120之间的切割道(未绘示)，对第一装置基底100及绝缘层400进行切割制程，以形成多个独立的晶片封装体。在本实施例中，可进一步在独立的晶片封装体上提供一电路板(未绘示)，且通过第二凸块500将第一装置基底100、第二装置基底200及第三装置基底300内的元件区110、210及310内的电子元件电性连接至电路板。
根据本发明的上述实施例，可将多个不同尺寸的装置基底/晶片彼此垂直堆叠，进而将其整合于同一晶片封装体内，使得单一晶片封装体具有多种集成电路功能，因此可缩小后续接合的电路板的尺寸。如此一来，能够进一步缩小电子产品的尺寸。再者，由于采用接线(即，导电结构380)将装置基底内的电子元件彼此电性连接，且通过绝缘层400的开口420内的重布线层440及第一凸块370作为晶片封装体外部电性连接的路径，而无需于装置基底内形成硅通孔电极，因此可简化制程且降低成本。另外，采用晶圆级制程来制作晶片封装体，可大量生产晶片封装体，进而降低成本并节省制程时间。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (21)

1.一种晶片封装体，其特征在于，包括：
一第一装置基底，贴附于一第二装置基底的一第一表面上；
一第三装置基底，贴附于该第二装置基底相对于该第一表面的一第二表面上；
一绝缘层，覆盖该第一装置基底、该第二装置基底及该第三装置基底，其中该绝缘层内具有至少一开口；
至少一第一凸块，设置于该至少一开口的底部下方；以及
一重布线层，设置于该绝缘层上，且经由该至少一开口电性连接至该至少一第一凸块。
2.根据权利要求1所述的晶片封装体，其特征在于，该第二装置基底的尺寸大于该第三装置基底的尺寸且小于该第一装置基底的尺寸。
3.根据权利要求1所述的晶片封装体，其特征在于，该至少一第一凸块设置于该第一装置基底上，并电性连接至该第一装置基底内的一第一接合垫。
4.根据权利要求1所述的晶片封装体，其特征在于，该至少一第一凸块设置于该第二装置基底上，并电性连接至该第二装置基底内的一第二接合垫。
5.根据权利要求1所述的晶片封装体，其特征在于，包括多个第一凸块，且该绝缘层内具有多个开口，其中该多个第一凸块对应设置于该多个开口的底部下方，且该多个第一凸块中的一个设置于该第一装置基底上，并电性连接至该第一装置基底内的一第一接合垫，该多个第一凸块中的另一个设置于该第二装置基底上，并电性连接至该第二装置基底内的一第二接合垫。
6.根据权利要求1所述的晶片封装体，其特征在于，还包括多个导电结构，该多个导电结构设置于该绝缘层内，且分别将该第二装置基底内的一第二导电垫及该第三装置基底内的一第三导电垫电性连接至该第一装置基底内对应的一第一导电垫。
7.根据权利要求1所述的晶片封装体，其特征在于，还包括多个导电结构，该多个导电结构设置于该绝缘层内，且分别将该第一装置基底内的多个第一导电垫、该第二装置基底内的多个第二导电垫及该第三装置基底内的多个第三导电垫中的两者彼此电性连接。
8.根据权利要求1所述的晶片封装体，其特征在于，还包括一第二凸块，该第二凸块设置于该绝缘层上的该重布线层上。
9.根据权利要求8所述的晶片封装体，其特征在于，该第二凸块的材料不同于该至少一第一凸块的材料。
10.根据权利要求8所述的晶片封装体，其特征在于，该至少一第一凸块及该第二凸块为接合球，且该第二凸块的尺寸大于该至少一第一凸块的尺寸。
11.一种晶片封装体的制造方法，其特征在于，包括：
将一第一装置基底贴附于一第二装置基底的一第一表面上；
将一第三装置基底贴附于该第二装置基底相对于该第一表面的一第二表面上；
形成至少一第一凸块及一绝缘层，其中该绝缘层覆盖该第一装置基底、该第二装置基底及该第三装置基底，且具有至少一开口，使该至少一第一凸块形成于该至少一开口的底部下方；以及
在该绝缘层上形成一重布线层，该重布线层经由该至少一开口电性连接至该至少一第一凸块。
12.根据权利要求11所述的晶片封装体的制造方法，其特征在于，该第二装置基底的尺寸大于该第三装置基底的尺寸且小于该第一装置基底的尺寸。
13.根据权利要求11所述的晶片封装体的制造方法，其特征在于，该至少一第一凸块位于该第一装置基底上，并电性连接至该第一装置基底内的一第一接合垫。
14.根据权利要求11所述的晶片封装体的制造方法，其特征在于，该至少一第一凸块位于该第二装置基底上，并电性连接至该第二装置基底内的一第二接合垫。
15.根据权利要求11所述的晶片封装体的制造方法，其特征在于，包括形成多个第一凸块，且该绝缘层内具有多个开口，使该多个第一凸块对应设置于该多个开口的底部下方，其中该多个第一凸块中的一个位于该第一装置基底上，并电性连接至该第一装置基底内的一第一接合垫，且该多个第一凸块中的另一个位于该第二装置基底上，并电性连接至该第二装置基底内的一第二接合垫。
16.根据权利要求11所述的晶片封装体的制造方法，其特征在于，还包括在该绝缘层内形成多个导电结构，以分别将该第二装置基底内的一第二导电垫及该第三装置基底内的一第三导电垫电性连接至该第一装置基底内对应的一第一导电垫。
17.根据权利要求11所述的晶片封装体的制造方法，其特征在于，在该绝缘层内形成多个导电结构，以分别将该第一装置基底内的多个第一导电垫、该第二装置基底内的多个第二导电垫及该第三装置基底内的多个第三导电垫中的两者彼此电性连接。
18.根据权利要求11所述的晶片封装体的制造方法，其特征在于，还包括在该绝缘层上的该重布线层上形成一第二凸块。
19.根据权利要求18所述的晶片封装体的制造方法，其特征在于，该第二凸块的材料不同于该至少一第一凸块的材料。
20.根据权利要求18所述的晶片封装体的制造方法，其特征在于，该至少一第一凸块及该第二凸块为接合球，且该第二凸块的尺寸大于该至少一第一凸块的尺寸。
21.根据权利要求18所述的晶片封装体的制造方法，其特征在于，该第二凸块的形成方法不同于该至少一第一凸块的形成方法。
CN201510168772.0A 2014-05-09 2015-04-10 晶片封装体及其制造方法 Active CN105097790B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW103116484 2014-05-09
TW103116484 2014-05-09

Publications (2)

Publication Number Publication Date
CN105097790A true CN105097790A (zh) 2015-11-25
CN105097790B CN105097790B (zh) 2018-12-04

Family

ID=54368515

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510168772.0A Active CN105097790B (zh) 2014-05-09 2015-04-10 晶片封装体及其制造方法

Country Status (2)

Country Link
US (1) US20150325551A1 (zh)
CN (1) CN105097790B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097744A (zh) * 2014-05-09 2015-11-25 精材科技股份有限公司 晶片封装体及其制造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201543641A (zh) * 2014-05-12 2015-11-16 Xintex Inc 晶片封裝體及其製造方法
KR102467034B1 (ko) 2016-05-17 2022-11-14 삼성전자주식회사 반도체 패키지

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060006534A1 (en) * 2003-03-14 2006-01-12 Yean Tay W Microelectronic devices and methods for packaging microelectronic devices
US20090134528A1 (en) * 2007-11-28 2009-05-28 Samsung Electronics Co, Ltd. Semiconductor package, electronic device including the semiconductor package, and method of manufacturing the semiconductor package
US20090261466A1 (en) * 2006-11-10 2009-10-22 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Vertical Interconnect Structure Using Stud Bumps
CN102931102A (zh) * 2011-08-10 2013-02-13 台湾积体电路制造股份有限公司 多芯片晶圆级封装的方法
CN103582946A (zh) * 2011-05-03 2014-02-12 泰塞拉公司 具有到封装表面的线键合的封装堆叠组件
US20140077381A1 (en) * 2011-01-21 2014-03-20 Stats Chippac, Ltd. Semiconductor Device and Method of Forming FO-WLCSP with Multiple Encapsulants
CN105097744A (zh) * 2014-05-09 2015-11-25 精材科技股份有限公司 晶片封装体及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8618659B2 (en) * 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
WO2013062590A1 (en) * 2011-10-28 2013-05-02 Intel Corporation 3d interconnect structure comprising through-silicon vias combined with fine pitch backside metal redistribution lines fabricated using a dual damascene type approach

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060006534A1 (en) * 2003-03-14 2006-01-12 Yean Tay W Microelectronic devices and methods for packaging microelectronic devices
US20090261466A1 (en) * 2006-11-10 2009-10-22 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Vertical Interconnect Structure Using Stud Bumps
US20090134528A1 (en) * 2007-11-28 2009-05-28 Samsung Electronics Co, Ltd. Semiconductor package, electronic device including the semiconductor package, and method of manufacturing the semiconductor package
US20140077381A1 (en) * 2011-01-21 2014-03-20 Stats Chippac, Ltd. Semiconductor Device and Method of Forming FO-WLCSP with Multiple Encapsulants
CN103582946A (zh) * 2011-05-03 2014-02-12 泰塞拉公司 具有到封装表面的线键合的封装堆叠组件
CN102931102A (zh) * 2011-08-10 2013-02-13 台湾积体电路制造股份有限公司 多芯片晶圆级封装的方法
CN105097744A (zh) * 2014-05-09 2015-11-25 精材科技股份有限公司 晶片封装体及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097744A (zh) * 2014-05-09 2015-11-25 精材科技股份有限公司 晶片封装体及其制造方法

Also Published As

Publication number Publication date
US20150325551A1 (en) 2015-11-12
CN105097790B (zh) 2018-12-04

Similar Documents

Publication Publication Date Title
CN105097744A (zh) 晶片封装体及其制造方法
CN104733422B (zh) 晶片封装体及其制造方法
CN102034778B (zh) 芯片封装体及其制造方法
US9653397B2 (en) Semiconductor package and method of manufacturing the same
CN104681516B (zh) 晶片封装体及其制造方法
CN104851842B (zh) 包括嵌入式表面安装器件的半导体器件及其形成方法
CN105097792A (zh) 晶片封装体及其制造方法
US8860217B1 (en) Electronic device package
KR102591618B1 (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
CN102163582B (zh) 芯片封装体
CN105047619B (zh) 晶片堆叠封装体及其制造方法
CN104425452A (zh) 电子元件封装体及其制造方法
CN104979426A (zh) 晶片封装体的制造方法
CN104347538A (zh) 晶片堆叠封装体及其制造方法
CN105720040B (zh) 晶片封装体及其制造方法
CN102376595A (zh) 形成具有导电层和导电通孔的fo-wlcsp的方法和半导体器件
CN103681537A (zh) 晶片封装体及其形成方法
CN104979301A (zh) 晶片封装体及其制造方法
CN103426838A (zh) 晶片封装体及其形成方法
CN103985683A (zh) 晶片封装体
CN104900616A (zh) 晶片封装体及其制造方法
CN106252308A (zh) 晶片封装体与其制备方法
TWI632665B (zh) 晶片封裝體之製造方法
US9334156B2 (en) Chip package and method thereof
CN105097790A (zh) 晶片封装体及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant