CN105097685A - 一种半导体器件的制备方法 - Google Patents

Abstract

本发明提出了一种半导体器件的制备方法，包括：提供半导体衬底，在所述半导体衬底中形成有隔离结构，将所述半导体衬底分为NMOS区和PMOS区；在所述半导体衬底上依次沉积高k介电层、覆盖层、伪栅极层、硬掩膜层；图形化所述高k介电层、覆盖层、伪栅极层、硬掩膜层，以形成NMOS虚拟栅极结构和PMOS虚拟栅极结构；执行干法刻蚀的应力邻近工艺以去除所述NMOS虚拟栅极结构和PMOS虚拟栅极结构之间残余的所述覆盖层和高k介电层。根据本发明提供的方法，在干法刻蚀的STP工艺中完全地去除残余的覆盖层和高k介电层，在提高载流子的迁移率同时有效地解决半导体器件内的桥连与短路问题，并将对整个工艺流程的影响降到最小。

Description

一种半导体器件的制备方法

技术领域

本发明涉及半导体制造工艺，尤其涉及一种半导体器件的制备方法。

背景技术

随着半导体技术发展到纳米技术节点，在CMOS工艺中开始使用应力技术来提高半导体器件的性能。影响场效应晶体管性能的主要因素在于载流子的迁移率，其中载流子的迁移率会影响沟道中电流的大小。场效应晶体管中载流子迁移率的下降不仅会降低晶体管的切换速度，而且还会使开和关时的电阻差异缩小。因此，在互补金属氧化物半导体场效应晶体管(CMOS)的发展中，有效提高载流子迁移率一直都是晶体管结构设计的重点之一。

常规上，CMOS器件制造技术中，通过图形化沉积于半导体衬底的高k介电层、覆盖层、伪栅极层、硬掩膜层，分别形成NMOS虚拟栅极结构和PMOS虚拟栅极结构。但是由于PMOS虚拟栅极结构和NMOS虚拟栅极结构之间的空隙非常小，为了获得侧壁轮廓良好的虚拟栅极图案图形化后在两者之间往往存在覆盖层的残余，并由于其覆盖作用将导致后序工艺中也难以将高K材料层完全去除，从而导致半导体器件的桥连和短路问题，并最终导致半导体器件的良率降低。

为提高器件性能，在分别形成P型金属氧化物半导体场效应晶体管(PMOS)和N型金属氧化物半导体场效应晶体管(NMOS)后，对PMOS和NMOS分别进行处理，例如，在PMOS器件的制造方法中采用压应力材料，而在NMOS器件中采用张应力材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。考虑到工艺的复杂性，通常会在半导体衬底的表面上以及栅极结构周围形成应力引入衬里，以形成应力。为了使应力引入衬里更靠近沟道区，以便对沟道区施加适当的应力，并且同时增大层间介电层(ILD)间隙填充窗口，通常会在形成源/漏区之后去除位于栅极结构两侧的间隙壁结构。这被称为应力邻近技术(又称SPT技术)。然而，常规SPT技术中，仍然无法解决覆盖层的残留问题，从而无法避免半导体器件中桥连和短路问题的存在。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种半导体器件的制备方法，包括：提供半导体衬底，在所述半导体衬底中形成有隔离结构，将所述半导体衬底分为NMOS区和PMOS区；在所述半导体衬底上依次沉积高k介电层、覆盖层、伪栅极层、硬掩膜层；图形化所述高k介电层、覆盖层、伪栅极层、硬掩膜层，以形成NMOS虚拟栅极结构和PMOS虚拟栅极结构；执行干法刻蚀的应力邻近工艺以去除所述NMOS虚拟栅极结构和PMOS虚拟栅极结构之间残余的所述覆盖层和高k介电层。

在一实施例中，在形成所述NMOS虚拟栅极结构和PMOS虚拟栅极结构之后，在所述NMOS虚拟栅极结构和PMOS虚拟栅极结构的侧壁上形成偏移侧壁，然后执行浅掺杂形成浅掺杂区；在所述偏移侧壁外形成间隙壁，然后执行离子注入形成源漏区。所述偏移侧壁为氧化物层；所述间隙壁为SiO₂、SiN、SiOCN中一种或者几种的组合构成，厚度为5-50nm。

在一实施例中，在形成源漏区之后，执行自对准硅化物工艺，以在所述半导体衬底上形成自对准硅化物。所述自对准硅化物为硅化镍。

在一实施例中，在执行自对准硅化物工艺后，执行湿法刻蚀工艺以去除所述硬掩膜层和间隙壁；所述湿法刻蚀的腐蚀液为H₃PO₄，刻蚀温度为130-180℃。

在一实施例中，在所述高k介电层的下方形成界面层。

在一实施例中，所述干法刻蚀的蚀刻气体为CF₄、CHF₃、CH₂F₂和O₂，CF₄的流量为5-10sccm，CHF₃的流量为10-100sccm，CH₂F₂的流量为10-100sccm，O₂的流量为10-200sccm，功率为100-1000W，压力为2-50mTorr，时间为5-20S。

在一实施例中，在所述干法刻蚀的应力邻近工艺之后，所述方法还包括：在所述半导体衬底上形成接触孔刻蚀停止层；沉积层间介电层并平坦化，以填充所述半导体器件中的间隙；去除所述虚拟栅极，然后形成金属栅极，在所述金属栅极上方形成金属层以及接触孔，以形成电连接。

根据本发明提供的方法，在干法刻蚀的STP工艺中完全地去除NMOS虚拟栅极结构和PMOS虚拟栅极结构之间残余的覆盖层和高k介电层，在获得侧壁轮廓良好的虚拟栅极图案的同时有效地解决了半导体器件内的桥连与短路问题，从而显著提升器件的良品率和性能，并将对整个工艺流程的影响降到最小。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1a、2a、3a、4a为根据本发明一个实施方式的制作半导体器件的工艺流程中各步骤所获得的器件的剖视图；

图1b、2b、3b、4b为对应图1a、2a、3a、4a的AA方向截面图；

图5为根据本发明一个实施方式的制作半导体器件的流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件的制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

图5为根据本发明一个实施方式的采用SPT工艺制作半导体器件的流程图，图1a、2a、3a、4a为根据本发明一个实施方式的采用SPT工艺制作半导体器件的工艺流程中各步骤所获得的器件的剖视图，图1b、2b、3b、4b为对应图1a、2a、3a、4a的AA方向截面图。下面将结合图5和图1a-4b来详细说明本发明的方法。

执行步骤301，提供半导体衬底100，如图1a和图1b所示，半导体衬底100的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在本实施例中，半导体衬底100的构成材料选用单晶硅。

执行步骤302，在半导体衬底100中形成隔离结构110，作为示例，隔离结构110为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构，隔离结构110将半导体衬底100分为NMOS区和PMOS区。

执行步骤303，在半导体衬底100上依次沉积高k介电层201、覆盖层(cappinglayer)202、伪栅极层203、硬掩膜层204。高k介电层201的材料包括氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等，特别优选的是氧化铪、氧化锆或氧化铝。覆盖层202的材料可包括氮化钛和氮化钽，在本实施例中为氮化钛。覆盖层202用于保护其下方的高k介电层201。伪栅极层203的材料可包括多晶硅、氮化硅或无定形碳，在本实施例中为多晶硅。硬掩膜层204的材料可以是氮化物或者是其它具有叠层结构的复合层，优选为氮化硅。硬掩膜层204的厚度可以为800埃至2500埃。

在一实施例中，在高k介电层201的下方可以形成界面层，形成界面层的作用是改善高k介电层201与半导体衬底100之间的界面特性，界面层的材料包括硅氧化物(SiO_x)。为了简化，图中未示出所述界面层。

执行步骤304，图形化所述高k介电层201、覆盖层202、伪栅极层203、硬掩膜层204，以形成NMOS虚拟栅极结构210和PMOS虚拟栅极结构220，其中，NMOS虚拟栅极结构210位于所述NMOS区域、PMOS虚拟栅极结构220位于所述PMOS区域、NMOS虚拟栅极结构210和PMOS虚拟栅极结构220之间的空隙位于隔离结构110上方。具体地，在所述硬掩膜层203上形成图案化的光刻胶层，所述光刻胶层定义了所述虚拟栅极结构的图案。然后以所述光刻胶层为掩膜，刻蚀所述硬掩膜层203，将图案转移至所述硬掩膜层203中，以灰化等方法去除光刻胶层。然后再以所述硬掩膜层203为掩膜，依次刻蚀伪栅极层203、覆盖层202、高k介电层201，但保留隔离结构110上的高k介电层201。优选地，采用干法刻蚀工艺刻蚀硬掩膜层204、伪栅极层203、覆盖层202、高k介电层201，该干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀或者激光烧蚀。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。在这一步骤中可以采用例如终点检测技术或控制刻蚀时间的方法来控制刻蚀终点，以使得干法刻蚀工艺在隔离结构110上的高k介电层201表面停止，可以避免后续的湿法刻蚀工艺对半导体衬底的破坏。图形化后，在MOS虚拟栅极结构210和PMOS虚拟栅极结构220之间的高k介电层201上往往存在覆盖层202的残余。

执行步骤305，如图2a和图2b所示，在所述NMOS虚拟栅极结构210和PMOS虚拟栅极结构220的侧壁上形成偏移侧壁205，然后执行浅掺杂(LDD)形成浅掺杂区。具体地，在虚拟栅极结构210、220上形成氧化物层，而后对氧化物层进行刻蚀以形成偏移侧壁205。所述LDD的离子类型根据将要形成的半导体器件的电性决定。在所述NMOS区域中，所述浅掺杂区中掺杂剂的类型为N型；当PMOS区域中，所述浅掺杂区中掺杂剂的类型为P型。所述N型掺杂剂包括P、As、Sb，所述P型掺杂剂包括B和BF和In。浅掺杂区形成于虚拟栅极结构210、220两侧的半导体衬底100中。

执行步骤306，在偏移侧壁205外形成间隙壁206，然后执行离子注入形成源漏区。所述间隙壁206可以为SiO₂、SiN、SiOCN中一种或者几种的组合构成。作为本实施例的一个优化实施方式，所述间隙壁206为氮化硅，厚度为5-50nm。紧接着进行快速升温退火工艺，利用900至1050℃的高温来活化源漏区内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。源漏区形成于虚拟栅极结构210、220两侧的半导体衬底100中。

执行步骤307，执行自对准硅化物工艺，以在所述半导体衬底100上形成自对准硅化物(图未示)。具体地，在半导体衬底100表面溅镀金属层，例如镍金属层，然后进行快速升温退火(RTA)工艺，使金属层与半导体衬底100接触的部分反应成硅化(镍)金属层，完成自行对准金属硅化物工艺(salicide)。接着采用可侵蚀金属层，但不致侵蚀金属硅化层区域的刻蚀剂，以将未反应的金属层除去。

执行步骤308，如图3a和图3b所示，执行湿法刻蚀工艺以去除硬掩膜层204和间隙壁206。具体地，湿法刻蚀的腐蚀液为H₃PO₄，刻蚀温度为130-180℃

执行步骤309，如图4a和图4b所示，执行干法刻蚀的应力邻近(StressProximityTechnology，SPT)工艺。具体地，首先，形成覆盖伪栅极层203、偏移侧壁205和半导体衬底100的应力衬里(图未示)，以使应力衬里中的应力在随后的退火过程中迁移至NMOS区域、PMOS区域内，从而提高NMOS区域、PMOS区域内载流子的迁移率，改善半导体器件的性能，所述应力衬里为氮化硅层；接着，执行退火工艺，实现上述应力迁移。然后，执行干法蚀刻，蚀刻气体为CF₄、CHF₃、CH₂F₂和O₂，CF₄的流量为5-10sccm，CHF₃的流量为10-100sccm，CH₂F₂的流量为10-100sccm，O₂的流量为10-200sccm，功率为100-1000W，压力为2-50mTorr，时间为5-20s，其中，sccm代表立方厘米/分钟，mTorr代表毫毫米汞柱，s代表秒。经过干法刻蚀，即去除应力衬里又去除残余的覆盖层202和高k介电层201，尤其是完全去除NMOS虚拟栅极结构和PMOS虚拟栅极结构之间的覆盖层202和高k介电层201。

接下来，可以实施其余的半导体器件前端制造工艺，包括：在半导体衬底上依次形成接触孔蚀刻停止层和层间介电层，执行化学机械研磨以露出虚拟栅极结构的顶部。接着，去除虚拟栅极结构，在留下的沟槽中形成高k-金属栅极结构，作为示例，此结构包括自下而上层叠的高k介电层、覆盖层、功函数金属层、阻挡层和金属材料层。接下来，形成另一层间介电层，然后，在上述层间介电层中形成连通所述金属栅极结构的顶部以及所述源漏区的接触孔，通过所述接触孔，在露出的所述金属栅极结构的顶部以及所述源漏区上形成自对准硅化物，填充金属(通常为钨)于所述接触孔中形成连接实施后端制造工艺而形成的互连金属层与所述自对准硅化物的接触塞。

再接下来，可以实施常规的半导体器件后端制造工艺，包括：多个互连金属层的形成，通常采用双大马士革工艺来完成；金属焊盘的形成，用于实施器件封装时的引线键合。

为了解决现有技术中存在的问题，根据本发明提供的方法，在干法刻蚀的STP工艺中完全地去除NMOS虚拟栅极结构和PMOS虚拟栅极结构之间残余的覆盖层和高k介电层，在获得侧壁轮廓良好的虚拟栅极图案的同时有效地解决了半导体器件内的桥连与短路问题，从而显著提升器件的良品率和性能，并将对整个工艺流程的影响降到最小。

图5为根据本发明一个实施方式的工艺流程图，具体地包括：

步骤301，提供半导体衬底；

步骤302，在半导体衬底中形成有隔离结构，将半导体衬底分为NMOS区和PMOS区；

步骤303，在半导体衬底上依次沉积高k介电层、覆盖层、伪栅极层、硬掩膜层；

步骤304，图形化所述覆盖层、伪栅极层、硬掩膜层，以形成NMOS虚拟栅极结构和PMOS虚拟栅极结构，其中NMOS虚拟栅极结构位于所述NMOS区域、PMOS虚拟栅极结构位于所述PMOS区域、NMOS虚拟栅极结构和PMOS虚拟栅极结构之间的空隙位于隔离结构上方；

步骤305，在所述NMOS虚拟栅极结构和PMOS虚拟栅极结构的侧壁上形成偏移侧壁，然后执行浅掺杂形成浅掺杂区；

步骤306，在偏移侧壁外形成间隙壁，然后执行离子注入形成源漏区；

步骤307，执行自对准硅化物工艺，以在所述半导体衬底上形成自对准硅化物；

步骤308，执行湿法刻蚀工艺以去除硬掩膜层和间隙壁；

步骤309，执行干法刻蚀的应力邻近工艺以完全去除NMOS虚拟栅极结构和PMOS虚拟栅极结构之间的覆盖层和高k介电层。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制备方法，包括：

提供半导体衬底，在所述半导体衬底中形成有隔离结构，将所述半导体衬底分为NMOS区和PMOS区；

在所述半导体衬底上依次沉积高k介电层、覆盖层、伪栅极层、硬掩膜层；

图形化所述高k介电层、覆盖层、伪栅极层、硬掩膜层，以形成NMOS虚拟栅极结构和PMOS虚拟栅极结构；

执行干法刻蚀的应力邻近工艺以去除所述NMOS虚拟栅极结构和PMOS虚拟栅极结构之间残余的所述覆盖层和高k介电层。

2.根据权利要求1所述的方法，其特征在于，在形成所述NMOS虚拟栅极结构和PMOS虚拟栅极结构之后，还包括在所述NMOS虚拟栅极结构和PMOS虚拟栅极结构的侧壁上形成偏移侧壁，然后执行浅掺杂形成浅掺杂区；在所述偏移侧壁外形成间隙壁，然后执行离子注入形成源漏区。

3.根据权利要求2所述的方法，其特征在于，所述偏移侧壁为氧化物层；所述间隙壁为SiO₂、SiN、SiOCN中一种或者几种的组合构成，厚度为5-50nm。

4.根据权利要求2所述的方法，其特征在于，在形成源漏区之后，执行自对准硅化物工艺，以在所述半导体衬底上形成自对准硅化物。

5.根据权利要求4所述的方法，其特征在于，所述自对准硅化物为硅化镍。

6.根据权利要求4所述的方法，其特征在于，在执行自对准硅化物工艺后，执行湿法刻蚀工艺以去除所述硬掩膜层和间隙壁；

7.根据权利要求6所述的方法，其特征在于，所述湿法刻蚀的腐蚀液为H₃PO₄，刻蚀温度为130-180℃。

8.根据权利要求1所述的方法，其特征在于，在所述高k介电层的下方形成界面层。

9.根据权利要求1所述的方法，其特征在于，所述干法刻蚀的蚀刻气体为CF₄、CHF₃、CH₂F₂和O₂，CF₄的流量为5-10sccm，CHF₃的流量为10-100sccm，CH₂F₂的流量为10-100sccm，O₂的流量为10-200sccm，功率为100-1000W，压力为2-50mTorr，时间为5-20S。

10.根据权利要求1所述的方法，其特征在于，在所述干法刻蚀的应力邻近工艺之后，所述方法还包括：

在所述半导体衬底上形成接触孔刻蚀停止层；

沉积层间介电层并平坦化，以填充所述半导体器件中的间隙；

去除所述虚拟栅极，然后形成金属栅极；

在所述金属栅极上方形成金属层以及接触孔，以形成电连接。