CN105047662B - 半导体 esd 器件 - Google Patents

半导体 esd 器件 Download PDF

Info

Publication number
CN105047662B
CN105047662B CN201510202418.5A CN201510202418A CN105047662B CN 105047662 B CN105047662 B CN 105047662B CN 201510202418 A CN201510202418 A CN 201510202418A CN 105047662 B CN105047662 B CN 105047662B
Authority
CN
China
Prior art keywords
contact
silicide
drain
source
grid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510202418.5A
Other languages
English (en)
Other versions
CN105047662A (zh
Inventor
多尔芬·阿贝索卢比责
巴特·范维尔岑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP BV
Original Assignee
NXP BV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP BV filed Critical NXP BV
Publication of CN105047662A publication Critical patent/CN105047662A/zh
Application granted granted Critical
Publication of CN105047662B publication Critical patent/CN105047662B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体衬底上的静电放电(ESD)保护器件及其制造方法。所述器件具有有源区。有源区包括栅极。有源区还包括源极，源极包括具有源极触点的硅化物部分。有源区还包括漏极，漏极包括具有漏极触点的硅化物部分。源极和漏极各自沿着器件轴远离栅极延伸。漏极触点沿与器件轴正交的方向相对于源极触点横向偏移，由此源极触点和漏极触点之间的电流具有横向分量。器件还包括横向位于漏极触点和源极触点之间的非硅化物区。

Description

半导体ESD器件
技术领域
本发明涉及半导体衬底上的静电放电(ESD)保护器件。本发明还涉及制造ESD保护器件。
背景技术
静电放电(ESD)保护电路可以在多个应用中提供ESD保护。可以在这种电路中使用各种不同的ESD器件。这种器件的一个示例是接地栅极NMOS(ggNMOS)晶体管。图1中示意性说明了ggNMOS器件的示例。
器件在半导体衬底中包括源极4、栅极8和漏极6。具体地，可以在衬底中的p阱14中提供源极4和漏极6。由于器件是NMOS器件，因此源极4和漏极6本身是n掺杂的(N+)。还可以提供p掺杂(P+)接触区2来允许与衬底本体的电连接。p掺杂接触区2、源极4和栅极8可以经由形成器件的阴极的公共接合盘12与公共参考电势电连接在一起。公共参考电势通常是地。漏极6与形成器件的阳极的接触盘16相连。
图1中所示的ggNMOS晶体管在使用中操作为寄生npn双级晶体管。具体地，ggNMOS晶体管的漏极6充当集电极，p阱14中衬底的本体充当基极，以及ggNMOS晶体管的源极充当发射极。使用图1中的参考标记10示意性地说明了双极晶体管。在ESD事件期间，集电极-基极结(p阱14中ggNMOS晶体管的漏极6和本体区之间的结)变为反向偏置的，并且在那个结处发生雪崩击穿。击穿电流流向地，地在电阻器18两端形成电势(电阻器18示意性地代表寄生npn的基极电阻)。这引起在基极-发射极结(正向偏置)两端形成正电压，基极-发射极结(正向偏置)触发寄生npn晶体管。
图2和3示出了现有技术中已知的两个ggNMOS晶体管的布局，并且可以在上述结合图1解释的这类器件中使用。
图2中的器件包括有源区25，有源区25具有源极20、栅极22和漏极30。图2中的器件是完全硅化的器件。因此，源极20、漏极30和栅极22的多晶硅栅的上部均包括硅化物。硅化物本身是在半导体器件制造领域中的常用材料，并且在现有技术中已知多种硅化工艺。在源极20上提供多个源极触点12，并且在漏极30上提供了多个漏极触点16。
图2中所示类型的完全硅化器件能够经受由于被称作局部受热(hotspotting)的现象导致的器件失效。这是一种公知的现象，其中从源极向漏极流动的电流自然找到器件内的最低电阻路径并且在那里集中。该区中的高电流密度最终导致器件失效。
图3中所示的示例器件还包括有源区25，有源区25具有源极20、漏极30和栅极22。同样，器件具有多个源极触点12和多个漏极触点16。在图3的示例中，器件包括非硅化物区35。可以在制造期间使用保护掩膜来形成非硅化物区35，以防止器件的有源区25的某区域在硅化工艺期间被硅化。用交叉阴影区域来表示图3中的非硅化物区35。对有源区25的非硅化物区35之外的区域(图3中不是交叉阴影的部分)进行硅化。
在该示例中，器件的非硅化物区35的表面电阻提供镇流电阻，镇流电阻能够抑制过大的电流流到器件内，由此帮助防止上述参照图1的完全硅化的器件提及的局部受热现象。然而，添加非硅化物区35的结果在于器件的有源区25的大小增加了(这由图3中标有L的箭头来表示)。大小的增加通常是2L，这包括在栅极22的任意一侧上非硅化物区35的长度。将理解的是，器件大小的大幅增加在空间非常宝贵的多个应用中不是期望的结果。
WO2003/094242描述了场效应晶体管(FET)，在半导体本体中具有有源区，在有源区中形成通道，源极扩散区和漏极扩散区在有源区中彼此交替、漏极扩散区与源极扩散区通过沟道分离。每个源极扩散区具有源极触点，并且每个漏极扩散区具有漏极触点。
发明内容
在所附的独立和从属权利要求中阐述了发明的方面。从属权利要求的特征的组合可以视情况且不仅仅如权利要求中明确地示出的那样与独立权利要求的特征组合。
根据发明的第一方面，可以提供一种半导体衬底上的静电放电(ESD)保护器件。器件具有有源区。有源区包括栅极。有源区还包括源极，源极包括具有源极触点的硅化物部分。有源区还包括漏极，漏极包括具有漏极触点的硅化物部分。源极和漏极各自沿着器件轴远离栅极延伸。漏极触点沿与器件轴正交的方向相对于源极触点横向偏移，由此源极触点和漏极触点之间的电流具有横向分量。所述器件还包括横向位于漏极触点和源极触点之间的非硅化物区。
非硅化物区可以为器件提供镇流串联电阻，由此降低由于局部过热发展所导致的器件失效的趋势，这是是完全硅化器件中的一个问题。这一点是用不需要引起器件大小增加的方式来实现的，原因在于，非硅化物区横向位于漏极触点和源极触点之间，使得在源极触点和漏极触点之间横向流动的电流穿过非硅化物区。
器件可以包括多个漏极触点和多个源极触点。在一些实施例中，每个漏极触点可以相对于它的相邻源极触点横向偏移。非硅化物区可以包括多个非硅化物区段，多个非硅化物区段的每一个横向位于相应的一对漏极和源极触点之间。这些区段可以按照从漏极侧向源极侧横穿器件的条状物的形式来提供。因此，器件对于一系列不同应用是可缩放的。
非硅化物区段的横向尺寸W1可以至少为0.2μm并且至多等于器件的全长减去源极触点和漏极触点的横向宽度。为了最佳性能，已经发现非硅化物区段的横向尺寸W1可以在0.2μm≤W1≤8μm的范围内。在一些示例中，对于每个非硅化物区段，横向尺寸W1可以是相同的，创建了其中通过每个区段的电流大体上相同的分区段器件。这进而能够防止产生局部过热。
在一些实施例中，非硅化物区的多个非硅化物区段的至少一些可以通过另外的非硅化物区段连接在一起。通常，这些另外的非硅化物区段的目的可以是进一步减小器件的硅化物区。另外的非硅化物区段可以在漏极或源极上横向延伸，将非硅化物区段连接在一起。另外的非硅化物区段的至少一些可以占据栅极与相应源极触点或漏极触点相对侧面上的几乎所有的漏极或源极。同样，这能够辅助最大化器件的非硅化物区。另外的非硅化物区段的至少一些可以具有与栅极重合的边缘。边缘与栅极的对齐可以是具有挑战性的，然而，同样它也可以进一步增加器件的非硅化物区。
另外的非硅化物区段的横向尺寸W2可以在0.5μm≤W2≤2μm范围内。通常，更小的W2的值可以增加ESD鲁棒性。在一些示例中，W2可以与源极或漏极的相应硅化物部分的横向宽度相对应。在一些示例中，为了使得器件的性能最优，W2的值可以实质上等于用于制造器件的技术的最小设计规则。
在一些实施例中，非硅化物区可以沿器件轴在有源区的全长上延伸。用这种方式，可以避免经由器件的硅化物部分非硅化物区的短路。
基板的栅极、源极和本体区可以电连接在一起，以施加公共参考电势。公共参考电势可以是地电势。用这种方式，根据本发明的实施例的器件可以被配置为ggNMOS器件，并且可以操作为ESD保护电路中的寄生NPN双极晶体管。
根据本发明的另一方面，提供了包括上述类型的器件的ESD保护电路。
根据发明的另一方面，提供一种制造静电放电(ESD)保护器件的方法。该方法包括提供半导体衬底。方法还包括通过以下步骤在衬底上形成器件的有源区：形成栅极、源极和漏极，其中源极和漏极各自沿着器件轴远离栅极延伸；执行硅化，以在漏极和源极中形成硅化物部分；以及在漏极的硅化物部分上提供漏极触点并在源极的硅化物部分上提供源极触点，其中漏极触点沿与器件轴正交的方向相对于源极触点横向偏移。使用掩膜来执行所述硅化，以在横向位于漏极触点和源极触点之间的区域中保留有源区的全长上沿着器件轴延伸的非硅化物区。
掩膜可以包括可以在制造期间用于防止非硅化物区的硅化的保护层。保护层可以在形状上与器件的非硅化物区的所需布局相对应。在一些实施例中，在最终器件中保留保护层。然而，在其他实施例中，可以在执行硅化之后移除保护层。
附图说明
以下将仅以示例的方式参照所附的附图来描述本发明的实施例，在附图中相似的参考符号指的是相似的单元，其中：
图1示意性地示出了包括操作为寄生npn双极晶体管的ggNMOS器件的ESD保护器件；
图2示出了用于提供防ESD的完全硅化的半导体器件的布局；
图3示出了用于提供防ESD的未硅化的半导体器件的布局；
图4-6各自示出了根据发明的实施例的用于提供防ESD的半导体器件的布局；
图7示出了与图2中所示类型的完全硅化器件相比、图6中所示类型的半导体器件的传输线图(TLP)。
图8示出了与图2中所示类型的完全硅化器件相比、图6中所示类型的半导体器件的保持电压随栅极长度而变化的图；
图9示出了与图2中所示类型的完全硅化器件相比、图6中所示类型的半导体器件的触发电压和失效电流密度随栅极长度而变化的图；
图10示出了可以根据发明的实施例实现用于提供防ESD的半导体器件的各种设计配置。
具体实施方式
以下参照附图描述本发明的实施例。
图4示出了根据发明的实施例的静电放电(ESD)保护器件。在半导体衬底上提供器件。例如衬底可以包括硅。衬底可以具有本体区，器件的各部分可以位于本体区中或者在本体区上。
器件具有有源区125。有源区包括栅极122、源极120和漏极130。可以在衬底的主表面上提供栅极122、源极120和漏极130。在该示例中，栅极122、源极120和漏极130各自延伸并且具有与图4中利用标有A的虚线标记的器件轴向正交的纵向尺寸。器件轴是源极120和漏极130沿其各自远离栅极122延伸的轴。具体地，源极120可以沿器件轴在第一方向上远离栅极122延伸，并且漏极130可以沿器件轴在第二方向上远离栅极122延伸，其中第一方向通常与第二方向相反。在以下关于图5和6描述的示例中类似地标记器件轴。
有源区125包括：包括硅化物的区域和作为非硅化物区的区域。用交叉阴影来指示图4中的非硅化物区135。在交叉阴影区域外部，器件包括硅化物。源极120和漏极130因此各自包括硅化物部分。在该实施例中和在以下描述的其他实施例中的硅化物区包括钴硅化物。然而，将理解的是，可以使用其他类型的硅化物。
器件还包括一个或更多个源极触点112和一个或更多个漏极触点116。如图4中所示，在源极120和漏极130的硅化物部分中提供器件的源极触点112和漏极触点116。
根据发明的实施例的器件可以具有单个源极触点112和单个漏极触点116。然而，实际上，可以想到根据发明的实施例的器件可能具有多个这种触点，以增加能够通过器件的电流量。
如图4中可以看出，每个漏极触点116相对于它的相邻源极触点112横向偏移。例如，图4中所示的器件的下部左手侧的漏极触点116相对于远处的左源极触点112偏移。因此，设想至少在一些实施例中，直接与其中提供漏极触点160的漏极130的区域相对的源极的区域不具备源极触点112。类似地，直接与包括源极触点112的源极120的区域相对的漏极130的区域不具备漏极触点。漏极触点116相对于源极触点112的这种横向偏移是沿着大体上与器件轴相正交的方向。
漏极触点116相对于源极触点112的横向偏移意味着：经由各自漏极触点116和源极触点112在漏极130和源极120之间流动的电流具有横向分量。流经器件的电流被迫使至少横向流动到某种程度，并且不直接跨过栅极到达器件的相对侧。用这种方式，能够确保器件的全部宽度用于电流流动，这在关于图1和2的上述种类的器件中不是必须的情况。
如图4所示，根据该实施例的器件包括非硅化物区135，非硅化物区135由交叉阴影的区来代表。使用包括上述类型的保护层的适当图案化掩膜可以在制造期间形成该非硅化物区135。还可以使用该方法来制造以下关于图5和6的描述的器件。
非硅化物区135横向位于器件的漏极触点116和源极触点112之间。因为这一点，如上述在器件内横向流动的电流必须通过非硅化物区135。用这种方式，非硅化物区的增加的表面电阻(其可以是例如包括掺杂的硅或任何其他合适的材料)，相比于(例如)硅，能够为器件提供镇流电阻。这提高了器件的ESD鲁棒性。
与以上关于图2描述的示例对比，因为非硅化物区135横向位于源极触点112和漏极触点116之间，所以不需要增加沿着器件轴的器件长度来适应非硅化物区。此外，不需要增加器件的横向延伸来适应非硅化物区135。例如，这是在器件中的触点的数目对于ESD鲁棒性不重要的情况，以致能够降低触点的数目来为非硅化物区让路。触点数目不重要的器件的示例是次级ESD和本地CDM钳位(以下关于图10标记的示例)-分别参见附图标记62和68。因此，可以提供镇流电阻，以实质上不增大器件的大小的方式来提高器件的ESD鲁棒性。
在图4的示例中，提供非硅化物区135作为多个分离的区段135A、135B、135C、135D和135E。每个区段横向位于相应一对源极和漏极触点之间。可以根据要实现的所需镇流电阻来选择非硅化物区135的多个区段的横向延伸W1。在图5中示出了这一点，图5中示出的器件具有沿着横向方向比图4中所示的器件的非硅化物区段更长的非硅化物区段135A、135B和135C。非硅化物区段的横向尺寸W1可以至少是0.2μm并且至多等于器件的全宽度减去源极触点和漏极触点的横向宽度(尽管器件通常可以包括多个源极和漏极触点，但是可以设想包括单个源极触点和单个漏极触点的器件可以具有非硅化物区段，该非硅化物区段具有等于器件全宽度减去源极触点和漏极触点的宽度的横向尺寸W1)。为了实现最佳性能，可以选择0.6μm≤W1≤8μm的范围。通常，通过制造器件的技术的最小设计规则，可以将尺寸W1限制在下限。在一些示例中(例如图5中所示)，可以减少触点的数目来为更宽的非硅化物区段让路。用这种方式，无需大幅增加有源区的大小可以适应较宽的非硅化物区段。
在这里关于图4和5(和图6)描述的示例中，器件包括多个漏极触点116和多个源极触点112。然而，还设想根据本发明的实施例的器件可以包括单个源极触点112和单个漏极触点116。在该示例中，非硅化物区135可以包括单个区段，例如横向位于漏极触点116和或源极触点112之间的诸如图4或5所示的部分135A的部分。
图6示出了本发明的另一示例。在该示例中，非硅化物区135包括另外的区段137A、137B、137C和137D。这些另外的区段137A、137B、137C和137D与区段135A、135B和135C连接在一起。通常情况下，另外的区段137A、137B、137C和137D具有使有源区125的非硅化物区最大化的目的。
尽管图6所示类型的ESD鲁棒性理论上比图4和5中所示类型的器件的ESD鲁棒性更好，但是由于提供附加的镇流电阻的非硅化物区的而积增加，图6中所示类型的器件可能更难制造。这是因为另外的区段需要与栅极122对齐。具体地，每个另外的区段137的边缘139需要用这种方式来对齐。
在一个实施例中，另外的区段137A、137B、137C和137D可以占据在栅极与相应源极触点112或漏极触点116相对的侧面上的实质上所有漏极120或源极130。可以选择每个另外的区段137A、137B、137C和137D的横向延伸(图6中标记为W2)来裁剪器件的表面电阻。在一个实施例中，另外的非硅化物区段的横向尺寸W2在0.5μm≤W2≤2μm的范围内。通常，较小的W2值能够提高ESD鲁棒性。从图6中所示的虚线可以看出，可以选择另外的区段137的横向扩展W2，以与源极120和漏极130的硅化物部分的横向延伸相对应。在一个实施例中，可以选择W2的值以近似等于用于制造器件的技术的最小设计规则，从而使器件的ESD鲁棒性最优。
可以设想，非硅化物区可以沿器件轴在器件的有源区125的全长上延伸。用这种方式，可以防止器件内流动的电流通过有源区125中包括硅化物的区域而短路。通过提供沿器件轴在有源区的全长上延伸的非硅化物区段，能够确保器件内横向流动的电流必须穿过非硅化物区135和/或其与硅化物相比具有相对高的表面电阻的相应区段。
为了将器件用作ggNMOS器件，在一个实施例中，包含器件的衬底的本体区、栅极和源极可以电连接在一起，用于施加公共参考电势。通常，公共参考电势可以是地电势。
可以使用多个工艺步骤来制造根据本发明的实施例的器件。首先，可以提供半导体衬底。衬底通常可以包括硅。在下一步骤中，在衬底上形成有源区。这包括在衬底上形成栅极、源极和漏极。分别形成栅极和漏极，使得它们沿着具有上述关于图4-6描述的类型配置的器件轴远离栅极延伸。
在下一步骤中，执行硅化来在漏极和源极中形成硅化物部分。使用掩膜来执行该硅化工艺，以保留横向位于漏极触点和源极触点之间的非硅化物区。在硅化步骤之后，可以在器件上提供漏极触点和源极触点它们自身。如上述，漏极触点和源极触点可以沿与器件轴正交的方向相对于彼此横向偏移，由此具有横向分量的电流可以在源极触点和漏极触点之间流动。可以在已经完成硅化之后移除在硅化工艺中使用的掩膜。
如这里描述的，本发明的实施例可以提供具有提高的ESD鲁棒性的ESD器件。图7-9中呈现说明该ESD鲁棒性的提高的数据。数据还说明，与例如上述关于图2描述类型的完全硅化的器件相比，对诸如源极和漏极触点以及横向设置的非硅化物区等特征的包含，不会不利地影响主要器件参数。
图7是示出了与完全硅化的器件相比根据本发明实施例的与ESD器件的传输线脉冲(TLP)电流和电压有关的数据的图。图7还示出了这些器件的漏电流特性。具体地，图7中比较的器件是上述关于图5描述类型的器件和具有类似大小的有源区的完全硅化器件。对于完全硅化的器件，有源区的宽度是120μm并且栅极长度是0.5μm。对于根据发明的实施例的器件，有源区的宽度是120μm，并且栅极长度是0.5μm，以及非硅化物区的横向尺寸W1是0.8μm。
图7中，数据44绘示完全硅化器件的漏电流，而数据46绘示该发明实施例的漏电流。从线44和46的比较中可以看出，根据本发明的实施例的器件下降的TLP电流大幅高于完全硅化器件失效处的TLP电流。具体地，尽管完全硅化的器件在约0.9安的TLP电流处失效，但是根据本发明的器件在稍微超过1.4安的TLP电流处失效。由于根据本发明的器件在显著地高于完全硅化器件的电流处失效，因此可以看出根据本发明的实施例的器件更加鲁棒。该鲁棒性源自横向偏置的源极和漏极的提供，其迫使流经器件的电流具有横向分量，由此电流必须通过横向位于偏置源极和漏极触点之间的非硅化物部分。再次，注意到无需大幅增加有源区的尺寸，已经实现了附加的鲁棒性。
图7中的线40和42绘示了针对已知器件(线40)和根据发明的实施例的器件(线42)的TLP电压与TLP电流。能够看出的，两个器件的触发电压约为8伏特。在快反向(snapback)后，对于两个器件，两个器件的保持电压约为5.5伏特。因此，能够看出诸如触发电压和保持电压等主要器件参数不受到对偏置触点或非硅化物区的包含的影响。因此，根据本发明的实施例，能够提高ESD保护器件的ESD鲁棒性，而不会不利地影响其他器件参数。
图8中，根据以微米为单位的栅极长度绘示完全硅化的器件和根据本发明的器件(再次具有图5中所示类型)的保持电压。具体地，数据点48涉及完全硅化的器件，然而数据点50涉及本发明的实施例。如所看出的，针对分别具有在0.25μm和4μm之间变化的不同的栅极长度的多个不同器件，测量保持电压。
从图8中可以清楚地看出，栅极的长度是变化的，这一点对于保持电压的作用针对完全硅化的器件和根据该发明的实施例的器件二者是实质上相似的。因此，能够总结出，根据本发明的实施例的ESD保护器件的布局不会对不同栅极长度范围上的保持电压产生不利影响。因此，示出了根据本发明的实施例的器件的ESD鲁棒性增强，而不会不利地影响保持电压-并且这一点在不同栅极长度的范围上也适用。
图9中，针对完全硅化的器件(图2中所示的类型)和根据本发明的实施例的器件(同样具有图5中所示类型)，均以微米为单位针对栅极长度来绘制触发电压(Vt1)和ESD鲁棒性(Jt2)。具体地，数据点52和54分别涉及根据本发明的实施例的器件和完全硅化的器件的触发电压。数据点56和58涉及完全硅化的器件和根据本发明的实施例的器件的ESD鲁棒性。
如图9中所示，针对完全硅化的器件和根据本发明的实施例的器件、根据栅极长度的触发电压Vt1基本相似。因此，能够总结出根据本发明的实施例的器件的布局不会不利地影响器件的触发电压。
另一方面，图9清楚地显示了全完硅化的器件的ESD鲁棒性随着在0.25μm与1μm之间栅极长度的增加而显著降低，并且随着栅极长度增加至4μm而继续降低。相反，根据本发明的实施例的器件的ESD鲁棒性基本上不受到栅极长度的影响，并且如果受到栅极长度的影响，实际上随着栅极长度的增加而增加。
图7-9中示出的数据总体上示出了：通过根据本发明的实施例的ESD保护器件的布局，能够提高ESD鲁棒性，而不会不利地影响器件的正常操作。该事实在不同栅极长度的范围上适用。
图10示出了其中可以在BiCMOS设计中实现根据本发明的实施例的器件的各种设计配置。具体地，在图10的示例中，在半导体衬底上的器件的源极、栅极和本体区与地电连接在一起，以形成被配置为充当npn寄生双极晶体管的ggNMOS晶体管。
根据发明的实施例的器件可以提供图10中在附图标记60处示出的初级基于盘(pad-based)的ESD保护。这里，D1是在IO电池中的返回路径ESD二极管，MN1是具有这里公开类型的未硅化的ggNMOS晶体管，该ggNMOS晶体管的尺寸可以调整以维持高ESD电流，并且R1是初级的ESD保护ggNMOS晶体管的栅极到源极分立电阻器。
根据发明的实施例的器件可以提供图10中在附图标记62处示出的次级ESD保护。这里，R0是限制次级ESD保护中的ESD电流的串联电阻器。MN2是充当次级ESD保护的ggNMOS晶体管，并且R2是次级ESD保护ggNMOS晶体管的栅极到源极分立电阻器。
图10中，附图标记64表示要保护的电路。这里，MP0和MP1是反相器的PMOS晶体管，并且MN4和MN5是反相器的NMOS晶体管。
根据发明的实施例的器件还可以被用作本地ESD钳位(在参考符号68处标识)。这里，MN3是充当本地CDM(充电器件模型)钳位的ggNMOS晶体管，并且R3是本地CDM钳位ggNMOS晶体管的栅极到源极的分立电阻器。
根据发明的实施例的器件被还可以用作ESD主要电源钳位，在图10中的附图标记74处标识。这里，参考符号70指示要保护的电路。电源钳位72是有源的双极ESD钳位，并且D0是电源电池中的返回路径ESD二极管。
根据本发明的实施例的ESD保护器件可以应用于使BiCMOS IC设计的安全输入/输出不出故障，例如：
全频谱收发机的信号调节器IC，
用于远程无钥键入的收发机，
可变增益放大器、中功率放大器、低噪声放大器、或者是卫星下变频器的低噪声模块。
因此，已经描述了半导体衬底上的静电放电(ESD)保护器件及其制造法。器件具有有源区。有源区包括栅极。有源区还包括源极，源极包括具有源极触点的硅化物部分。有源区还包括漏极，漏极包括具有漏极触点的硅化物部分。源极和漏极各自沿着器件轴远离栅极延伸。漏极触点沿与器件轴正交的方向相对于源极触点横向偏移，由此源极触点和漏极触点之间的电流具有横向分量。器件还包括横向位于漏极触点和源极触点之间的非硅化物区。
尽管已经描述了发明的特定实施例，但是应认识到可以在所要求保护的发明的范围内作出许多修改/添加和/或替代。

Claims (15)

1.一种半导体衬底上的静电放电(ESD)保护器件，所述器件具有有源区，所述有源区包括：
栅极；
源极，包括具有源极触点的硅化物部分；以及
漏极，包括具有漏极触点的硅化物部分，
其中源极和漏极各自沿着器件轴远离栅极延伸，
其中漏极触点沿与器件轴正交的方向相对于源极触点横向偏移，由此源极触点和漏极触点之间的电流具有横向分量，以及
其中所述器件还包括非硅化物区，所述非硅化物区在横向上位于相邻的漏极触点和源极触点之间。
2.根据权利要求1所述的器件，包括多个漏极触点和多个源极触点。
3.根据权利要求2所述的器件，其中每个漏极触点相对于其相邻源极触点横向偏移。
4.根据权利要求2或3所述的器件，其中所述非硅化物区包括各自横向位于相应一对漏极和源极触点之间的多个非硅化物区段。
5.根据权利要求4所述的器件，其中非硅化物区段的横向尺寸W1为至少0.2μm且至多等于器件的全宽度减去源极触点和漏极触点的横向宽度。
6.根据权利要求4所述的器件，其中非硅化物区段的横向尺寸W1为在0.6μm≤W1≤8μm的范围内。
7.根据权利要求5所述的器件，其中所述非硅化物区段中的每一个具有相同的横向尺寸W1。
8.根据权利要求4所述的器件，其中非硅化物区的多个非硅化物区段的至少一些通过另外的非硅化物区段连接在一起，其中所述另外的非硅化物区段在漏极或源极上横向延伸。
9.根据权利要求8所述的器件，其中所述另外的非硅化物区段的至少一些占据与栅极与相应源极触点或漏极触点的相对侧上的实质上所有漏极或源极。
10.根据权利要求8或9所述的器件，其中所述另外的非硅化物区段的横向尺寸W2在0.5μm≤W2≤2μm的范围内。
11.根据权利要求1所述的器件，其中非硅化物区沿器件轴在有源区的全长上延伸。
12.根据权利要求1所述的器件，包括：用于防止在制造期间非硅化物区的硅化的保护层。
13.根据权利要求1所述的器件，其中所述衬底的栅极、源极和本体区电连接在一起，以施加公共参考电势。
14.一种静电放电(ESD)保护电路，包括前述任一项权利要求所述的器件。
15.一种制造静电放电(ESD)保护器件的方法，所述方法包括：
提供半导体衬底；
通过以下步骤在衬底上形成器件的有源区：
形成栅极、源极和漏极，其中源极和漏极各自沿着器件轴远离栅极延伸，
执行硅化，以在漏极和源极中形成硅化物部分；以及
在漏极的硅化物部分上提供漏极触点并在源极的硅化物部分上提供源极触点，其中漏极触点沿与器件轴正交的方向相对于源极触点横向偏移，由此源极触点漏极触点之间的电流具有横向分量，
其中使用掩膜来执行所述硅化，以保留在横向上位于相邻的漏极触点和源极触点之间的非硅化物区。
CN201510202418.5A 2014-04-24 2015-04-24 半导体 esd 器件 Active CN105047662B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP14165780.9A EP2937906A1 (en) 2014-04-24 2014-04-24 Semiconductor ESD device
EP14165780.9 2014-04-24

Publications (2)

Publication Number Publication Date
CN105047662A CN105047662A (zh) 2015-11-11
CN105047662B true CN105047662B (zh) 2018-05-29

Family

ID=50543488

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510202418.5A Active CN105047662B (zh) 2014-04-24 2015-04-24 半导体 esd 器件

Country Status (3)

Country Link
US (1) US9385116B2 (zh)
EP (1) EP2937906A1 (zh)
CN (1) CN105047662B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102015205527B3 (de) * 2015-03-26 2016-09-29 Robert Bosch Gmbh Transistor mit integriertem Gate-Source-Widerstand
US10985157B2 (en) 2019-09-19 2021-04-20 Elite Semiconductor Memory Technology Inc. Electrostatic discharge protection device and layout design thereof
CN112885828A (zh) * 2019-11-29 2021-06-01 晶豪科技股份有限公司 静电放电保护装置及其布局设计

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102246305A (zh) * 2008-12-22 2011-11-16 剑桥硅无线电通信有限公司 改善的rf cmos晶体管设计

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003208560A1 (en) 2002-04-29 2003-11-17 Koninklijke Philips Electronics N.V. Esd-robust power switch and method of using same
KR20040102190A (ko) 2002-04-29 2004-12-03 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 전계 효과 트랜지스터를 포함하는 파워 스위치 및 그 사용방법
US6933567B2 (en) * 2002-05-15 2005-08-23 Texas Instruments Incorporated Substrate pump ESD protection for silicon-on-insulator technologies
US20040004268A1 (en) * 2002-07-08 2004-01-08 International Business Machines Corporation E-Fuse and anti-E-Fuse device structures and methods
JP2004221441A (ja) * 2003-01-17 2004-08-05 Fujitsu Ltd 半導体集積回路装置
JP2005209792A (ja) * 2004-01-21 2005-08-04 Matsushita Electric Ind Co Ltd 半導体装置
US8080847B2 (en) * 2008-04-08 2011-12-20 Fairchild Semiconductor Corporation Low on resistance CMOS “wave” transistor for integrated circuit applications
GB2476236A (en) * 2009-12-15 2011-06-22 Cambridge Silicon Radio Ltd On-Gate contacts
WO2012119788A1 (en) * 2011-03-10 2012-09-13 Qpx Gmbh Integrated circuit including silicon controlled rectifier
JP2012253241A (ja) * 2011-06-03 2012-12-20 Sony Corp 半導体集積回路およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102246305A (zh) * 2008-12-22 2011-11-16 剑桥硅无线电通信有限公司 改善的rf cmos晶体管设计

Also Published As

Publication number Publication date
CN105047662A (zh) 2015-11-11
US9385116B2 (en) 2016-07-05
EP2937906A1 (en) 2015-10-28
US20150311194A1 (en) 2015-10-29

Similar Documents

Publication Publication Date Title
JP4728833B2 (ja) 半導体装置
US6803633B2 (en) Electrostatic discharge protection structures having high holding current for latch-up immunity
JP4703196B2 (ja) 半導体装置
JP4209432B2 (ja) 静電破壊保護装置
US7848070B2 (en) Electrostatic discharge (ESD) protection structure and a circuit using the same
US9704850B2 (en) Electrostatic discharge protection device comprising a silicon controlled rectifier
JP4765252B2 (ja) 温度検出機能付き半導体装置
CN106575653B (zh) 具有esd元件的半导体装置
US20130228868A1 (en) Electrostatic discharge protection devices
JP4209433B2 (ja) 静電破壊保護装置
CN105047662B (zh) 半导体 esd 器件
JP2006080160A (ja) 静電保護回路
US9349830B2 (en) Semiconductor element and manufacturing method and operating method of the same
JP2005045016A (ja) 半導体集積回路
WO2011108445A1 (ja) Ｅｓｄ保護回路及びこれを備えた半導体装置
JP2008177246A (ja) 半導体装置
JP2011176091A (ja) 半導体素子の保護回路
JP6471557B2 (ja) 半導体装置および半導体装置の試験方法
JP5203850B2 (ja) 静電気保護素子
EP2846359B1 (en) LVTSCR device
US20160260701A1 (en) Esd snapback based clamp for finfet
JP5214704B2 (ja) 半導体装置
JP2007129089A (ja) 半導体装置
JP2009187987A (ja) 半導体装置
US20150279836A1 (en) Integrated circuit electrical protection device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant