CN112885828A - 静电放电保护装置及其布局设计 - Google Patents
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Abstract
本发明涉及一种用于半导体装置的静电放电(ESD)保护装置，其包括栅极、源极以及漏极，所述源极包括具有多个源极接触点的硅化部，所述漏极包括具有多个漏极接触点的硅化部，其中所述源极以及所述漏极沿装置轴线远离所述栅极延伸。所述静电放电保护装置包括电阻保护氧化部，其个别地位于所述多个漏极接触点之间以及所述多个源极接触点之间的所述半导体装置上。
Description
技术领域
本发明涉及一种半导体基板的静电放电(ESD)保护装置。本发明亦涉及制造静电放电(ESD)保护装置。
背景技术
静电放电(ESD)是指具有不同静电势的两个物体之间的静电电荷的自然且快速的转移。静电放电的常见例子包括相对比较无害的例子(例如：在地毯上拖曳移动并触摸门把之后可能会受到的电击)到一些比较极端例子(例如：闪电)。在电子设备领域，特别是集成电路(IC)中，静电放电是一个非常显著的问题。静电放电所产生的高温会导致集成电路元件的金属因融化、接面电热短路、氧化物破裂或其他严重损坏而开路。随着技术规模的缩小，对静电放电的敏感性增加，并且直接连接到I/O焊盘的元件特别容易受到影响。
有鉴于上述情况，现有IC中都存在静电放电保护装置。静电放电(ESD)保护电路可以在许多应用中提供静电放电保护。各种不同的静电放电保护装置可用于此类电路中。它们通常与要保护的电路并行放置，以便可以安全地分流由静电放电事件引起的瞬间放电电流(大电流)。这种装置有时被称为静电放电“箝位器”，因为节点电压被箝位到安全位级。
发明内容
本发明的目的已阐明于权利要求书，独立权利要求可适当地与附加权利要求的特征结合，而不限于权利要求书所公开的内容。
根据本发明的第一目的，提供一种用于半导体装置的静电放电(ESD)保护装置，其包括栅极、源极以及漏极，所述源极包括具有多个源极接触点的硅化部(silicideportion)，所述漏极包括具有多个漏极接触点的硅化部(silicide portion)，其中所述源极以及所述漏极沿着装置轴线远离所述栅极延伸。所述静电放电保护装置包括电阻保护氧化(RPO)部，所述电阻保护氧化部个别地位于所述半导体装置中的所述多个漏极接触点之间以及所述多个源极接处点之间。
根据本发明的所述第一目的的一实施例中，所述电阻保护氧化部包括多个电阻保护氧化区(RPO region)，所述多个电阻保护氧化区与其所位于的所述半导体区域具有相同的宽度。
在根据本发明的所述第一目的的一个实施例中，该电阻保护氧化区分别位于所述多个漏极接触点之间和所述多个源极接触点之间。
在根据本发明的所述第一目的的一个实施例中，所述半导体装置的所述多个漏极接触点群组化为多个漏极接触部，所述多个电阻保护氧化区位于所述多个漏极接触部之间。
在根据本发明的所述第一目的的一个实施例中，所述半导体装置的所述多个源极接触点群组化为多个源极接触部，所述多个电阻保护氧化区位于所述多个源极接触部之间。
在根据本发明的第二目的的一个实施例中，其根据上述实施例，提供一种包括所述静电保护装置的静电放电保护电路。
根据本发明的第三目的的一个实施例中，提出一种布局样式(layout pattern)，其包括栅极区、源极区以及漏极区，所述源极区具有多个源极接触点，所述漏极区具有多个漏极接触点，其中所述源极区以及所述漏极区沿着装置轴线远离所述栅极区延伸。所述布局样式包括电阻保护氧化(RPO)部，其分别在所述多个漏极接触点之间的所述漏极区上以及在所述多个源极接触点之间的所述源极区上部分地覆盖所述半导体装置。
根据本发明的所述第三目的的一个实施例中，所述电阻保护氧化部包括多个电阻保护氧化区，所述多个电阻保护氧化区具有与其覆盖的所述半导体装置的区域相同的宽度。
根据本发明的所述第三目的的一个实施例中，所述多个电阻保护氧化区在所述多个漏极接触点间的所述漏极区上以及所述多个源极接触点间的所述源极区上覆盖所述半导体装置。
根据本发明的所述第三目的的一个实施例中，所述半导体装置的所述多个漏极接触点群组化为多个漏极接触部，所述多个电阻保护氧化区部分地覆盖所述多个漏极接触部之间的所述漏极区。
根据本发明的所述第三目的的一个实施例中，所述半导体装置的所述多个源极接触点群组化为多个源极接触部，所述多个电阻保护氧化区部分地覆盖所述多个源极接触部之间的所述源极区。
根据本发明的至少一个目的，所述静电放电保护装置/电路提供电阻保护氧化层，其位于所述半导体装置的漏极接触点之间及源极接触点之间，用于阻断所述半导体装置中的硅化物扩散(silicided diffusion)，即来自所述半导体装置的输出端且位于于漏极及/或源极表面上的静电放电电流。
附图说明
为了提供对本发明的进一步理解，提出以下附图，并且附图包含在本说明书中并构成本说明书的一部分。附图示出了本发明的实施例，并与说明书一起用于说明本发明。
图1为根据本发明的一较佳实施例的半导体装置的静电放电保护装置的布局设计的俯视图。
图2为根据本发明的另一较佳实施例的半导体装置的静电放电保护装置的布局设计的俯视图。
【附图标记列表】
112 源极接触点
112a 漏极接触部
116 漏极接触点
116a 源极接触部
120 源极
122 栅极
125 主动区
130 漏极
135 电阻保护氧化部
135A～135F 电阻保护氧化区
A 装置轴线
具体实施方式
请参阅图1，其示出了关于本发明的半导体装置的静电放电(electrostaticdischarge,ESD)保护装置的较佳实施例。所述半导体装置位于半导体基板之上。所述基板可包括硅(silicon)。所述基板可包括主体区(body region)，其位于所述半导体装置的各个部件的所在位置之中或之上。
所述半导体装置具有主动区125。所述主动区125包括栅极122、源极120以及漏极130。所述栅极122、所述源极120以及所述漏极130可位于所述基板的主表面(majorsurface)。在此例中，所述栅极122、所述源极120以及所述漏极130为细长状且具有长边，所述长边正交于所述半导体装置的装置轴线，所述装置轴线为图1中被标记为A的虚线。所述装置轴线为所述半导体装置的轴线，所述源极120以及所述漏极130远离所述栅极122延伸。其中，所述源极120可远离所述栅极122并以第一方向沿着所述装置轴线延伸，所述漏极130可远离所述栅极122并以第二方向沿着所述装置轴线延伸，所述第一方向以及所述第二方向彼此大致相反。
所述主动区125包括具有硅化部(silicide portion)的多个区域以及具有电阻保护氧化(resist protective oxide,RPO)部135的多个区域。在一实施例中，所述电阻保护氧化部135可以由任何非硅化物材料(non-silicide material)所产生，但本发明不以此为限制，本技术领域的技术人员可以任何合适的材料制作电阻保护氧化物。例如，任何可以避免硅与金属反应的介电材料。所述电阻保护氧化部135还包括了多个电阻保护氧化区135A～135F(图1中具有交叉阴影处)。所述交叉阴影处的外边为包括硅化物(silicide)的所述半导体装置。例如，所述半导体装置的所述源极120以及所述漏极130包括钴硅化物(Cobalt-Silicide)。然而，应当理解的是，亦可使用其他类型的硅化物。
如图1所示，所述半导体装置亦包括一个或多个源极接触点112以及一个或多个漏极接触点116。然而，实际上，可预想到的是，所述半导体装置可具有多个这样的接触点以增加可以通过所述半导体装置的电流量。
如图1所示，每个漏极接触点116相对于其相邻的所述多个源极接触点112横向偏移。例如，图1中所示的所述装置的左下侧的所述漏极接触点116相对于最左侧的所述源极接触点112偏移。因此，可以预想到的是，至少在一些示例中，所述源极120的区域不具有源极接触点112，所述源极120的所述区域直接面对于所述漏极130的区域，且所述漏极130的所述区域具有漏极接触点116。类似地，若所述漏极130的所述区域直接面对所述源极120其具有源极接触点112的所述区域，所述漏极130的所述区域将不具有漏极接触点116。所述多个漏极接触点116相对于所述多个源极接触点112的这种横向偏移沿着大致垂直于所述装置轴线的方向。可预想的是，所述多个源极接触点112对准于对应的漏极接触点。
如图1所示，根据本发明一实施例的所述静电放电保护装置135，即电阻保护氧化部，以所述多个交叉阴影区135A～135F来示例。所述多个电阻保护氧化区135A～135F可使用适当图样光罩以于制程中形成，所述适当图样光罩包括某种的保护层来避免所述多个电阻保护氧化区135A～135F硅化。下述与图2相关的所述装置亦可以此方法制造。
如图1所示，所述电阻保护氧化区135位于所述漏极130且位于所述多个漏极接触点116之间。所述电阻保护氧化区135亦位于所述源极120且位于所述多个源极接触点112之间。因此，如上所述在所述装置内横向流动的电流必须通过所述电阻保护氧化区135。借此，所述多个电阻保护氧化区135A～135F(其可以例如包括掺杂的硅或任何其他合适的材料)所增加的薄膜电阻(sheet resistance)，其相较于硅化物可以为所述装置提供镇流电阻(ballast resistance)，并以不用大幅增加或减小所述装置尺寸的方式改善了所述装置的静电放电的稳健性。
需注意的是，在本发明中，在任何情况下，所述多个电阻保护氧化区都不会覆盖所述半导体装置的所述栅极122。其原因在于，如果所述半导体装置的栅极122无论如何被任何的电阻保护氧化区135A～135F覆盖，用于覆盖的电阻保护氧化区将会成为所述栅极122的寄生电阻，因此其栅极被覆盖的金属氧化物半导体场效电晶体(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)的切换的速度将会减慢。
根据图1所示的例子，所述电阻保护氧化部135设置为多个分开区域135A、135B、135C、135D、135E和135F。每一个区段位于所述多个漏极接触点116之间或所述多个源极接触点112之间。可以根据预期实现的所需镇流电阻来选择所述电阻保护氧化部135的所述多个区域的宽度。在一较佳实施例中，所述电阻保护氧化部135的所述多个区域的宽度设定为与所述多个区域所在的位置相同。也就是说，所述多个电阻保护氧化区135A、135B以及135C具有所述半导体装置的所述源极120的宽度，而所述多个电阻保护氧化区135D、135E以及135F具有所述半导体装置的漏极130的宽度。
请参考图2，图2是根据本发明另一较佳实施例的半导体装置的静电放电保护装置的布局设计的俯视图。如图2所示，图2中用于所述静电放电保护装置的所述半导体装置与图1中的所述半导体装置基本相同。其差别在于，图2中的所述半导体装置的所述多个漏极接触点和所述多个源极接触点分别进一步群组化为多个漏极接触部112a和多个源极接触部116a。所述多个漏极接触部112a包括多个漏极接触点而所述多个源极接触部116a包括多个源极接触点。
在图2中，所述静电放电保护装置135，即所述电阻保护氧化部，亦包括多个电阻保护氧化区135A～135F。所述多个电阻保护氧化区135A～135C位于所述多个漏极接触部112a之间，而所述多个电阻保护氧化区135D～135F位于所述多个源极接触部116a之间。
类似于图1中的所述静电放电保护装置，在本实施例中，所述静电放电保护装置135也从不覆盖所述半导体装置的栅极区，以避免其所导致的任何切换延迟，其中，栅极区被覆盖的所述电阻保护氧化部135所伴随的寄生电阻将引起切换的延迟。
综上所述，本发明提出了一种形成于半导体基底上的半导体装置的静电放电保护装置及其布局样式。在一些实施例中，本发明还提出了利用上述所述静电放电保护装置的静电放电保护电路。例如，本技术领域的技术人员可以采用由根据本发明的所述静电放电保护装置作为一开关电路使用的金属氧化物半导体场效电晶体。
在一些情况下，现有技术的特征、结构或操作未详细的示出或说明。此外，前述的特征、结构或操作可以在一个或多个实施例中以任何合适的方式组合。可以理解的是，本发明附图中所描述和说明的实施例的组件，其可以各种不同的配置来布置和设计。
虽然为了简洁而省略叙述，然在本发明的较佳实施例中，包括本发明所述的方法、装置以及系统的所有组合和置换。
上述实施例仅用以说明本发明的技术方案，而非对其限制；本领域的普通技术人员应当理解：其依然可以对上述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (11)
1.一种用于半导体装置的静电放电保护装置，其具有栅极、源极以及漏极，所述源极包括硅化部，其具有多个源极接触点，所述漏极包括硅化部，其具有多个漏极接触点，其中所述源极以及所述漏极沿装置轴线远离所述栅极延伸，其特征在于，所述静电放电保护装置包括：
电阻保护氧化部，位于所述多个漏极接触点之间以及所述多个源极接触点之间的所述半导体装置上。
2.根据权利要求1所述的用于半导体装置的静电放电保护装置，其特征在于，所述电阻保护氧化部包括多个电阻保护氧化区，所述多个电阻保护氧化区与其所位于的半导体区域具有相同宽度。
3.根据权利要求2所述的用于半导体装置的静电放电保护装置，其特征在于，所述多个电阻保护氧化区个别地位于所述多个漏极接触点之间以及所述多个源极接触点之间。
4.根据权利要求2所述的用于半导体装置的静电放电保护装置，其特征在于，所述半导体装置的所述多个漏极接触点群组化为多个漏极接触部，所述多个电阻保护氧化区位于所述多个漏极接触部之间。
5.根据权利要求2所述的用于半导体装置的静电放电保护装置，其特征在于，所述半导体装置的所述多个源极接触点群组化为多个源极接触部，所述多个电阻保护氧化区位于所述多个源极接触部之间。
6.一种静电放电保护电路，其特征在于，所述静电放电保护电路包括：权利要求1至5中任一项所述的静电放电保护装置。
7.一种用于半导体装置的布局样式，其包括栅极区的布局、具有多个源极接触点的源极区以及具有多个漏极接触点的漏极区，其中所述源极区以及所述漏极区沿装置轴线远离所述栅极区延伸，其特征在于，所述布局样式包括：
电阻保护氧化部，其在所述多个漏极接触点之间的所述漏极区上以及在所述多个源极接触点之间的所述源极区上个别地部分覆盖所述半导体装置。
8.根据权利要求7所述的用于半导体装置的布局样式，其特征在于，所述电阻保护氧化部包括多个电阻保护氧化区，所述多个电阻保护氧化区与其覆盖的所述半导体装置的所述区域具有相同的宽度。
9.根据权利要求8所述的用于半导体装置的布局样式，其特征在于，所述多个电阻保护氧化区覆盖于所述多个漏极接触点之间的所述漏极区上以及所述多个源极接触点之间的所述源极区上的所述半导体装置。
10.根据权利要求8所述的用于半导体装置的布局样式，其特征在于，所述半导体装置的所述多个源极接触点群组化为多个漏极接触部，所述多个电阻保护氧化区部分地覆盖所述多个漏极接触部之间的所述漏极区。
11.根据权利要求8所述的用于半导体装置的布局样式，其特征在于，所述半导体装置的所述多个源极接触点群组化为多个源极接触部，所述多个电阻保护氧化区部分地覆盖所述多个源极接触部之间的所述源极区。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020049125A (ko) * | 2000-12-19 | 2002-06-26 | 박종섭 | 반도체 디바이스의 정전기 보호 소자 |
| US20030006463A1 (en) * | 2001-07-05 | 2003-01-09 | Kenji Ichikawa | Protection transistor with improved edge structure |
| JP2004221441A (ja) * | 2003-01-17 | 2004-08-05 | Fujitsu Ltd | 半導体集積回路装置 |
| US20130001686A1 (en) * | 2011-07-01 | 2013-01-03 | Magnachip Semiconductor, Ltd. | Electro-static discharge protection device |
| CN105047662A (zh) * | 2014-04-24 | 2015-11-11 | 恩智浦有限公司 | 半导体esd器件 |
| US9368484B1 (en) * | 2015-05-28 | 2016-06-14 | United Microelectronics Corp. | Fin type electrostatic discharge protection device |
-
2019
- 2019-11-29 CN CN201911205890.9A patent/CN112885828A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020049125A (ko) * | 2000-12-19 | 2002-06-26 | 박종섭 | 반도체 디바이스의 정전기 보호 소자 |
| US20030006463A1 (en) * | 2001-07-05 | 2003-01-09 | Kenji Ichikawa | Protection transistor with improved edge structure |
| JP2004221441A (ja) * | 2003-01-17 | 2004-08-05 | Fujitsu Ltd | 半導体集積回路装置 |
| US20130001686A1 (en) * | 2011-07-01 | 2013-01-03 | Magnachip Semiconductor, Ltd. | Electro-static discharge protection device |
| CN105047662A (zh) * | 2014-04-24 | 2015-11-11 | 恩智浦有限公司 | 半导体esd器件 |
| US9368484B1 (en) * | 2015-05-28 | 2016-06-14 | United Microelectronics Corp. | Fin type electrostatic discharge protection device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |