KR20040102190A - 전계 효과 트랜지스터를 포함하는 파워 스위치 및 그 사용방법 - Google Patents

전계 효과 트랜지스터를 포함하는 파워 스위치 및 그 사용방법 Download PDF

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KR20040102190A
KR20040102190A KR10-2004-7017356A KR20047017356A KR20040102190A KR 20040102190 A KR20040102190 A KR 20040102190A KR 20047017356 A KR20047017356 A KR 20047017356A KR 20040102190 A KR20040102190 A KR 20040102190A
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Abstract

전계 효과 트랜지스터(FET)를 포함하는 파워 스위치는 반도체 바디 내의 액티브 영역과, 상기 액티브 영역 내에 형성되며 주기적 구조를 갖는 채널과, 상기 액티브 영역 내의 소스 확산 구역 및 드레인 확산 구역을 포함하며, 상기 소스 확산 구역은 상기 드레인 확산 구역으로부터 상기 채널의 상기 주기적 구조의 절반 주기만큼 이격되며, 각각의 소스 확산 구역은 소스 컨택트를 가지며, 각각의 드레인 확산 구역은 드레인 컨택트를 갖는다. 상기 소스 컨택트 및 상기 드레인 컨택트는 각각 상기 채널의 대칭 평면을 가로지르는 방향으로의 행으로 정렬된다. 전류 경로들은 서로 교번하는 소스 확산 구역 및 드레인 확산 구역과 관련하여 소스 컨택트와 드레인 컨택트 간의 실질적으로 동일한 직렬 저항을 갖는다. ESD에 대해 견고한 파워 스위치는 매우 컴팩트하며 고전압에 적합하다.

Description

전계 효과 트랜지스터를 포함하는 파워 스위치 및 그 사용 방법{ESD-ROBUST POWER SWITCH AND METHOD OF USING SAME}
US6,002,156은 정전 방전(ESD)/정전 오버스트레스(EOS)로부터 집적 회로를 보호하는 MOSFET를 개시하고 있다. 이 집적 회로는 MOS 트랜지스터를 갖는 IC이다. MOS 트랜지스터를 갖는 IC의 가장 일반적인 보호 회로는, 드레인이 그 IC의 보호받을 핀에 접속되며, 그 소스 및 게이트가 접지에 접속되는 NMOS 트랜지스터이다. 이 보호 레벨은 NMOS의 채널의 폭을 통해 조정될 수 있다. 전압 상태에 따라, NMOS 트랜지스터의 기생 바이폴라 트랜지스터는 보호받을 핀과 접지 간의 주요한 전류 경로가 된다. 이 바이폴라 트랜지스터는 핀 전압이 접지에 대해 포지티브로 될 때 스냅 백 영역(snap-back region)에서 동작한다.
이 공지의 MOSFET는 컴팩트한 레이아웃을 갖는다. 채널은 구불구불한 형상(meandering shape)을 갖는다. 주기적 패턴으로 반복되는 이 구불구불한 채널의 부분은 주기(period)가 된다. 상기 채널의 구불구불한 구조의 결과로서, 단위 면적당 채널의 폭은 증가하게 된다. 단위 면적당 채널의 폭의 증가는 ESD 보호의 결과에 의해 전류 레벨이 높아진다는 효과를 가지게 된다. 또한, 상기 ESD 보호는 공간을 덜 차지하게 된다. 이러한 공지의 실시예에서, 단위 면적당 폭의 이득은 최대 40%이다.
이 공지의 MOSFET의 결점은, 컴팩트한 레이아웃으로 인해, 확산 구역에서 낮은 직렬 저항만이 가능하며, 그에 따라 트랜지스터가 고전압 피크를 다루기에는 적합하지 않다는 것이다. 또한, MOSFET는 높은 게이트 저항을 가지며, 그 결과, 상기 MOSFET 디바이스는 고속으로 스위칭할 수 없으며 게이트 전압이 제어될 수가 없다.
상기 디바이스의 ESD 견고성을 테스트하기 위해, 일반적으로는 인체 모델(Human Body Model(HBM))과 충전형 디바이스 모델(Charged Device Model(CDM))이 사용된다. HBM의 경우, 인체에 디바이스가 터치하게 될 경우에 발생할 수도 있는 방전의 시뮬레이션이 발생한다. 인체는 지정된 전압으로 충전되는 100㎊의 캐패시터로 표현될 수 있다. 이 캐패시터는 이어서 상기 디바이스 및 1500옴의 저항을 통해 충전된다.
CDM은 금속 기반 영역과 접촉하는 충전형 장치를 시뮬레이션하며, 이는 전형적으로 자동화 처리 장치의 경우에 발생한다.
일반적으로, 스냅 백 영역에서 동작하는 NMOS 보호 디바이스의 주된 오류 메카니즘은 제 2 브레이크다운이다. 제 2 브레이크다운은, 임팩트 이온화 전류의 감소분이 충전 캐리어의 열 발생에 대해 무시가능한 정도일 때 상기 디바이스 내로 열 폭주(thermal runaway)를 야기하는 현상이다. 제 2 브레이크다운은 자체 가열의 결과로서 상기 디바이스에 고전류가 흐르는 경우에 발생한다. 이러한 구조체를 제 2 브레이크다운이 발생하는 임계 온도로 가열시키는데 필요한 시간은 상기 디바이스의 레이아웃과 그 디바이스의 스트레스 파워 분포도(stress power distribution)에 따라 달라진다.
본 발명은 전계 효과 트랜지스터(FET)를 포함하는 파워 스위치(power switch)에 관한 것으로, 이 FET는 반도체 바디 내의 액티브 영역과, 상기 액티브 영역 내에 형성되며 주기적 구조를 갖는 채널과, 상기 액티브 영역 내의 소스 확산 구역과 드레인 확산 구역을 포함하며, 상기 소스 확산 구역은 드레인 확산 구역으로부터 상기 채널의 주기적 구조의 절반의 주기만큼 이격되며, 각각의 소스 확산 구역은 소스 컨택트를 가지며, 각각의 드레인 확산 구역은 드레인 컨택트를 가진다.
본 발명은 또한 본 발명에 따른 파워 스위치의 사용 방법에 관한 것이다.
도 1은 칩 상의 본 발명에 따른 파워 스위치의 위치를 개략적으로 도시한다.
도 2는 본 발명에 따른 파워 스위치의 실시예의 평면도를 도시한다.
도 3은 확대된 스케일로 도 2의 구역 A를 도시한다.
도 4는 도 2의 B-B에 따른 단면도이다.
도 5는 도 2의 C-C에 따른 단면도이다.
도 6은 인체 모델(HBM)에 따른 테스트 셋업에서 본 발명의 파워 스위치를 개략적으로 도시한다.
도 7은 접지형 게이트 NMOS 디바이스 구성을 개략적으로 도시한다.
도 8은 종래 기술의 파워 스위치의 실시예를 도시한다.
도 9는 애벌랜치 브레이크다운 특성을 도시한다.
도 10은 ESD 전류에 미치는 게이트의 폭의 영향을 그래프로 도시한다.
도 11은 ESD 전류에 미치는 실리사이드화의 영향을 그래프로 도시한다.
본 발명의 목적은 전압 피크에 대해 보다 견고한, 서두에서 기술한 타입의 파워 스위치를 제공하는데 있다.
본 발명에 따른 파워 스위치의 경우, 상기 목적은, 소스 컨택트 및 드레인 컨택트 각각이 채널의 대칭적인 평면에 대해 가로지르는 방향의 열을 형성하며, 전류 경로가 서로 교번하는 소스 확산 구역 및 드레인 확산 구역과 관련하여 소스 컨택트와 드레인 컨택트 간에 실질적으로 동일한 직렬 저항을 갖게 되는 것에 의해달성된다.
이 직렬 저항에 의하여, 트랜지스터의 부분이 스냅 백 영역으로 들어가서 드레인 전압을 감소시키게 한다는 것이 확인되면, 직렬 저항의 양단의 전류가 증가하는 경우에 전압이 충분하게 발생될 수 있어, 상기 트랜지스터의 다른 부분의 스냅 백을 위한 트리거 전압은 전류 밀도를 파괴적인 값으로 국부적으로 증가시키지 않고도 다시 달성될 수 있다.
각각의 확산 구역의 소스 컨택트와 드레인 컨택트 사이의 전류 경로들 내의 동일한 직렬 저항의 결과로서, 전류는 전체 액티브 영역에 걸쳐 보다 균일하게 분포된다. ESD 전류의 개선된 스프레드(spread)는 열의 분포를 보다 균일하게 하며, 그 결과, 국부 가열(local heating)이 감소하고 제 2 브레이크다운이 덜 용이하게 발생한다. 종래 기술과 비교할 경우, 본 발명의 FET는 전형적으로 2000-8000V(HBM)의 고전압 피크를 처리하는데 보다 더 적합하며 보다 높은 ESD 전류를 접지로 배출하는데 보다 더 적합하다.
바람직하게도, 소스 컨택트의 행 및 드레인 컨택트의 행은 채널의 주기적 구조에 의해 클램프되는 영역 외부에 위치한다. 컨택트들을 비교적 멀리 이격시킴으로써 직렬 저항이 생성된다. 이 소스 컨택트와 드레인 컨택트 간의 직렬 저항은 소스 컨택트 행과 드레인 컨택트 행 간의 거리를 통해 정확히 조정될 수 있다. 본 발명의 FET의 스위칭 동작에 역효과를 끼치지 않도록 하기 위해서는, 직렬 저항은 단지 상기 트랜지스터의 온 저항(on-resistance)의 적은 부분에 해당할 뿐이다. 그러나, 고전압 피크에 견디고 그리고 관련 ESD 전류를 접지로 안전하게 배출하기위해서는, 직렬 저항은 충분히 커야 한다. 실제로, 직렬 저항은 전형적으로 상기 트랜지스터의 온 저항의 10% 정도이다. 이 직렬 저항은 제 2 브레이크다운에 의한 디바이스의 불안정성과 파괴를 배제시킨다.
소스 컨택트의 행과 드레인 컨택트의 행은 채널의 절반의 주기에 해당하는 거리에 걸쳐 그 행의 방향으로 지그재그형으로 배열된다(staggered).
FET의 대칭적인 레이아웃이 획득되는 결과로서, 상기 FET는 보다 높은 고전압과 ESD 전류로 용이하게 스케일될 수 있다.
FET의 특정 레이아웃은 균일한 스트레스 전류 분포를 획득하고 매우 컴팩트한 FET를 획득하는 기능을 한다. 이 레이아웃은 반도체 바디에 대해 적어도 거의 수직으로 연장되며 소스 컨택트 행 또는 드레인 컨택트 행과 교차하는 평면에서의 반사면 상에, 채널의 미러 이미지가 되는 추가적인 채널이 제공되도록 형성된다. 상기 추가의 채널은 상기 채널에 대해 전기적으로 병렬 접속되어, 그 레이아웃은 비교적 높은 수 암페어의 전류를 접지로 배출하는데 적합하다. 본 발명의 FET에 의해 처리될 전압의 피크가 높을 수록, 보다 많은 전기적 병렬 접속 채널들이 필요하다. 이 대칭적인 레이아웃은 FET의 비교적 소형의 액티브 표면과 조합하여 적절한 스케일링을 가능케 한다. 본 발명의 FET에 의해 점유되는 공간이 종래의 기술과 비교할 경우 감소된다는 것이 커다란 이점이 된다. 특히, DC-DC 컨버터와 같이, 수 밀리미터의 비교적 적은 표면을 갖는 IC의 경우, FET는 칩 표면의 상당한 부분을 점유하기 때문에 상당한 공간을 절약할 수가 있다.
소스 컨택트 및 드레인 컨택트가 상기 채널 및 상기 추가 채널에 의해 둘러싸이는 상기 소스 확산 구역 및 상기 드레인 확산 구역 내의 중심에 위치하기 때문에, 소스 컨택트와 드레인 컨택트 간의 전류 경로들은 채널의 모든 주기에 대해 동일하다.
소스 확산 구역들이 제 1 도전성 타입이며 제 2 도전성 타입의 구역에 의해 서로 이격될 수 있다. 그러나, 소스 확산 구역들은 가령 금속화 패턴에 의해 전기적으로 상호 접속된다. 소스 확산 구역들이 전기적으로 상호 접속되기 때문에, ESD 이벤트는 소스 구역 캐스케이드(source-zone cascade)를 트리거한다. 그 덕분에, 스냅 백은 국부적으로 발생하는 것이 아니고, 커다란 표면 영역에 걸쳐 발생한다. 전류는 FET의 표면에 걸쳐 보다 균일하게 분포한다.
소스 구역 혹은 드레인 구역에 대해 다수의 컨택트들이 제공될 수 있다. 그 결과, 컨택트 저항의 영향은 감소된다.
일반적으로 MOS 또는 BiCMOS 트랜지스터를 갖는 IC는 MOSFET에 의해 보호된다. ESD 디바이스 및 IC의 MOS 트랜지스터는 동시에 제조된다.
반도체 바디의 액티브 영역 상에는 유전체 및 게이트 구조체가 존재한다. 게이트는 유전체에 의해 상기 반도체 바디로부터 전기적으로 절연된다. 게이트는 소스 및 드레인 구역의 주입을 위한 마스킹으로서 사용된다. 소스 및 드레인 구역의 확산 후에, 게이트 아래에 채널을 형성한다.
채널이 게이트에 대해 자기 정렬되기 때문에, 채널은 게이트의 주기적 구조를 따르게 된다.
일반적으로, 게이트는 고도핑 폴리실리콘의 층으로부터 형성된다. 게이트의시트 저항은 전형적으로 실리사이드화되지 않은 폴리실리콘 대신에 실리사이드화된 폴리실리콘을 사용하여 50배 만큼 감소될 수 있다. 이러한 커다란 게이트 저항 감소는 게이트 리프팅(gate lifting)을 배제시킨다. 드레인과 게이트 간의 오버랩 캐패시턴스로 인해, 높은 드레인 전압 변동시 게이트 전위 리프팅(gate-potential lifting)의 위험이 존재한다. 게이트 전위는 가령, 출력 버퍼에서 (PMOS 트랜지스터와 같은) 또다른 트랜지스터를 스위칭할 경우에 리프팅될 수 있다. 스위칭 오프의 결과, dV/dt는 FET를 동작시켜 게이트 전압이 상승되도록 한다. 작은 게이트 저항의 결과로서 발생하는 짧은 RC 지연은 FET의 고속 스위칭을 가능케 하는 장점을 추가로 갖는다. 낮은 게이트 저항값에서 전하는 접지로 바로 배출되며 게이트 전압은 거의 0볼트로 유지된다. 실리사이드화된 게이트의 실질적인 이점은 ESD 보호의 실리사이드화 동안 특정의 보호 마스크가 필요하지 않다는 것이다. 그 결과, 하나의 마스킹 단계가 절약될 수 있다. 또한, 마스크를 정렬하기 위해 구성되는 여분의 허용 오차는 더이상 필요하지 않다. 보호 마스크가 없더라도 공간 및 비용을 모두 절약할 수가 있다.
채널과 마찬가지로 게이트가 추가의 게이트를 형성하는 미러 이미지를 갖는다는 점에서 게이트 저항을 추가적으로 감소시킬 수 있으며, 게이트의 각각의 주기는 그의 미러 이미지의 주기에 전기적으로 병렬 접속된다.
바람직하게도, 게이트와 그 미러 이미지의 주기 간의 접속은 상기 게이트 및 상기 추가 게이트용으로 사용된 것과 동일한 재료로 행해진다. 상기 게이트 및 상기 추가 게이트의 정의에 의해 상기 접속들은 동시에 형성된다. 매우 적합한 재료는 가령, As, P, Sb 또는 B의 고도핑을 갖는 폴리실리콘이다.
바람직한 실시예에서, 상기 채널의 주기적 구조는 구불구불한 형상을 갖는다.
채널의 구불구불한 형상의 결과로서, 단위 면적당 채널의 폭은 증가한다. 또한, 그 채널의 길이 및 폭은 정확히 정의된다.
본 발명의 바람직한 방법에서, 파워 스위치는 접지된 게이트 구성으로 NMOS 트랜지스터에 의해 전기적으로 접속되며, 반도체 바디는 접지에 전기적으로 접속되는 낮은 임피던스의 기판을 포함한다. ESD 전압 펄스의 경우, 드레인 상의 전위는 기판에 대해 자유롭게 변동될 수 있으며, 그 결과, 기생 드레인 기판 캐패시턴스를 상당히 감소시킬 수 있다.
본 발명에 따른 파워 스위치의 이러한 측면들 및 그외 기타 측면들은 아래에서 설명되는 실시예를 참고하면 명백해질 것이다.
도 1에 도시한 NMOS 트랜지스터는 출력 버퍼 내의 파워 스위치이다. NMOS는 또한 바람직하지 못한 고전압 피크의 결과로서 집적 회로의 출력에서 발생될 수 있는 전압을 제한하는 기능을 한다. NMOS 트랜지스터는 ESD에 대해 견고하다. ESD 방전의 경우, NMOS 트랜지스터는 공지의 경로를 통해 ESD 전류를 제거하는데 적절히 사용될 수 있다. 단지 수 밀리미터의 표면 영역을 갖는 DC-DC 컨버터와 같이, 비교적 소형의 IC의 경우, 상당한 퍼센트의 (50%만큼이나 높은)표면이 ESD 보호에 의해 점유된다.
도 2에 도시된 바와 같이 본 발명에 따른 파워 스위치는 MOSFET(1)이다.
FET(1)는 반도체 바디(3) 내의 액티브 영역(2)과, 상기 액티브 영역(2) 내에 형성되며 주기적 구조를 갖는 채널(4)과, 상기 액티브 영역(2) 내의 소스 확산 구역(5) 및 드레인 확산 구역(6)을 포함한다.
소스 확산 구역(5)은 드레인 확산 구역(6)으로부터 채널(4)의 주기적 구조의절반 주기(7)만큼 이격되어 있다. 각각의 소스 확산 구역(5)은 소스 컨택트(8)를 가지며, 각각의 드레인 확산 구역(6)은 드레인 컨택트(9)를 갖는다.
소스 컨택트(8) 및 드레인 컨택트(9) 각각은 채널의 대칭 평면(12)을 가로지르는 방향으로의 행(10, 11)을 형성한다. 서로 교변하는 소스 확산 구역(5)과 드레인 확산 구역(6)과 관련되는 소스 컨택트(8)와 드레인 컨택트(9) 간의 전류 경로들은 적어도 거의 동일한 직렬 저항이 된다.
도 2에 도시된 실시예에서, 채널의 주기적 구조는 구불구불한 구조이다. MOSFET의 채널은 0.5㎛의 길이를 갖는다. 그 채널의 전체 폭은 600㎛이다. 구불구불한 채널은 4.2㎛의 주기를 갖는다. 소스 컨택트의 행(10)은 제 1 구불구불 채널의 왼쪽에 위치한다. 드레인 컨택트의 행(11)은 제 1 채널의 오른쪽에 위치하며, 소스 컨택트의 행(10)에 대해 2.1㎛만큼 시프트된다. 만약 ESD 이벤트에 의해 드레인 컨택트에 전압이 인가된다면, 소스와 드레인 사이에 ESD 전류가 흐르기 시작한다. 소스(8)와 드레인(9) 간의 전류 경로들은 상이한 위치에서 교차적으로 구불구불한 채널(4)의 주기(7)와 관련된다. 각각의 전류 경로에 대해 직렬 저항값이 동일하기 때문에, 채널의 주기(7) 상의 전류 분포는 매우 균일하다
도 3은 소스 컨택트(8)와 드레인 컨택트(9) 간의 전류 경로(I1, I2)를 개략적으로 도시한다. 소스 컨택트 행(10)과 드레인 컨택트 행(11)은 채널(4)의 주기적 구조에 의해 클램프되는 영역(13)의 외부에 위치한다. 도시된 실시예에서, 소스 및 드레인 구역들의 각각의 전류 경로(I1, I2)의 직렬 저항값은 서로 결합하여소스 확산 구역 및 드레인 확산 구역의 시트 저항값의 대략 8배에 이른다.
도 2에 도시된 FET의 레이아웃은 대칭성이 매우 높기 때문에 매우 컴팩트하다. 반도체 바디(3)에 대해 적어도 거의 수직으로 연장되며 소스 컨택트 행(10) 또는 드레인 컨택트 행(11)과 교차하는 평면에서의 반사 면상에 채널(4)의 미러 이미지가 되는 추가적인 채널(14)이 제공된다. 상기 추가적인 채널(14)이 상기 채널(4)에 전기적으로 병렬 접속되므로, 비교적 높은 ESD 전류가 접지로 배출될 수 있다.
소스 컨택트(8) 및 드레인 컨택트(9)는 상기 채널(4)과 상기 추가적 채널(14)에 의해 둘러싸이는 소스(5) 확산 구역과 드레인(6) 확산 구역 내의 중앙에 위치한다. 소스 혹은 드레인 컨택트로부터 상기 구불구불한 채널까지의 최단 거리는 단지 1㎛이다. 드레인 컨택트로부터 채널까지의 거리가 4.5㎛인 종래의 기술과는 달리, 도시된 실시에에서는 단지 1㎛만이 필요하다. 이러한 것은 액티브 표면 영역의 상당한 절약을 의미한다.
도 3에 도시된 점선의 정방형은 다수의 컨택트들(16, 17, 18, 19)이 소스 혹은 드레인 구역마다 제공된다는 것을 나타낸다. 구불구불한 채널까지의 최소 거리는 설계 룰(본 실시예의 경우 0.6㎛)에 의해 결정된다.
게이트(20)는 채널(4)로부터 전기적으로 절연된다. 게이트(20) 아래의 채널(4)은 게이트(20)와 동일한 주기적 구조를 갖는다.
소스(5) 확산 구역과 드레인(6) 확산 구역 모두는 소스 컨택트 행(10) 혹은 드레인 컨택트 행(11)을 제각기 상호 접속하는 인터디지탈형 금속화 패턴에 의해전기적으로 상호 접속된다.
도 4는 NMOSFET의 단면도이다. 고도핑된 p 타입 기판 상에는 액티브 영역(2)을 SiO2와 같은 절연 재료에 의해 둘러싸이는 반도체 바디(3) 내에 형성한다. 액티브 영역(2)은 붕소로 도핑된다. 반도체 바디의 표면 상에는 10㎚의 SiO2의 게이트 유전체를 제공한다. 이어서, 250㎚의 두께를 갖는 폴리실리콘 층을 증착한다. 상기 폴리실리콘 층을 패터닝하여 게이트(20)를 형성한다. 소스(5) 및 드레인(6)의 연장부를 형성하는 얕은 소스 및 드레인 확산 구역은 p이온을 4e13 at/㎠의 도즈량과 25keV의 에너지를 사용하여 주입한다. 소스(5) 확산 구역과 드레인(6) 확산 구역은 As 이온을 4e15 at/㎠의 도즈량과 100keV의 에너지를 사용하여 주입한다. 실리사이드화되지 않은 n 타입의 As 구역의 시트 저항은 외방 확산 우 55옴/스퀘어이다.
폴리실리콘 게이트(20)는 소스 및 드레인 확산 구역과 동시에 도핑된다. As 도핑된 폴리실리콘의 시트 저항은 135옴/스퀘어이다. 폴리실리콘 게이트(2)에 인접하게 스페이서를 형성한 이후에, Ti/TiN 다중층이 30㎚/25㎚의 두께로 제공된다. 고속열처리(RTP) 과정 동안, 게이트와 소스 및 드레인 확산 구역 상에, 730℃로 20초 동안 N2에서 대략 70㎚의 TiSi2을 형성한다. 실리사이드화된 폴리실리콘의 시트 저항은 2.3옴/스퀘어이다. 실리사이드화된 소스 및 드레인 확산 구역의 시트 저항은 2.3옴/스퀘어이다.
액티브 영역에 대한 컨택트들은 당업자에게 공지된 방식으로 텅스텐 플러그를 사용하여 형성된다. 소스 컨택트들은 알루미늄 금속화 패턴에 의해 상호 접속된다. 드레인 컨택트들도 또한 알루미늄 금속화 패턴에 의해 상호 접속되며, 이 금속화 패턴은 핑거 구조(finger structure)를 형성한다.
도 5에서, 게이트와 그 미러 이미지(24)의 주기(23) 간의 접속(25)은 NMOSFET용으로 도시된다. 그 접속은 상기 게이트(20)와 상기 추가적인 게이트(21)와 동시에 4e15 at/㎠의 농도의 As로 도핑된 폴리실리콘으로부터 제조된다. 폴리실리콘 게이트(20, 21)는 소스 및 드레인 확산 구역과 동시에 도핑된다. As 도핑된 폴리실리콘의 시트 저항은 135 옴/스퀘어이다. n 타입 소스(5) 확산 구역은 p-epi 영역(5)에 의해 서로로부터 전기적으로 절연된다.
도 6(a)에 도시된 인체 모델(HBM) 테스트 셋업에서, NMOS 트랜지스터는 ESD 견고성을 위해 테스트된다. 2000-8000볼트의 전압은 100㎊의 캐패시터에 인가된다. 전압은 1.5k옴의 저항 양단과 NMOS 트랜지스터에서 방전된다. 소정의 전압, 즉 트리거 전압 Vtr에서, 애벌랜치 전류는 드레인-기판 접합의 브레이크다운의 결과에 의해 바이폴라 트랜지스터를 턴온시킬 정도로 매우 크다. 기생 바이폴라 트랜지스터가 도전 상태로 되자마자, 스냅 백이 발생하여 홀드 전압 VH에 감소하는 전압을 야기한다. 도 6(b)는 상이한 전류 경로들의 소스 확산 구역 및 드레인 확산 구역 내의 직렬 저항을 개략적으로 도시한다. 도 2에 도시된 실시예에서, 소스 컨택트와 드레인 컨택트 간의 직렬 저항의 합은 실리사이드화된 소스 확산 구역 및 드레인 확산 구역의 시트 저항의 대략 8배가 된다. 전류 경로에 따라, 소스 확산저항(27)은 드레인 확산 저항(28)을 초과할 수 있다는 것이 개략적으로 도시된다. 본 발명의 본질은 소스 확산 저항(27) 및 드레인 확산 저항(28)의 합이 모든 전류 경로들에 대해 적어도 거의 동일하다는 것이다. 홀드 전압 VH에 도달하자마자, 확산 저항이 소스 확산 구역에 존재하는지 혹은 드레인 확산 구역에 존재하는지에 관한 것은 전기적 관점에서는 문제가 되지 않는다.
실리사이드화된 확산 구역 내의 저항들의 합은 8*2.3옴=18.4옴의 직렬 저항갑에 대응한다. 도시된 실시예에서, 8*4=32의 섹션이 존재하여, 트랜지스터의 직렬 저항은 대략 600 m옴이 된다.
HBM 모델 테스트에서, NMOS 트랜지스터는 2000볼트를 초과하는 전압에 대해서 견고하다. ESD 민감도와 관련하여, 트랜지스터는 인체 모델의 클래스 2에 속한다. 트랜지스터의 저항은 온 상태에서 5옴이며, 직렬 저항은 600 m옴이다. 액티브 영역의 전체 표면은 2043 스퀘어이다.
동작시, NMOSFET는 도 7에 도시된 바와 같은 접지형 NMOS 구성으로 접속된다. 종래의 구조에서 사용되는 p웰 컨택트 대신에 고도핑의 0.01옴/㎝의 p 타입 기판은 후방 컨택트로서 접지에 접속된다는 것이 특징적이다. 이 p 타입 기판의 컨택팅은 p웰과 비교할 때 상당한 이점을 갖는다. 제 1 위치에서, p 웰 컨택트에 의해 점유되는 공간이 절약된다. 보다 중요한 것은 기판에 대한 드레인의 기생 캐패시턴스가 존재하지 않는다는 것이다. 드레인 구역의 전위는 기판에 대해 자유롭게 변동할 수 있다. 드레인 확산 구역의 비교적 큰 면적은 드레인-기판 기생 캐패시턴스가 상당히 감소될 수 있다는 것을 의미한다.
도 2에 도시된 FET의 레이아웃은 종래의 핑거 구조보다 더 컴팩트하다. 도 8은 2000-5000볼트의 전압 피크에 대해 ESD 견고성을 보이는 종래의 핑거 구조를 도시한다. 트랜지스터의 채널의 폭은 500㎛이다. 온 상태에서의 트랜지스터의 저항은 6옴이며, 직렬 저항은 600m옴이다.
종래의 핑거 구조에서, 추가적인 직렬 저항은 소스, 게이트 및 드레인의 실리사이드화를 차단하기 위한 추가의 마스크(30)에 의해 생성된다. 보호 마스크는 드레인 측 상에서 폴리실리콘 게이트와 4㎛만큼 오버랩하며, 소스 측 상에서는 1.7㎛만큼 오버랩한다. 이러한 것은 보다 많은 공간을 차지할 뿐아니라 게이트의 저항을 50배만큼 증가시킨다. 그 결과, 대형 트랜지스터의 게이트는 만약 드레인 상의 전압이 급격히 증가하는 기울기를 보인다면 국부적으로 리프트될 수 있다. 이러한 것은 칩의 동작에 심각한 간섭을 일으킬 수 있는 커다란 바람직하지 않는 전류 피크를 초래할 수도 있다. 이는 다시 표면의 추가적인 증가를 초래하는 추가의 레이아웃 방책을 필요로한다. 2000-5000 볼트의 범위의 전압 피크를 처리하기 위해서는 종래의 핑거 구조의 표면은 4145 스퀘어를 갖는다.
본 발명에 따른 파워 스위치는 2043 스퀘어의 액티브 표면을 가지며 이는 보다 더 컴팩트한 것이다. 종래의 구조와 비교할 경우, 50%의 표면 절감을 획득한다.
본 발명에 따른 레이아웃의 전류 균일성은 종래의 핑거 구조와 비교할 때 상당한 개선점을 갖는다. 종래의 핑거 구조에서 핑거들 각각은 만약 전압이 트리거전압으로 상승한다면 턴온될 수 있다. 핑거가 바이폴라 npn 트랜지스터와 도전을 개시하여 스냅 백 전압에 고정된 이후, 직렬 저항의 결과에 의해 패드 전압(pad voltage)이 생성된다. 이 패드 전압은 직렬 저항의 결과로서 생성된다. 이 전압이 Vtr에 도달하게 될 경우, 다음의 핑거는 모든 핑거들이 턴온되거나 오류 전류가 도달할 때까지(둘 중의 어느 하나가 발생하게 될 때까지) 턴온된다. 일반적으로, 오류에 대한 최대 전류가 먼저 도달하고, 실제로 턴온되는 핑거들의 수는 실질적으로 변화하게 된다.
제 1 실시예에 따른 NMOSFET의 애벌랜치 브레이크다운 특성이 도 9에 도시된다. 높은 포지티브 드레인 전압의 결과로서, 드레인 접합의 공핍 구역에서 애벌랜치 증배가 발생한다. 드레인의 표면 농도가 벌크 농도, 전형적으로 1e20 at/㎠을 초과하기 때문에, 브레이크다운은 드레인 접합의 엣지에서 발생한다. 애벌랜치 증배의의 결과로서 발생하는 브레이다운의 임계 전압 Vtr은 대략 12 볼트이다. 기판 전류의 결과로서, 소스-기판 다이오드는 도전 상태로 된다. 기생 바이폴라 트랜지스터는 턴온된다. 바이폴라 트랜지스터의 도전에 의한 결과로서, 전자들은 드레인으로 유도된다. 홀드 전압 VH는 대략 6볼트이다. npn 트랜지스터가 턴온된 이후 대략 6볼트의 전압을 유지하면, 패드의 전압은 직렬 저항의 결과로서 12볼트의 트리거 전압으로 증가할 수 있다.
도 10은 채널의 폭에 거의 선형으로 의존하는 ESD 전류를 도시한다. 금지된 드레인-기판 접합의 표면에서의 브레이크다운(곡선 a)은 자체 가열에 의해 발생되는 브레이크다운(곡선 b)보다 빨리 발생한다.
도 11은 ESD 전류에 대한 실리사이드화의 영향을 도시한다. 드레인의 시트 저항이 실리사이드화되지 않는 경우의 55옴에서 70㎚의 TiSi2가 형성되는 경우의 2.3옴으로 크게 감소되므로, 트랜지스터에 의해 접지로 배출되는 것은 단지 0.6암페어의 최대 전류만이다(곡선 c). 실리사이드화가 없는 경우, 최대 전류는 대략 2암페어이다.(곡선 d)

Claims (13)

  1. 전계 효과 트랜지스터(FET)를 포함하는 파워 스위치에 있어서,
    상기 FET는
    반도체 바디 내의 액티브 영역과,
    상기 액티브 영역 내에 형성되며 주기적 구조를 갖는 채널과,
    상기 액티브 영역 내의 소스 확산 구역 및 드레인 확산 구역을 포함하며,
    상기 소스 확산 구역은 상기 드레인 확산 구역으로부터 상기 채널의 상기 주기적 구조의 절반 주기만큼 이격되며,
    각각의 소스 확산 구역은 소스 컨택트를 가지며, 각각의 드레인 확산 구역은 드레인 컨택트를 가지며,
    상기 소스 컨택트 및 상기 드레인 컨택트는 각각 상기 채널의 대칭 평면을 가로지르는 방향으로의 행을 가지며, 전류 경로들은 서로 교번하는 소스 확산 구역 및 드레인 확산 구역과 관련하여 소스 컨택트와 드레인 컨택트 간의 실질적으로 동일한 직렬 저항을 갖는
    파워 스위치.
  2. 제 1 항에 있어서,
    상기 채널의 주기적 구조는 소정의 영역을 클램프하며, 소스 컨택트 행 및드레인 컨택트 행은 상기 클램프된 영역 외부에 위치하는 파워 스위치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 소스 컨택트 행 및 상기 드레인 컨택트 행은 상기 채널의 절반 주기와 동일한 거리에 걸쳐 상기 행의 방향으로 지그재그 형태로 형성되는 파워 스위치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체 바디에 대해 적어도 거의 수직으로 연장되며 상기 소스 컨택트 행 혹은 상기 드레인 컨택트 행을 교차하는 평면에서의 반사면 상에, 상기 채널의 미러 이미지가 되는 추가적인 채널이 제공되며, 상기 추가적인 채널은 상기 채널에 전기적으로 병렬 접속되는 파워 스위치.
  5. 제 3 항에 있어서,
    상기 소스 컨택트 및 드레인 컨택트는 상기 채널과 상기 추가적인 채널에 의해 둘러싸이는 상기 소스 및 드레인 확산 구역 내의 중앙에 위치하는 파워 스위치.
  6. 제 1 항에 있어서,
    상기 소스 확산 구역은 제 1 도전성 타입이며 제 2 도전성 타입의 구역에 의해 상호 이격되는 파워 스위치.
  7. 제 1 항에 있어서,
    소스 혹은 드레인 구역에 대해 다수의 컨택트가 제공되는 파워 스위치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 채널 위에는 상기 채널과는 전기적으로 절연되는 게이트가 제공되며, 상기 게이트는 상기 채널의 주기적 구조를 따르는 파워 스위치.
  9. 제 8 항에 있어서,
    상기 게이트는 실리사이드화되는 파워 스위치.
  10. 제 8 항에 있어서,
    상기 채널과 마찬가지로 상기 게이트는 추가적인 게이트를 형성하는 미러 이미지를 가지며, 상기 게이트의 주기는 그 미러 이미지의 주기에 대해 전기적으로 병렬 접속되는 파워 스위치.
  11. 제 8 항에 있어서,
    상기 게이트의 주기와 그 미러 이미지의 주기 간의 접속은 상기 게이트 및 상기 추가적인 게이트용으로 사용된 것과 동일한 재료로 형성되는 파워 스위치.
  12. 제 1 항 또는 제 8 항에 있어서,
    상기 주기적 구조는 구불구불한 것인 파워 스위치.
  13. 제 1 항 내지 제 12 항 중의 어느 한 항에 있어서,
    상기 FET는 접지형 게이트 구성으로 전기적으로 접속되는 NMOS이고, 상기 반도체 바디는 접지에 전기적으로 접속되는 낮은 임피던스 기판을 포함하는 파워 스위치.
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