CN105006467B - 金属接触结构及其形成方法 - Google Patents

金属接触结构及其形成方法 Download PDF

Info

Publication number
CN105006467B
CN105006467B CN201410316858.9A CN201410316858A CN105006467B CN 105006467 B CN105006467 B CN 105006467B CN 201410316858 A CN201410316858 A CN 201410316858A CN 105006467 B CN105006467 B CN 105006467B
Authority
CN
China
Prior art keywords
layer
metal
semiconductor devices
metal layer
cobalt
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410316858.9A
Other languages
English (en)
Other versions
CN105006467A (zh
Inventor
林瑀宏
林圣轩
张志维
周友华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN105006467A publication Critical patent/CN105006467A/zh
Application granted granted Critical
Publication of CN105006467B publication Critical patent/CN105006467B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76858—After-treatment introducing at least one additional element into the layer by diffusing alloying elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1073—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)

Abstract

本发明提供了一种半导体器件及其形成方法。该半导体器件包含位于衬底上方的硅化物层、位于由衬底上方的介电层形成的开口中的金属插塞、位于金属插塞和介电层之间及金属插塞和硅化物层之间的第一金属层、位于第一金属层上方的第二金属层以及位于第一金属层和第二金属层之间的非晶层。本发明还公开了金属接触结构及其形成方法。

Description

金属接触结构及其形成方法
技术领域
本发明涉及半导体领域,尤其涉及金属接触结构及其形成方法。
背景技术
半导体器件在例如个人电脑、手机、数码相机和其它电子设备的多种电子应用中使用。随着技术进步，对于更小的、性能提高的半导体器件的需求增加。当部件密度增加时，导线的宽度、以及互连结构的导线之间的间距也需要按比例减小。
接触件用以在半导体结构中的不同部件中或不同部件之间形成电连接。例如，接触件用以将一个金属层连接至另一金属层，否则这些金属层会诸如通过将金属层分隔开的绝缘材料或介电材料而彼此电隔离。
发明内容
本发明一方面提供一种半导体器件，包括：位于衬底上方的硅化物层；位于由所述衬底上方的介电层形成的开口中的金属插塞；位于所述金属插塞和所述介电层之间及所述金属插塞和所述硅化物层之间的第一金属层；位于所述第一金属层上方的第二金属层；以及位于所述第一金属层和所述第二金属层之间的非晶层。
优选地，所述第一金属层包含钴(Co)或镍(Ni)中的至少一个。
优选地，所述第一金属层具有在约30埃至约250埃的范围内的厚度。
优选地，所述硅化物层包含硅化钴(CoSi)、硅化镍(NiSi)或它们的组合，且具有在约30埃至约200埃的范围内的厚度。
优选地，所述第二金属层为金属扩散阻挡层。
优选地，所述金属扩散阻挡层包含钽(Ta)、钛(Ti)或它们的组合。
优选地，所述第二金属层具有在约20埃至约200埃的范围内的厚度。
优选地，所述非晶层包含Co-Ta、Co-Ti、Ni-Ta、Ni-Ti或它们的组合。
优选地，所述金属插塞包含铜。
优选地，半导体器件还包含：位于所述金属插塞和所述第二金属层之间的第三金属层，其中，所述第三金属层包含钴(Co)、钌(Ru)或它们的组合。
优选地，半导体器件还包括位于所述金属头与所述第二金属层之间的种子层。
本发明另一方面还提供一种半导体器件，包括：位于由包含硅的衬底上方的介电层形成的开口中的钴(Co)层或镍(Ni)层；位于所述钴层或镍层上方的铜扩散阻挡层；位于所述钴层或镍层与所述铜扩散阻挡层之间的非晶层；位于所述开口中的包含铜的金属插塞；以及位于所述金属插塞和所述衬底之间的硅化物层，所述硅化物层包含硅化钴(CoSi)或硅化镍(NiSi)。
优选地，所述铜扩散阻挡层包含钽(Ta)、钛(Ti)或它们的组合。
优选地，所述非晶层包含Co-Ta、Co-Ti、Ni-Ta、Ni-Ti或它们的组合。
优选地，半导体器件还包括：位于所述金属插塞和所述铜扩散阻挡层之间的钴(Co)层或钌(Ru)层。
本发明又一方面还提供一种用于形成半导体器件的方法，包括：在由衬底上方的介电层形成的开口中形成第一金属层；在所述开口中于所述第一金属层上方形成第二金属层；在所述开口中于所述第二金属层上方形成第三金属层；在所述开口中于所述第三金属层上方形成金属插塞；以及对所述半导体器件热处理以使所述第一金属层与所述第二金属层反应，以在所述第一金属层与所述第二金属层之间形成非晶层并在所述第一金属层与所述衬底之间形成硅化物层。
优选地，形成所述第一金属层包含通过物理气相沉积(PVD)沉积钴(Co)或镍(Ni)中的至少一个。
优选地，形成所述第二金属层包含通过物理气相沉积(PVD)沉积钽(Ta)或钛(Ti)中的至少一个。
优选地，形成所述第三金属层包含通过原子层沉积(ALD)或化学气相沉积(CVD)中的至少一个沉积钴(Co)或钌(Ru)中的至少一个
优选地，所述退火包含将所述半导体器件暴露于约200摄氏度至约800摄氏度之间的温度持续约20秒至约1000秒的时间。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1为示出根据本发明的多个方面制造半导体器件的方法的流程图；以及
图2至图6示出了根据本发明的多个方面的处于不同制造阶段的半导体器件的示意性截面图。
具体实施方式
在以下描述中，阐述了许多特定的细节以全面理解本公开的实施例。然而，本领域的普通技术人员应意识到没有这些特定的细节也可实施本公开的实施例。在一些例子中，没有详细描述公知的结构和工艺从而避免了本公开实施例不必要的模糊。
整个本说明书中引用“一个实施例”或“某个实施例”意味着：关于所述实施例描述的特定部件、结构或特征包括在本公开的至少一个实施例中。因此在本说明书的各个位置出现的短语“在一个实施中”或“在某个实施例中”不一定全部指同一个实施例。而且，在一个或多个实施例中可以以任何合适的方式组合特定部件、结构或特征。应理解，以下附图没有按比例绘制；而这些附图只是为了图示。
图1为根据本发明的多个方面的制造半导体器件200的方法100的流程图。图2至图6示出了根据图1的方法100的实施例的处于不同制造阶段的半导体器件200的示意性截面图。半导体器件200可包括在微处理器、存储器单元和/或其它集成电路(IC)中。应当指出，图1的方法并不产生完整的半导体器件200。完整的半导体器件200可例如使用互补金属氧化物半导体(CMOS)技术工艺制造。因此，应当理解，在图1的方法100之前、期间和/或之后可提供其它工艺，并且，本文仅对一些其它工艺作简要描述。同样，为了更好的理解本公开，简化了图1至图6。例如，尽管图中示出了半导体器件200，但应当理解，IC可包括许多其它器件，这些器件包括晶体管、电阻器、电容器、电感器、保险丝等。
参照图1和图2，方法100开始于步骤102，其中，在衬底202上方的介电层204中形成开口206。在一些实施例中，硅化物层在前段工艺(FEOL)互连结构中形成于介电层204下方和衬底202上方。半导体衬底202为半导体集成电路制造中所使用的衬底，且集成电路可在其上和/或其中形成。术语“半导体衬底”定义为表示包含半导体材料的任意结构，例如，含有(或不含)外延层的硅衬底、包含掩埋绝缘层的绝缘体上硅(SOI)衬底或含有硅锗层的衬底。本文所使用的术语“集成电路”指的是包含多个独立电路元件的电子电路，电路元件诸如为晶体管、二极管、电阻器、电容器、电感器以及其它有源半导体器件和无源半导体器件。形成在半导体衬底202中和/或形成在半导体衬底202上的导电区域为导电路径的一部分，且导电区域具有可通过诸如化学机械抛光的平坦化工艺处理的暴露表面。例如，用于导电区域的合适的材料可包括但不限于铜、铝、铜合金或其它轻便的导电材料。铜互连层可为半导体器件的第一或任何后续的金属互连层。
介电层204可为单层或多层结构。在一些实施例中，介电层204的厚度随着所应用的技术变化，例如，厚度约为1000埃至约30000埃。在一些实施例中，介电层204为氧化硅、掺杂碳的氧化硅、具有低于约4.0的介电常数(k值)的相对较低介电常数的介电材料或它们的组合。在一些实施例中，构成介电层204的材料包括低k介电材料、极低k介电材料、多孔低k介电材料和它们的组合。术语“低k”意在定义介电材料的介电常数为3.0或更小。术语“极低k(ELK)”意味着介电常数为2.5或更小且优选在1.9与2.5之间。术语“多孔低k”指的是介电材料的介电常数为2.0或更小且优选为1.5或更小。根据实施例可采用多种低k材料，例如，旋涂无机介电材料、旋涂有机介电材料、多孔介电材料、有机聚合物、有机硅玻璃、氟硅玻璃(FSG)(掺氟二氧化硅(SiOF)系材料)、HSQ(氢倍半硅氧烷)系材料、MSQ(甲基倍半硅氧烷)系材料或多孔有机系材料。在一些实施例中，介电层206通过多种技术中任一技术沉积，诸如化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、远距电浆增强化学气相沉积(RPECVD)、液态源雾化化学气相沉积(LSMCD)、涂覆、旋涂或适用于在衬底上形成薄膜层的另一工艺。
开口206为在介电层204中图案化的示例性单镶嵌开口。开口206可通过蚀刻形成。在一些实施例中，开口206使用湿法蚀刻工艺形成。在其它实施例中，开口206采用干法蚀刻工艺形成。
参照图1和图3，方法100进行至步骤104，其中，在开口206中形成第一金属层208以布满开口206的侧壁和底部及介电层204上方。在随后的热退火工艺中，第一金属层208与半导体器件200的有源区域中的硅反应以形成硅化物接触层216(参见图6)。在一些实施例中，第一金属层208包括钴(Co)。在其它实施例中，第一金属层208包括镍(Ni)。钴与半导体器件200的有源区域(例如，源极、漏极和栅极)中的硅反应以形成硅化钴(CoSi、Co2Si、CoSi2)。硅化钴具有足够低的电阻以在硅的晶体管有源区域和金属插塞(诸如铜插塞)之间形成有效的电接触。由于相较于TiSi2的晶粒尺寸的较小晶粒尺寸，硅化钴接触件同样易于形成，尤其是在0.18μm和更小的深亚微米结构中形成。在一些实施例中，第一金属层208的厚度在约30埃至约250埃的范围内。在一些实施例中，第一金属层208通过物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)或其它熟知的沉积技术沉积。
现参照图1和图3，方法100进行至步骤106，其中，在开口206中于第一金属层208上方形成第二金属层210。第二金属层210可用作金属扩散阻挡层，以防止铜从铜插塞向下面的硅化物层中扩散。这种扩散在半导体器件200的热处理期间发生，在此期间铜扩散到硅化物层中，这之后会降低半导体器件200的可靠性。在一些实施例中，在后续热退火处理中，第二金属层210与第一金属层208反应以在两者之间形成非晶层218(参见图6)。非晶层218防止铜扩散到硅化物层中并改善半导体器件200的热稳定性。在一些实施例中，第二金属层210包含钽(Ta)。在一些实施例中，第二金属层210包含钛(Ti)。在其它实施例中，第二金属层210包含钽(Ta)。在一些实施例中，第二金属层210具有在约20埃至约200埃的范围内的厚度。在一些实施例中，第二金属层210通过物理气相沉积(PVD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)或其它熟知的沉积技术沉积。
参照图1和图4，方法100进行至步骤108，其中，在开口206中于第二金属层210上方形成第三金属层212。第三金属层212可用作阻挡物以防止随后形成的导体(诸如铜插塞)扩散入下面的介电层204中。第三金属层212还可用作间隙填充改进层，因此第三金属层212具有小于底部厚度的侧壁厚度，从而避免否则可能在高纵横比的结构中形成的空隙。在一些实施例中，第三金属层212包括钴(Co)、钌(Ru)或它们的组合。例如，钴在20摄氏度的电阻率约为62.4nΩ-m，其低于包括Ta、Ti、W或TaN阻挡层的典型扩散阻挡层的电阻率。因此，可获得低电阻的共形保护层212以减少RC延迟问题。
在一些实施例中，通过采用化学气相沉积(CVD)、原子层沉积(ALD)或其它熟知的共形沉积技术来将第三金属层212共形沉积在第二金属层210之上。如上所述，共形沉积第三金属层212以在随后的开口填充处理期间避免间隙填充问题。在一些实施例中，第三金属层212以在约10埃至约50埃的范围内的侧壁厚度212b沉积在第二金属层210的侧壁上。在一些实施例中，第三金属层212以在约10埃至约200埃的范围内的底部厚度212a沉积在第二金属层210的底部上。
仍参照图1和图4，在第三金属层212的上方形成导体214A以填充开口206。在一些实施例中，该导体成形为前段工艺(FEOL)互连结构中的金属插塞。在一些实施例中，导体214A通过电化学镀(ECP)工艺沉积。在一些实施例中，导体214A至少包含主要金属元素，例如铜(Cu)。在一些实施例中，导体214A还包含附加的金属元件，诸如钽、铟、锡、锌、锰、铬、钛、锗、锶、铂、镁、铝或锆。
在一些实施例中，在形成导体214A之前形成导电种子层(未示出)。在一些实施例中，导电种子层包含诸如铜的纯金属。在一些实施例中，导电种子层至少包含例如铜(Cu)的主要金属元素，正如导体214A所包含的一样。在一些实施例中，导电种子层为含铜层，诸如铜铝合金(CuAl)、铜锰合金(CuMn)等。在一些实施例中，通过使用物理气相沉积(PVD)或其他熟知的沉积技术形成导电种子层。在一些实施例中，导电种子层具有约为100埃至约450埃的厚度。
参照图1和图5，方法100进行至步骤110，其中，移除导体214A的位于介电层204上方的部分以形成金属插塞214B。在一些实施例中，该移除工艺为化学机械抛光(CMP)工艺，执行该工艺以移除导电体214A、第三金属层212、第二金属层210和第一金属层208的位于开口206外部的超出部分，从而暴露出介电层204的顶部表面并获得了平坦化表面。在一些实施例中，金属插塞214B为铜插塞。
参照图1和图6，方法100进行至步骤112，其中，在半导体器件200上执行热处理215。在一些实施例中，热处理215包括退火处理。在一个实施例中，以约200摄氏度至约800摄氏度范围内的温度执行热处理215。在一个实施例中，持续执行热处理215约20秒至约1000秒的时间。在一个实施例中，在氩气环境下以约770托(Torr)至约850托范围内的压力执行热处理215。在一些实施例中，采用快速热退火(RTA)工艺、化学气相沉积(CVD)工艺、热板设备或任意多种热处理技术来执行热处理215。
在热工艺期间和/或之后，在一些实施例中，第一金属层208与半导体器件200的有源区域中的硅反应以形成硅化物层216。在一些实施例中，第一金属层208中的钴(Co)部分地或全部地扩散到衬底202的有源区域(例如，源极、漏极和栅极)中的硅中。在一些实施例中，扩散的钴与硅反应以形成硅化钴(CoSi、Co2Si、CoSi2)。硅化钴具有足够低的电阻以在硅的晶体管有源区域和金属插塞214B之间形成有效电接触。在一些实施例中，第一金属层208中的镍(Ni)部分地或全部地扩散到有源区域中的硅中。在一些实施例中，扩散的镍与硅反应以形成硅化镍(NiSi)。在一个实施例中，硅化物层216具有在约30埃至约200埃的范围内的厚度。
在热处理215期间和/或之后，在一些实施例中，第二金属层210与第一金属层208反应以在第二金属层210和第一金属层208之间形成非晶层218。由于非晶层218不具有晶界，非晶层218防止铜从铜插塞214B扩散到硅化物层216并且还改善了半导体器件200的热稳定性。在一些实施例中，非晶层218包含Co-Ta、Co-Ti、Ni-Ta、Ni-Ti或它们的组合。在一些实施例中，非晶层218具有在约3埃至约30埃的范围内的厚度。
可执行其它处理。例如，可形成附加的介电层和金属化层以将多种元件、接触垫互连以及可形成钝化层等以完成半导体器件200。
本发明的一个或多个实施例的优势可包括下述中的一个或多个。
在一个或多个实施例中，包含硅化钴或硅化镍的硅化物层具有足够低的电阻以在衬底的晶体管有源区域和铜插塞之间形成有效电接触。
在一个或多个实施例中，非晶层防止铜扩散到硅化物层并改善半导体器件的热稳定性。
在一个或多个实施例中，第三金属层共形沉积到通孔中，在随后的开口填充处理中避免了间隙填充问题。
在一个或多个实施例中，第三金属层包括具有低电阻的钴或钌以减小接触电阻和RC延迟问题，从而改善器件性能。
已经对本发明的各个方面进行了描述。根据本描述的一个方面，提供了一种半导体器件。该半导体器件包括位于衬底上方的硅化物层、位于由衬底上方的介电层形成的开口中的金属插塞、位于金属插塞和介电层之间及金属插塞与硅化物层之间的第一金属层。该半导体器件还包括位于第一金属层上方的第二金属层、以及位于第一金属层和第二金属层之间的非晶层。
根据本描述的另一方面，半导体器件包括钴(Co)层或镍(Ni)层，其位于由包含硅的衬底上方的介电层形成的开口中。该半导体器件还包括位于钴层或镍层上方的铜扩散阻挡层、位于钴层或镍层与铜扩散阻挡层之间的非晶层、位于开口中的包含铜的金属插塞、以及位于金属插塞与衬底之间的硅化物层，该硅化物层包含硅化钴(CoSi)或硅化镍(NiSi)。
根据本描述的又一方面，一种形成半导体器件的方法包括在由衬底上方的介电层形成的开口中形成第一金属层。在该开口中于第一金属层上方形成第二金属层。第三金属层在该开口中于第二金属层上方形成。在该开口中于第三金属层上方形成金属插塞。该半导体器件经历热处理以使第一金属层与第二金属层反应，以在两者之间形成非晶层并在第一金属层与衬底之间形成硅化物层。
在前面的详细描述中，已经描述了多个实施例。然而，对本领域普通技术人员显而易见的是，可对其进行各种修改、组织、处理和变化而不偏离本公开的更广泛的精神和范围。因此，说明和附图被认作是示意性的而非限制性的。应当理解，本发明的实施例能够使用多种其它组合和环境，且能够在权利要求的范围内及其等效范围内进行改变或修改。

Claims (20)

1.一种半导体器件，包括：
位于衬底上方的硅化物层；
位于由所述衬底上方的介电层形成的开口中的金属插塞；
位于所述金属插塞和所述介电层之间及所述金属插塞和所述硅化物层之间的第一金属层；
位于所述第一金属层上方的第二金属层；以及
位于所述第一金属层和所述第二金属层之间的非晶层，所述非晶层由所述第一金属层与所述第二金属层反应形成并且设置在所述开口的底部和侧壁上。
2.根据权利要求1所述的半导体器件，其中，所述第一金属层包含钴(Co)或镍(Ni)中的至少一个。
3.根据权利要求1所述的半导体器件，其中，所述第一金属层具有在30埃至250埃的范围内的厚度。
4.根据权利要求1所述的半导体器件，其中，所述硅化物层包含硅化钴(CoSi)、硅化镍(NiSi)或它们的组合，且具有在30埃至200埃的范围内的厚度。
5.根据权利要求1所述的半导体器件，其中，所述第二金属层为金属扩散阻挡层。
6.根据权利要求5所述的半导体器件，其中，所述金属扩散阻挡层包含钽(Ta)、钛(Ti)或它们的组合。
7.根据权利要求1所述的半导体器件，其中，所述第二金属层具有在20埃至200埃的范围内的厚度。
8.根据权利要求1所述的半导体器件，其中，所述非晶层包含Co-Ta、Co-Ti、Ni-Ta、Ni-Ti或它们的组合。
9.根据权利要求1所述的半导体器件，其中，所述金属插塞包含铜。
10.根据权利要求1所述的半导体器件，还包含：
位于所述金属插塞和所述第二金属层之间的第三金属层，其中，所述第三金属层包含钴(Co)、钌(Ru)或它们的组合。
11.根据权利要求1所述的半导体器件，还包括位于所述金属插塞与所述第二金属层之间的种子层。
12.一种半导体器件，包括：
位于由包含硅的衬底上方的介电层形成的开口中的钴(Co)层或镍(Ni)层；
位于所述钴层或镍层上方的铜扩散阻挡层；
位于所述钴层或镍层与所述铜扩散阻挡层之间的非晶层，所述非晶层由所述钴(Co)层或镍(Ni)层与所述铜扩散阻挡层反应形成并且设置在所述开口的底部和侧壁上；
位于所述开口中的包含铜的金属插塞；以及
位于所述金属插塞和所述衬底之间的硅化物层，所述硅化物层包含硅化钴(CoSi)或硅化镍(NiSi)。
13.根据权利要求12所述的半导体器件，其中，所述铜扩散阻挡层包含钽(Ta)、钛(Ti)或它们的组合。
14.根据权利要求12所述的半导体器件，其中，所述非晶层包含Co-Ta、Co-Ti、Ni-Ta、Ni-Ti或它们的组合。
15.根据权利要求12所述的半导体器件，还包括：
位于所述金属插塞和所述铜扩散阻挡层之间的钴(Co)层或钌(Ru)层。
16.一种用于形成半导体器件的方法，包括：
在由衬底上方的介电层形成的开口中形成第一金属层；
在所述开口中于所述第一金属层上方形成第二金属层；
在所述开口中于所述第二金属层上方形成第三金属层；
在所述开口中于所述第三金属层上方形成金属插塞；以及
对所述半导体器件退火以使所述第一金属层与所述第二金属层反应，以在所述第一金属层与所述第二金属层之间形成非晶层并在所述第一金属层与所述衬底之间形成硅化物层，所述非晶层设置在所述开口的底部和侧壁上。
17.根据权利要求16所述的方法，其中，形成所述第一金属层包含通过物理气相沉积(PVD)沉积钴(Co)或镍(Ni)中的至少一个。
18.根据权利要求16所述的方法，其中，形成所述第二金属层包含通过物理气相沉积(PVD)沉积钽(Ta)或钛(Ti)中的至少一个。
19.根据权利要求16所述的方法，其中，形成所述第三金属层包含通过原子层沉积(ALD)或化学气相沉积(CVD)中的至少一个沉积钴(Co)或钌(Ru)中的至少一个。
20.根据权利要求16所述的方法，其中，所述退火包含将所述半导体器件暴露于200摄氏度至800摄氏度之间的温度持续20秒至1000秒的时间。
CN201410316858.9A 2014-04-25 2014-07-04 金属接触结构及其形成方法 Active CN105006467B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/262,467 2014-04-25
US14/262,467 US10825724B2 (en) 2014-04-25 2014-04-25 Metal contact structure and method of forming the same in a semiconductor device

Publications (2)

Publication Number Publication Date
CN105006467A CN105006467A (zh) 2015-10-28
CN105006467B true CN105006467B (zh) 2018-03-23

Family

ID=54335477

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410316858.9A Active CN105006467B (zh) 2014-04-25 2014-07-04 金属接触结构及其形成方法

Country Status (2)

Country Link
US (3) US10825724B2 (zh)
CN (1) CN105006467B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10763338B2 (en) * 2017-08-30 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Silicide implants
US10964590B2 (en) * 2017-11-15 2021-03-30 Taiwan Semiconductor Manufacturing Co., Ltd. Contact metallization process
CN109904133A (zh) * 2017-12-11 2019-06-18 中芯国际集成电路制造(北京)有限公司 互连结构及其制造方法
WO2019173668A1 (en) * 2018-03-08 2019-09-12 Atomera Incorporated Semiconductor device including enhanced contact structures having a superlattice and related methods
US11075179B2 (en) 2018-08-30 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same
CN111863712B (zh) * 2019-04-24 2024-07-16 台湾积体电路制造股份有限公司 半导体结构和形成半导体结构的方法
US11232943B2 (en) 2019-04-24 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for semiconductor interconnect
CN112133771A (zh) * 2019-06-24 2020-12-25 泰州隆基乐叶光伏科技有限公司 太阳能电池及其制造方法
US11158539B2 (en) 2019-10-01 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for barrier-less plug
CN114373714A (zh) * 2020-10-15 2022-04-19 长鑫存储技术有限公司 半导体结构的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101312154A (zh) * 2007-01-18 2008-11-26 三星电子株式会社 具有金属互连的半导体器件、制造方法及半导体集群设备
CN102184912A (zh) * 2011-04-18 2011-09-14 复旦大学 金属铜与镍硅化合物的的叠层接触结构及其制备方法
CN103545292A (zh) * 2013-11-11 2014-01-29 华进半导体封装先导技术研发中心有限公司 穿硅通孔（tsv）结构及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9821969D0 (en) 1998-10-08 1998-12-02 Canon Kk Apparatus and method for processing natural language
US7105434B2 (en) * 1999-10-02 2006-09-12 Uri Cohen Advanced seed layery for metallic interconnects
US6653227B1 (en) * 2000-08-31 2003-11-25 Chartered Semiconductor Manufacturing Ltd. Method of cobalt silicidation using an oxide-Titanium interlayer
JP2002110679A (ja) * 2000-09-29 2002-04-12 Hitachi Ltd 半導体集積回路装置の製造方法
JP2002343859A (ja) * 2001-05-15 2002-11-29 Mitsubishi Electric Corp 配線間の接続構造及びその製造方法
JP2008013848A (ja) * 2006-06-08 2008-01-24 Tokyo Electron Ltd 成膜装置及び成膜方法
US7624103B2 (en) 2006-07-21 2009-11-24 Aol Llc Culturally relevant search results
US7890486B2 (en) 2007-08-06 2011-02-15 Ronald Claghorn Document creation, linking, and maintenance system
US20100287162A1 (en) 2008-03-28 2010-11-11 Sanika Shirwadkar method and system for text summarization and summary based query answering
US8017523B1 (en) * 2008-05-16 2011-09-13 Novellus Systems, Inc. Deposition of doped copper seed layers having improved reliability
US8049336B2 (en) 2008-09-30 2011-11-01 Infineon Technologies, Ag Interconnect structure
US8336204B2 (en) * 2009-07-27 2012-12-25 International Business Machines Corporation Formation of alloy liner by reaction of diffusion barrier and seed layer for interconnect application
US8375033B2 (en) 2009-10-19 2013-02-12 Avraham Shpigel Information retrieval through identification of prominent notions
US8778801B2 (en) * 2012-09-21 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming seed layer structure
US9111907B2 (en) * 2014-01-02 2015-08-18 Globalfoundries Inc. Silicide protection during contact metallization and resulting semiconductor structures

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101312154A (zh) * 2007-01-18 2008-11-26 三星电子株式会社 具有金属互连的半导体器件、制造方法及半导体集群设备
CN102184912A (zh) * 2011-04-18 2011-09-14 复旦大学 金属铜与镍硅化合物的的叠层接触结构及其制备方法
CN103545292A (zh) * 2013-11-11 2014-01-29 华进半导体封装先导技术研发中心有限公司 穿硅通孔（tsv）结构及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Ultrathin amorphous Ni-Ti film as diffusion barrier fo cu interconnection;B.T.liu;《Applied Surface Science》;20110115;第257卷(第7期);第2921页第2栏第3-4行，第2922也第2栏第22-25行 *

Also Published As

Publication number Publication date
US20210050254A1 (en) 2021-02-18
CN105006467A (zh) 2015-10-28
US10825724B2 (en) 2020-11-03
US11854874B2 (en) 2023-12-26
US20150311150A1 (en) 2015-10-29
US20240087953A1 (en) 2024-03-14

Similar Documents

Publication Publication Date Title
CN105006467B (zh) 金属接触结构及其形成方法
CN105870102B (zh) 镶嵌结构的结构和形成方法
TWI427739B (zh) 矽穿孔的形成方法
US9589892B2 (en) Interconnect structure and method of forming the same
JP7015925B2 (ja) 自己形成拡散バリア層を有する低抵抗性金属相互接続構造体
US10510588B2 (en) Interconnection structure and manufacturing method thereof
JP5379848B2 (ja) 導電性コンタクトの組み込みのための構造体及びプロセス
CN104425715A (zh) 可变电阻存储器结构及其形成方法
CN103219279A (zh) 具有铜内部互连的半导体设备及其制造方法
CN102498560A (zh) 用于窄互连开口的导电结构
US7790611B2 (en) Method for FEOL and BEOL wiring
TWI786457B (zh) 半導體裝置及其製造方法
CN103579180B (zh) 半导体结构及其形成方法
TW200849383A (en) Structure for metal cap applications
TW201036109A (en) Method for forming thin film resistor and terminal bond pad simultaneously
TWI655715B (zh) 形成低電阻率貴金屬互連之裝置及方法
JP2011238917A (ja) 半導体装置の製造方法
CN102468220B (zh) 一种金属互连结构及其形成方法
TW200929496A (en) Semiconductor device and method for manufacturing the same
CN101101890A (zh) 制造半导体器件的方法及由此制造的半导体器件
TW200532810A (en) Method of manufacturing a semiconductor device having damascene structures with air gaps
CN103855080B (zh) 制造具有低电阻装置接触的集成电路的方法
CN108573911B (zh) 半导体结构及其形成方法
TW201812995A (zh) 形成具有改進黏附性的低電阻率貴金屬互連的裝置及方法
CN107887326A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant