CN104871318B - 具有电荷分布结构的开关器件 - Google Patents

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Abstract

一种半导体器件包括衬底和设置在该衬底之上的第一有源层。该半导体器件还包括设置在该第一有源层上的第二有源层，使得在该第一有源层与该第二有源层之间出现一个横向传导沟道，一个源极触点、一个栅极触点和一个漏极触点设置在该第二有源层之上。一个传导电荷分布结构在该栅极触点与该漏极触点之间设置在该第二有源层之上。该传导电荷分布结构电容耦合到该栅极触点。

Description

具有电荷分布结构的开关器件
背景技术
本发明涉及半导体器件。具体而言，本发明涉及起开关和功率开关作用的高压异质结构场效应晶体管(HFET)。
高压半导体开关是电子电路中用于功率转换的关键部件。这些应用的实施例包括用于电子设备的电源、用于电动马达的驱动器以及用于太阳能电池的逆变器。
功率开关具有允许器件传导电流的导通状态，且具有防止器件传导电流的断开状态。当功率开关处于导通状态时，该功率开关可以传导数十或数百安培的电流而该开关两端的电压小于1伏特。当功率开关处于断开状态时，该功率开关通常必须承受数百或数千伏特的电压而传导基本为零的电流。器件处于断开状态而传导不多于一个给定的小电流值时该器件能经受的电压有时被称为击穿电压。
通常期望两种状态之间的转变尽可能地快，因为在转变期间，在开关中可能有相对高的电流同时开关两端可能有相对高的电压。同时存在相对高的电流和相对高的电压表示能量损失，在最好的情况下该能量损失是不期望的且在最坏的情况下该能量损失可毁坏该开关。
高压HFET对于用作功率开关是具有吸引力的，主要因为高压HFET可以显著地比在类似的电压下传导相同的电流的其他半导体开关快地改变状态。与使用传统基于硅的技术的晶体管相比，用在HFET的构造中的材料还允许HFET在更高的温度下运行。
用于功率开关的HFET的制造的一个主要问题是，现有技术生产具有显著地在理论上可能的值之下的击穿电压的器件。另外，难于预测已知技术的应用(诸如，场极电极的使用)如何影响击穿电压。如此，针对特定特性的器件设计是困难且耗时的，需要应用试探法来制造和测试硬件而不是使用计算机建模。
需要一种解决方案，该解决方案允许为了期望的性能以更少的时间设计带有可预测的击穿电压的功率HFET。
附图说明
参考以下附图描述本发明的非限制性和非穷尽性实施方案，其中除非另有指定，所有各个视图中相同的参考数字指示相同的部件。
图1是示出根据本发明的教导的示例性电荷分布结构的部件的示例性半导体器件的横截面。
图2是一示例性半导体器件的横截面，示出根据本发明的教导的示例性电荷分布结构的部件与半导体器件中的有源层之间的电容。
图3A是在恒定电压和电流的条件下包括具有根据本发明的教导的电荷分布结构的半导体器件的示例性电路的原理图。
图3B是示出图3A的示例性电路中的恒定电压和电流的相对幅度的曲线图。
图4是图3A的电路中的示例性半导体器件的一部分的横截面，大体上例示了对于图3B的曲线图中所描绘的条件的电荷和电容的分布。
图5A是在动态电压和电流的条件下包括具有根据本发明的教导的电荷分布结构的半导体器件的另一个示例性电路的原理图。
图5B是示出图5A的示例性电路中的动态电压和电流的相对幅度的曲线图。
图6是图5A的电路中的示例性半导体器件的一部分的横截面，大体上例示对于图5B的曲线图中所描绘的条件的电荷和电容的分布。
图7A是示出包括根据本发明的教导的电荷分布结构的示例性半导体器件的多个部分和特征的相对位置的以一个立体图形式的图解。
图7B是图7A中的示例性半导体器件的以一个不同的立体图形式的图解，例示在图7A的视图中不可见的其他部分和特征的相对位置。
图8是大体上例示构造图7A和图7B中所例示的具有根据本发明的教导的电荷分布结构的示例性半导体器件的过程中的样本操作流程的示例性流程图。
图9A是示出包括根据本发明的教导的电荷分布结构的另一个示例性半导体器件的多个部分和特征的相对位置的以一个立体图形式的图解。
图9B是图9A中的示例性半导体器件的以一个不同的立体图形式的图解，例示在图9A的视图中不可见的其他部分和特征的相对位置。
图10是大体上例示构造图9A和图9B中所例示的具有根据本发明的教导的电荷分布结构的示例性半导体器件的过程中的样本操作流程的示例性流程图。
图11是示出示例性静态放电系统的等效电路的电原理图。
图12是示出例示示例性静态放电系统的一般配置的等效电路的电原理图。
图13是示出示例性静态放电系统的晶体管的半导体结构的横截面。
图14是示出示例性静态放电系统的晶体管和具有示例性电荷分布结构的示例性高压功率HFET的一部分的半导体结构的俯视图。
图15A是示出包括静态放电系统和功率HFET的一部分的示例性半导体器件的多个部分和特征的相对位置的以一个立体图形式的图解。
图15B是图15A中的示例性半导体器件的以一个不同的立体图形式的图解，例示在图15A的视图中不可见的其他部分和特征的相对位置。
图16A是图15A中的示例性半导体器件的以立体图形式的图解，其中钝化被移除以显示在图15A的图解中不可见的金属。
图16B是图15B中的示例性半导体器件的以一个不同的立体图形式的图解，例示在图15B的视图中不可见的其他部分和特征的相对位置。
图17是大体上例示构造图15A和图15B中所例示的包括静态放电系统的示例性半导体器件的过程中的样本操作流程的示例性流程图。
图18A是示出包括静态放电系统和功率HFET的一部分的另一个示例性半导体器件的多个部分和特征的相对位置的以一个立体图形式的图解。
图18B是图18A中的示例性半导体器件的以一个不同的立体图形式的图解，例示在图18A的视图中不可见的其他部分和特征的相对位置。
图19A是图18A中的示例性半导体器件的以立体图形式的图解，其中钝化被移除以显示在图18A的图解中不可见的金属。
图19B是图18B中的示例性半导体器件的以一个不同的立体图形式的图解，例示在图18B的视图中不可见的其他部分和特征的相对位置。
图20是大体上例示构造图18A和图18B中所例示的包括静态放电系统和功率HFET的一部分的示例性半导体器件的过程中的样本操作流程的示例性流程图。
具体实施方式
在下面的描述中，阐述了许多具体细节，以便提供对本发明的透彻理解。然而，本领域普通技术人员将会明了，并非必须使用所述具体细节来实施本发明。在其它情况下,为了避免模糊本发明，没有详细描述公知的材料或方法。
本说明书通篇所提及“一个实施方案”、“一实施方案”、“一个实施例”或“一实施例”意味着，结合该实施方案或实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施方案中。因此，在本说明书全文多个不同位置出现的短语“在一个实施方案中”、“在一实施方案中”、“一个实施例”或“一实施例”未必全都指相同的实施方案或实施例。此外，所述特定特征、结构或特性可以以任何合适的组合和/或子组合在一个或多个实施方案或实施例中结合。特定特征、结构或特性可以被包括在集成电路、电子电路、组合逻辑电路或提供所描述的功能的其他合适的部件中。另外，应当理解，随此提供的附图是出于向本领域普通技术人员解释的目的，并且附图未必按比例绘制。
图1示出受益于本发明的教导的示例性半导体器件的显著特征。具体地，未按比例绘制的图1是穿过高压异质结场效应晶体管(HFET)的一部分的横截面视图100。图1中所例示的示例性HFET包括第一有源层120和第二有源层115。
第一有源层120通常设置在衬底(图1中未示出)之上，如本领域已知的，该衬底可以由多种材料诸如蓝宝石(Al2O3)、硅(Si)或碳化硅(SiC)形成。多种制造技术可能需要将其他材料的层设置在衬底和第一有源层120之间，以促进该器件的构造。
图1的实施例中的第一有源层120由氮化镓(GaN)组成。在其他实施例中，包含来自元素周期表的第Ш族的其他元素的氮化物的不同半导体材料可以组成第一有源层120。
图1的实施例中的第二有源层115由氮化铝镓(AlGaN)组成。在其他实施例中，不同的第Ш族氮化物半导体材料诸如氮化铝铟(AlInN)和氮化铝镓铟(AlInGaN)可以组成第二有源层115。第二有源层115的材料可以是非化学计量化合物。在这样的材料中，元素的比率不易由普通整数表示。例如，第二有源层115可以是第Ш族氮化物半导体材料诸如AlXGa1-XN(其中0<X<1)的非化学计量化合物。
在图1的实施例中，传导源极触点125、传导栅极触点130和传导漏极触点150设置在第二有源层115之上。在图1的样本中还示出的是，稍后将在本公开内容中进一步详细描述的电荷分布结构的传导部件E1 135、E2 140和EN 145。传导部件E1 135、E2 140和EN 145可以由导电材料或诸如一种或多种金属、重掺杂半导体等等的材料形成。
在图1的示例性HFET中，电荷分布结构的传导部件E1 135、E2 140和EN 145位于栅极触点130与漏极触点150之间。在图1的实施例中，电荷分布结构的部件E1 135与栅极触点130以第一距离SG 160横向地间隔开。在图1的实施例中，电荷分布结构的部件EN 145与漏极触点150以第二距离SD 170横向地间隔开。在图1的实施例中，第二距离SD 170大于第一距离SG 160。可以选择电荷分布结构的任何两个部件之间的间隔SE 165，以实现如稍后在本公开内容中描述的所期望的性能特性。
虽然图1的示例性HFET示出形成电荷分布结构的三个传导部件，但可采用任何合适数量的传导部件，在一些情况下，包括单个传导部件。此外，如图1中所示，在那些采用多个传导部件的实施方式中，传导部件可以限定由一系列彼此相同的周期性重复的部件形成的金属栅格。在其他实施例中，传导部件不必周期性重复，也不必全都彼此相同。相反地，不同的传导部件可以具有不同的配置、尺寸等等。
另外，在图1的示例性HFET中，栅极电介质层110将栅极触点130以及电荷分布结构的部件E1 135、E2 140和EN 145与第二有源层115分开。在图1的示例性HFET中，电介质材料的钝化层105设置在所述触点周围且在栅极电介质层110之上。钝化层105通过将器件的表面与环境中的电的和化学的污染物隔离，来提供器件的电特性的稳定性。
在使用不同钝化层布置的其他实施例中，栅极电介质层110是可选的。在不带有栅极电介质层110的实施例中，栅极触点130形成到第二有源层115的肖特基触点，且单独的钝化层将电荷分布结构的部件E1 135、E2 140和EN 145与第二有源层115绝缘。肖特基触点是金属与半导体之间的接点，该接点在仅一个方向上在金属与半导体之间传导电流。不带有栅极电介质层的晶体管有时叫做肖特基栅极晶体管。稍后在本公开内容中呈现使用可选的栅极电介质层的构造的实施例。
图1中描绘的示例性HFET也称为高电子迁移率晶体管(HEMT)。在图1的HEMT中，通常具有比第一有源层120更高的带隙的第二有源层115在第一有源层120中靠近第二有源层115产生电荷层155。电荷层155限定一个横向传导沟道。第一有源层120有时叫做沟道层。第二有源层115有时叫做阻挡层或施主层。限定横向传导沟道的电荷层155有时叫做二维电子气(2DEG)，因为电子(被陷获在由带隙中的不同所导致的量子阱内)在二维上可自由移动但是在第三维上被紧紧地限制。如下文讨论的，二维电子气被认为至少部分地由第二有源层115中极化电荷的存在引起。随后的说明和解释将区分极化电荷、表面电荷和HEMT中2DEG的移动电荷。
当HFET被用作功率开关时，HFET的源极触点125、栅极触点130和漏极触点150通过端子耦合以形成到外部电路的电连接。在运行中，二维电子气155中的电荷在源极触点125与漏极触点150之间的沟道内移动，以成为外部电路中的电流。电荷，且因此电流，由来自电连接在栅极触点130与源极触点125之间的外部电路的电压控制。
如在此公开内容中所使用的，电连接是欧姆连接。欧姆连接是其中电压和电流之间的关系是线性的且对电流的两个方向是对称的连接。例如，通过仅金属接触彼此的两个金属图案是电连接的。相反，在图1的实例性HFET中，漏极触点150和源极触点125不是电连接的，因为这些触点之间的任何连接是通过半导体内的沟道且由栅极触点130控制。类似地，当栅极电介质110用于将栅极触点130与下面的半导体115绝缘时，栅极触点130未电连接到栅极触点130下面的半导体115，且栅极触点130未电连接到2DEG 155。
图2是图1中例示的实例性HFET的横截面视图200，用虚线示出电容器以表示电荷分布结构的个体部件之间的电容以及这些部件与器件的其他部分之间的电容。应理解，电容存在于每一对可拥有电荷的物体之间。图2强调在具有根据本发明的教导的电荷分布结构的HFET的运行中主要涉及的电容。
电容C0 205表示栅极触点130与部件E1 135之间的电容耦合。电容C1 210表示部件E1 135与部件E2 140之间的电容耦合。电容CN 215表示部件E2 140与部件EN 145之间的电容耦合。
电容CS0 220表示栅极触点130与2DEG 155之间的电容耦合。类似地，电容CS1 225、CS2 230以及CSN 235分别表示电荷分布结构的2DEG155与部件E1 135、E2 140、EN 145之间的电容耦合。
由于电荷分布结构的部件通过电容而不是通过直接的电连接耦合到器件的其他部分，电荷分布结构的个体部件可响应于施加到器件的端子的电压的变化而改变其静电电势。由于电荷分布结构的每个部件的静电电势可以具有不同的值，沿着2DEG 155的静电电势可以被相对均匀地分布以避免场拥挤(field crowding)的非期望的影响(诸如减小的击穿电压)。
通过在存在变化电场时重新分布电荷，电容耦合电荷分布结构的每个部件可以将其电势与在其下方的传导2DEG沟道的部分的电势匹配。此性能使电容耦合电荷分布结构区别于已知为场极电极的常规传导场重新分布结构，该场极电极具有牢固地固定在器件的端子中的一个的电势的静电电势。这样的场极电极可以在其边缘附近形成不期望的高幅度的电场。
图3A是在恒定电压和电流的条件下包括具有根据本发明的教导的电荷分布结构的半导体器件308的示例性电路的原理图300。图3A中的半导体器件308是带有漏极端子306、栅极端子314和源极端子318的HFET开关。图3A的实施例中的HFET 308的栅极端子314和源极端子318电连接到公共回线(common return)320，使得栅极314与源极318之间的电压VGS 316为零。
图3A的实施例中的HFET 308的漏极端子306耦合到具有值R的电阻器302的一端。电阻器302的另一端耦合到相对于公共回线320具有值VB的正电压的恒定电压源312的一个端子。在图3A中的电路的静态条件下，HFET 308处于导通状态，用漏极端子306与源极端子318之间的电压VDS 310传导漏极电流ID 304。
示例性半导体器件308被已知为耗尽型器件，因为它需要在栅极端子314上相对于源极端子318的非零电压来停止漏极电流ID 304的传导。晶体管的正常状态通常被认为是栅极和源极之间无信号的状态。也就是，耗尽型器件被认为是通常导通的，因为当它在栅极和源极之间具有零伏电压时，它可以传导电流。耗尽型HFET器件需要比栅极和源极之间的一阈值更负的负电压来停止漏极电流ID 304的传导。栅极与源极之间的正电压和栅极与源极之间的零电压将允许耗尽型器件传导。常规HFET器件是耗尽型器件。
本领域技术人员应当理解，本发明不但可以应用于耗尽型器件而且可以应用于增强型器件。增强型器件需要在栅极端子314上相对于源极端子318的非零电压来允许漏极电流ID 304的传导。也就是，增强型器件被认为通常是断开的，因为当它在栅极和源极之间具有零伏电压时，它不能够传导电流。栅极和源极之间的负电压也会保持增强型器件断开。通过变更栅极与源极之间的电压使得在导通状态下栅极相对于源极是正的且在断开状态下栅极相对于源极是负的或处于与源极相同的电势，本公开内容中关于耗尽型器件给出的实施例可以应用于增强型器件。增强型HFET器件需要比栅极与源极之间的阈值更大的正电压来允许传导漏极电流ID 304。
图3B是在相同的竖直轴332上示出用于图3A的示例性电路的漏极电流ID 304和电压VDS 310的曲线图330。图3B中的曲线图示出，电压VDS 310是比VB小得多的恒定值V1336，且电流ID 304是恒定值I1334，该恒定值I1334是电阻器302两端的电压除以电阻R。也就是，I1＝(VB-V1)/R。
图4是示出图3A的示例性电路中的示例性HFET开关308的一部分的横截面的示图400，大体上例示对于图3B的曲线图中所描绘的条件的电荷和电容的分布。传导触点的机械表示已经从图4中省略以允许更好地例示器件的电气性能。
在图4的示图中，电容器C1 410、C2 420以及CN 430表示如图2中示出的电荷分布结构的传导部件之间的电容。类似地，图4中的电容器CS1 415、CS2 425以及CSN 435表示如图2中示出的电荷分布结构的部件与2DEG 155之间的电容。图4中的电容器CS0 405表示如图2中示出的栅极触点130与2DEG 155之间的电容的一部分。
HEMT的运行涉及由多个位置处的多个物理过程产生的电荷之间的相互作用。此公开内容仅仅针对对于理解本发明必不可少的电荷，强调与电荷分布结构的传导部件之间的电容中的电流的传导相关联的电荷。所有已知的电荷在示图中未明确地示出，以避免不必要的复杂性。应理解，在整个器件中，有相等的正电荷和负电荷使器件为电中性的。换句话说，一个负电荷必须由器件中某个地方的一个正电荷补偿。
图4示出极化电荷、自由移动电荷和表面电荷的实施例。极化电荷440和455是第二有源层115内固定电荷的实施例。第二有源层115与第一有源层120之间的边界附近的正极化电荷440由第二有源层115的上表面之下的负极化电荷455补偿。稍后将在此公开内容中解释极化电荷的起源。第一有源层120中的2DEG 155是负的自由移动电荷的实施例，因为电子携带负电荷。也是电子的另一些移动负电荷450被从第二有源层115的表面移除，以形成补偿2DEG 155的负电荷的正表面电荷(图4中未明确示出)。
图4示出是漏极电流ID 304的结果的电子流445。当开关308传导时，包括2DEG 155的电子在源极端子318与漏极端子306之间移动。电子流445在与外部漏极电流304相反的方向上，因为电路中的电流按照惯例被定义为正电荷流，而电子具有负电荷。因此，对于电流，正电荷在一个方向上的移动相当于负电荷在相反方向上的移动。
可以从电场与电荷之间的相互作用理解HFET的行为。电中性器件不具有净电荷。换句话说，电中性器件中的每一个正电荷具有一个相应的负电荷，使得正电荷与负电荷的和是零。虽然器件可以是电中性的，但正电荷和负电荷可以非均匀地分布在器件中。电中性不意味着没有电场。电荷的分布和作为结果的电场是重要的，因为它们影响器件的击穿能力。
在电中性HFET中，由不同材料中原子之间的间隔之间的不匹配引起的机械力产生一个电场，该电场有时叫做压电场，该电场从衬底延伸到器件的表面。内部压电场作用于离子化施主原子和极化电荷(重新排列成偶极子的束缚电荷)以在第一有源层120与第二有源层115之间的接点处在第二有源层115中形成正电荷440。源自正电荷440的电场将沟道内电子的负电荷吸引到该接点。换句话说，正电荷440由来自对于漏极电流ID 304是必要的二维电子气155的负电荷局部地补偿。
就正电荷440是由于极化电荷引起的(其与负极化电荷455具有为零的总和电荷)方面来说，沟道中的自由电子未由极化电荷全局补偿。由于HFET开关308中的层通常是未掺杂的或仅仅轻微掺杂的(无意地)，沟道内的电子必须以某种其他方式被补偿。已经发现，补偿电荷驻留在HFET开关308的表面上。如图4中示出的，负电荷450可以在HFET开关308的表面与周围环境之间转移以将补偿正电荷(未明确示出)留在HFET开关308的表面处。在没有此补偿电荷的情况下，器件的沟道将不传导。
在动态条件下，当HFET开关308从导通状态变化为断开状态时，二维电子气中的电子离开源极与漏极之间的沟道。此外，在动态条件下，沟道中的电荷可能被非均匀地分布在漏极与源极之间。如果HFET开关308的表面处的正补偿电荷保持固定，而沟道内的负电荷减少，电场梯度(在一距离内电场变化的量)可以变得足够高以损坏器件。电荷分布结构的一个目的是促进器件表面上的电荷转移以补偿沟道内的变化电荷，使得在源极和漏极之间的半导体材料中或多或少均匀地散布电场。
图5A是示出被修改用于动态运行的图3A的示例性电路的原理图500。在图5A的实施例中，可变电压源505耦合在HFET 308的栅极端子314与源极端子318之间。可变电压源505在负值-VOFF 530与相对小的正值525之间改变电压VGS 510。在图5A的实施例中，当电压VGS 510处于大于或等于零的值525时，HFET 308处于导通状态，且当电压VGS 510处于比阈值更负的负值-VOFF 530时，HFET 308处于断开状态。再次地，此所讨论的极性对应于通常导通的(耗尽型的)一个示例性HFET。对于通常断开的HFET(增强型)，当电压VGS 510小于或等于正阈值时，器件将处于断开状态，且当电压VGS 510大于正阈值时，器件将处于导通状态。在图5A的实施例中，HFET 308在时间t0 535处从导通状态切换到断开状态。
图5B是相对于时间在t0 535附近示出图5A的示例性电路中的示例性HFET开关308的漏极电流ID 515和电压VDS 520的曲线图550。图5B中，在相同的竖直轴555上标绘电流和电压。曲线图550示出，导通状态与断开状态之间的转变发生在初始时间tI 575与终止时间tF 580之间的有限间隔内。
在转变期间，漏极电流570从时间tI 575之前的值I1 560变化到时间tF 580之后的基本零。也在转变期间，漏极端子306与源极端子318之间的电压565从时间tI 575之前的值V1 585变化到时间tF 580之后的高得多的值VB 590。
应当理解，实际电路具有在图5A的示例性电路中未考虑的电感。如果考虑典型的电感值，在时间tI 575与时间tF 580之间漏极电流从值I1560到基本零的转变会将漏极端子306与源极端子318之间的电压提高到显著高于电压源312的值VB的值。因此，功率开关的击穿电压通常必须比电路中最高的电源电压高得多。
图6是示出在图5A的示例性电路的动态条件下与图4相同的横截面的视图600，大体上例示对于在图5B的曲线图中所描绘的条件电荷和电流的分布。如在图4中，已经省略了传导触点的机械表示以允许更好地例示器件的电性能。
图6示出在如图5B中所例示的在时间tI 575与时间tF 580之间从导通状态转变到断开状态期间示例性电容耦合电荷分布结构的运行。如图6中所例示的，随着漏极端子306与源极端子318之间的电压VDS 520向着值VB增加，电子流660和漏极电流ID 515在向着零减小。
随着电子流660向着零减小，电子离开沟道的二维电子气，使沟道中的电荷不那么负。因此，需要减少补偿沟道的电子气的正表面电荷。通过增加表面处的负电荷650实现减少表面处的正电荷。因此，随着来自周围环境的电子积聚以减少第二有源层115的正表面电荷，电容器CS0 405、CS1 415、CS2 425以及CSN 435分别传导电流IQ0 610、IQ1 620、IQ2 630以及IQN 640。电荷的减少有时被称为放电。电荷的恢复有时被称为再充电。随着功率开关从导通状态转变到断开状态，第二有源层115的表面处的电荷的动态分布在漏极端子306和源极端子318之间的材料中或多或少均匀地散布电场。因此，电荷分布结构被配置为在HFET器件的开关转变期间在器件上产生表面放电和表面再充电。
类似地，随着HFET开关从断开状态转变到导通状态，随着电子流660增加，电子进入沟道的二维电子气。因此，正表面电荷需要增加以补偿沟道的电子气的增加。因此，电容器CS0 405、CS1 415、CS2 425以及CSN 435传导将电子从HFET的表面转移到周围环境的电流，增加第二有源层115的表面处的正电荷。
如之前所提到的，常常期望断开状态与导通状态之间的转变尽可能快地进行。此转变的速度被称为器件的开关速度。如果信号以比HFET的开关速度更快的速率驱动HFET，该器件可能经历过早击穿，过早击穿可以导致不可逆的器件退化。确定器件的开关速度的一个重要因素是其表面放电和再充电时间，表面放电和再充电时间部分地取决于用于电荷分布结构的特定配置。因此，电荷分布结构通常应该被设计成使得它以比一个设计目标开关速度更大的速率产生表面放电和再充电。
图7A是示出包括根据本发明的教导的电容耦合电荷分布结构的示例性HFET的多个部分和特征的相对位置的立体图700。图7B是图7A中示出的器件的一个不同的立体图750。图7A和图7B中示出的示例性半导体器件与图1中所描述的器件的类型相同。
图7A和图7B例示根据本发明的教导可以如何从制造HFET期间沉积的金属装配电荷分布结构的部件。在图7A和图7B中已移除示例性器件的一些层的部分，以更详细地暴露下面的特征。所有的层通常覆盖整个器件，在器件的每侧上在相同的竖直平面处终止。
与图1的横截面表示一致，图7A的立体图中最接近观察者的面示出第一有源层728、第二有源层726和电介质层724。图7A还示出沉积在第二有源层726之上的传导源极触点712和传导漏极触点722。
栅极电介质724在源极触点712与漏极触点722之间沉积在第二有源层726之上。传导栅极触点714沉积在栅极电介质层724之上。图7A和图7B将图1中所例示的钝化层105示出为两个钝化层708和710，以指示该钝化是在制造过程的两个步骤中沉积的。
在图1的横截面中不明显但在图7A和图7B中清楚示出的一个特征是，示例性电荷分布结构被制造在两个不同层上。电荷分布结构的水平部件由适当厚度的传导材料制造，从顶部看去表现为常规二维视图中的带条。在一个实施例中，带条的厚度可以是与带条的宽度近似相同的尺寸。虽然在此讨论的实施例将水平部件称为带条，但更一般地水平部件可以是具有各种不同横截面形状的伸长部件。
图7A示出形成一个层的顶部带条702、704和706，以及形成电荷分布结构的三个传导部件的另一个层的底部带条716、718和720。例如，传导部件E1由传导材料的两个带条702和716构造。同样地，传导部件E2由传导材料的两个带条704和718构造，传导部件E3由传导材料的两个带条706和720构造。如所示出的，电荷分布结构的一个部件的顶部带条至少部分地与相邻传导部件的底部带条重叠以使得它们彼此电容耦合。例如，部件E2的顶部带条704与部件E1的底部带条716重叠，且部件E3的顶部带条706与部件E2的底部带条718重叠。另外，传导部件E1的顶部带条702与栅极714重叠。
每个传导部件的顶部传导带条和底部传导带条可以沿着它们的大部分长度由绝缘钝化层分开，且仅沿着它们各自的长度的相对小段通过绝缘钝化层中的通孔接合在一起。
图7B示出接合到底部带条716的顶部带条702、接合到底部带条718的顶部带条704以及接合到底部带条720的顶部带条706，其中所述接合是通过在每个条带的一端处的穿过钝化层710中的竖直通孔的相应传导沉积物756、754和752实现的。
应理解，电荷分布结构的一个部件的顶部带条和底部带条可以在带条的端之间的任何地方处接合。它们可以在半导体器件的有源区内或在半导体器件的有源区外接合。
带条的尺寸和带条之间的距离可以与电介质材料的电性能一起被选择，以实现电荷分布结构的部件之间的期望的电容。例如，通过被认为适合于应用的电场幅度(对于GaN器件，典型地在50伏特每微米至100伏特每微米之间)来设置栅极触点714与漏极触点722之间的间隔。被选择用于制造器件的平板印刷技术将确定带条的最小宽度。知道最小宽度和期望电场允许设计者计算带条的数量和带条之间的间隔。可以由最小宽度和实现带条之间的期望电场幅度所必要的带条之间的距离来确定带条的最大数量。使用这样的假设——当器件断开时在每个带条之下的2DEG将被耗尽，设计者可以计算与每个带条相关联的电荷量。每个底部带条与其下方的沟道之间的电容可以由电压和电荷计算。顶部带条与相邻的底部带条之间的电容必须足够地大于底部带条与沟道之间的电容，以保证与沟道相关联的电荷可以在电荷分布结构的部件之间转移。
如上文所讨论的，在一个实施方案中，电荷分布结构大体上应该被设计为使得它以大于设计目标开关速度的速率产生表面放电和再充电。实现令人满意的结果所需要的放电量和再充电量可以是依赖于应用的。然而，通常，再充电过程期间将要提供的电荷量应该与沟道内存在的空间电荷相当。在一个具体的实施方案中，放电量可以是积聚在电荷分布结构的带条之下的最大化表面电荷的至少约90％。同样地，再充电量可以是积聚在电荷分布结构的带条之下的最大化表面电荷的至少约90％。预期再充电量基本等于一个开关周期期间的放电量，以使得在该开关周期结束时器件返回到其在该开关周期开始时的状态。当然，在不是正好位于电荷分布结构的带条之下的位置处放电量和再充电量将较少。为了补偿在带条之间耗尽的表面电荷，在一些实施方案中，再充电可以大于积聚在带条之下的最大化电荷的100％。以此方式，电荷可以被分布到带条之间的那些表面部分。
图8是大体上例示构造图7A和图7B中所例示的带有根据本发明的教导的电荷分布结构的示例性半导体器件的示例性过程中的样本操作流程的示例性流程图。在方块805中开始之后，在方块810中形成用于高电子迁移率晶体管(HEMT)的结构，该结构带有如本领域已知的有源区和用于漏极和源极的欧姆触点。然后在步骤815中在有源区之上形成栅极电介质层。
在方块815中形成栅极电介质层之后，在方块820中在栅极电介质层之上形成用于栅极的金属化和用于电荷分布结构的底部带条的金属化。接下来，在方块825中，在用于栅极的金属、用于底部带条的金属以及用于漏极和源极的触点之上形成第一钝化层。
然后在方块830中，形成穿过第一钝化层的通孔，在方块830中期望将底部带条与顶部带条接合以形成电荷分布结构的部件。然后在方块835中，将金属沉积在第一钝化结构的表面上且使其穿过第一钝化层中的通孔以形成与电荷分布结构的底部带条接合的电荷分布结构的顶部带条。在方块840中，此过程以第二钝化层的形成结束。
图9A是示出包括根据本发明的教导的电容耦合电荷分布结构的另一个示例性HFET的多个部分和特征的相对位置的立体图900。图9B是图9A中示出的器件的一个不同的立体图950。图9A和图9B中示出的示例性半导体器件具有允许可选的栅极电介质层的附加钝化层，而栅极电介质层724在图7A和图7B中所例示的结构中是强制性的。在不具有栅极电介质层924的实施例中，栅极触点914形成到第二有源层926的肖特基触点，且钝化层930将电荷分布结构的部件El 916、E2 918和E3 920与第二有源层926绝缘。
图9A和图9B例示根据本发明的教导可以如何从制造HFET期间沉积的金属装配电荷分布结构的部件。如在图7A和图7B中，在图9A和图9B中示例性器件的一些层的部分已被移除以更详细地暴露下面的特征。
类似于图7A和图7B的视图，图9A的立体图中最接近观察者的面示出第一有源层928、第二有源层926和可选的电介质层924。图9A还示出沉积在第二有源层926之上的传导源极触点912和传导漏极触点922。
可选的栅极电介质924在源极触点912与漏极触点922之间沉积在第二有源层926之上。传导栅极触点914沉积在栅极电介质层924之上，然后是第一钝化层930沉积在栅极触点914、源极触点912和漏极触点922之上。在不使用栅极电介质924的实施例中，栅极触点914直接沉积在第二有源层926上以形成肖特基触点。
第一钝化层930包围电容耦合电荷分布结构的底部带条916、918和920的三个侧面，将所述底部带条彼此分开且将所述底部带条与器件的在下面的和与所述底部带条相邻的其他部分分开。图9A和图9B还示出第二钝化层910和第三钝化层908。
类似于图7A和图7B，图9A的替代构造示出形成电荷分布结构的三个部件的顶部带条902、904和906以及底部带条916、918和920。图9B示出接合到底部带条916的顶部带条912、接合到底部带条918的顶部带条904以及接合到底部带条920的顶部带条906，其中所述接合是通过在每个条带的一端处的穿过钝化层910中的竖直通孔的相应传导沉积物956、954和952实现的。
图10是大体上例示构造图9A和图9B中所例示的带有根据本发明的教导的电荷分布结构的示例性半导体器件的示例性过程中的样本操作流程的示例性流程图。在方块1005中开始之后，在方块1010中形成用于高电子迁移率晶体管(HEMT)的结构，该结构带有如本领域已知的有源区和用于漏极和源极的欧姆触点。然后在方块1015中在有源区之上形成可选的栅极电介质层。在不使用可选的栅极电介质层的实施例中，跳过方块1015。
在使用可选的栅极电介质层的实施例中，在完成方块1015中的操作之后，然后在方块1020中形成用于栅极的金属化。接下来，在方块1025中，在用于栅极的金属以及用于漏极和源极的触点之上形成第一钝化层。第一钝化层的形成可以包括移除钝化材料以形成用于电荷分布结构的底部带条的沟道。然后在方块1030中，沉积金属用于电荷分布结构的底部带条，然后是在方块1035中的第二钝化层。
然后在方块1040中，形成穿过第二钝化层的通孔，在方块1040中期望将底部带条与顶部带条接合以形成电荷分布结构的部件。然后在方块1055中，将金属沉积在第二钝化层的表面上且使其穿过第二钝化层中的通孔以形成与电荷分布结构的底部带条接合的电荷分布结构的顶部带条。在方块1050中，此过程以第三钝化层的形成结束。
高压HFET被制造为，除了其他性能外，具有可预测且稳定的击穿电压。高压HFET的制造可以包括由电绝缘材料包围的传导部件的特别结构。这样的绝缘导体有时叫做浮置导体(floating conductor)，因为在动态条件下，它们的电势相对于一个参考电势值不具有良好受控的关系。在动态条件下，浮置导体可以以受控的方式改变它们的电势。
这样的特别结构的实施例包括图1、图2、图3A、图4、图5A、图6、图7A、图7B和图9A、图9B中示出的高压HFET的电荷分布结构。在电绝缘材料内的传导部件之间的电容耦合可以允许净总电荷响应于器件的端子处的电压的快速变化而或多或少均匀地分布在器件的一个区域内。在电压转变期间电荷的分布可以防止可降低击穿电压的高局部电场。使用电荷分布结构也可以允许器件的设计者在制造之前进行击穿电压的精确预测。
包围电荷分布结构的传导部件的完美的绝缘材料将防止传导部件从环境中捕获静电荷。穿过非完美的绝缘材料泄漏的电流可以导致电荷积聚在电荷分布结构的传导部件上。
源自积聚的静电荷的电场可以干扰电荷分布结构防止降低器件的击穿电压的高动态电场的能力。由于积聚的静电荷是器件上过去的电应力的结果，击穿电压可以取决于器件的历史。
在一些情况下，可能有必要防止静电荷积聚在半导体器件中的浮置导体上。
例如，可以使用耦合到半导体器件的电荷分布结构中的导体的晶体管网络。当半导体器件处于断开状态时，该网络的晶体管允许电荷积聚在导体上，且当半导体处于导通状态时，晶体管自动地减少导体上积聚的电荷。
图11是示出示例性静态放电系统1102的等效电路的电原理图1100。在图11的电路中，晶体管QHV 1150是包括内部电容耦合电荷分布结构1174的部件的高压HFET。晶体管QHV1150是具有漏极端子1152、栅极端子1156和源极端子1158的HFET。
高压HFET QHV 1150的内部电容耦合电荷分布结构1174由被电绝缘材料1104包围的传导部件E1 1128、E2 1122和E3 1116表示。稍后在此公开内容中呈现包括电荷分布结构的示例性高压HFET的示例性物理构造。
图11在电绝缘材料1104中用虚线示出电容器，以表示电荷分布结构1174的个体部件之间的电容以及这些部件与晶体管QHV 1150的其他部分之间的电容。应当理解，电容存在于每一对可拥有电荷的物体之间。图11中的表示强调通过静态放电系统1102放电的电容。
电容CD，3 1112表示晶体管QHV 1150的漏极端子1152与部件E3 1116之间的电容耦合。电容C3，2 1118表示部件E3 1116与部件E2 1122之间的电容耦合。电容C2，1 1124表示部件E2 1122与部件E1 1128之间的电容耦合。电容C1，0表示部件E1与晶体管QHV 1150的栅极端子1156之间的电容耦合。
图11还在绝缘材料1104中用虚线示出电阻器，以表示电荷分布结构1174的个体部件之间存在的有限电阻以及这些部件与晶体管QHV 1150的其他部分之间存在的有限电阻。由于电绝缘材料1104是非完美的，电荷能够响应于对应于电压差的电场在该材料中移动。绝缘材料内电荷响应于导体之间的电压差在导体之间的移动有时被称为泄露电流。
电阻器RD，3 1114表示晶体管QHV 1150的漏极端子1152与电荷分布结构1174的部件E3 1116之间的电阻。电阻器R3，2 1120表示电荷分布结构1174的部件E3 1116与部件E2 1122之间的电阻。电阻器R2，1 1126表示电荷分布结构1174的部件E2 1122与部件E1 1128之间的电阻。电阻器R1，0表示部件E1 1128与晶体管QHV 1150的栅极端子1156之间的电阻。电荷分布结构1174的传导部件与晶体管QHV 1150的端子之间的电阻的值通过绝缘材料1104的电阻率以及通过所述传导部件和端子之间的物理间距确定。
图11的实施例中的晶体管QHV 1150在包括恒定电压源VB 1108和电阻器R 1106的电路中起一个开关的作用。在典型的应用中，电压源VB可能具有数百伏的值。在图11的实施例中，电压源VB 1106具有耦合到公共回线1110的负端子和耦合到电阻器1106的一端的正端子。电阻器1106的另一端耦合到晶体管QHV 1150的漏极端子1152。晶体管QHV 1150的源极端子1158耦合到公共回线1110。在图11的实施例中，产生开关控制电压VGS 1162的可变电压源1160耦合在栅极端子1156与公共回线1110之间。
当图11的实施例中的晶体管QHV 1150被切换为导通时，晶体管QHV 1150通过电阻器1106从恒定电压源VB 1108传导电流IB 1172，且漏极端子1152与源极端子1158之间的电压VHV 1154比恒定电压源VB 1108的电压小得多。当晶体管QHV被切换为导通时，漏极端子1152与源极端子1158之间的电压VHV 1154通常小于5伏。当晶体管QHV 1150被切换为断开时，电阻器1106中有基本为零的电流，且漏极端子1152与源极端子1158之间的电压VHV 1154基本是恒定电压源VB 1108的值。因此，在一个典型的应用中，电压VHV 1154可以在几伏和几百伏之间切换。
图11的实施例中的晶体管QHV 1150已知为耗尽型器件，因为它需要栅极端子1156上相对于源极端子1158的非零电压来停止漏极电流IB 1172的传导。晶体管的正常状态通常被认为是栅极与源极之间无信号的状态。也就是，耗尽型器件被认为是通常导通的，因为当它在栅极与源极之间具有零伏电压时，它可以传导电流。耗尽型HFET器件需要一个比栅极与源极之间的阈值更负的负电压来停止漏极电流IB 1172的传导。栅极与源极之间的正电压以及栅极与源极之间的零电压将允许耗尽型器件传导。在图11的实施例中，开关控制电压1162切换到比晶体管QHV 1150的阈值电压更负的负值-VOFF，以将晶体管QHV 1150切换为断开。常规HFET器件是耗尽型器件。
当晶体管QHV 1150断开且电压VHV 1154为高时，电荷分布结构1174的传导部件E31116、E2 1122与E1 1128可以积聚来自电绝缘材料1104中的泄漏电流的静电荷。在没有静态放电系统的情况下可积聚的静电荷的幅度受个体导体之间的电容和电阻的影响以及受晶体管QHV 1150的漏极1152与栅极1156之间出现的平均电压的影响。由积聚的静电荷产生的电场可以降低晶体管QHV 1150的击穿电压。在没有静态放电系统的情况下，积聚的电荷可以在器件中保持范围可能从数分钟到数天的一段时间。图11中示出的静态放电系统1102可以在晶体管QHV1150每次导通时将所积聚的电荷减少到可忽略的水平。
图11中示例性静态放电系统1102的电路包括晶体管QD，3 1178、Q3，2 1134、Q2，11138和Q1，0 1144。图11中的所有晶体管都是耗尽型HFET器件。静态放电系统1102中的晶体管可以具有比高压晶体管QHV1150显著更低的击穿电压，因为电阻器RD，3 1114、R3，2 1120、R2，1 1126和R1，0 1132形成分压器电路，该分压器电路允许仅仅一部分的高电压VHV 1154出现在静态放电系统1102中的任何晶体管上。这样，静态放电系统1102中的晶体管不需要电荷分布结构。因此，静态放电系统1102中的低压晶体管和高压功率晶体管QHV 1150可以被一起制造在相同的半导体晶片上，其中仅晶体管QHV 1150具有电荷分布结构。
图11示出，静态放电系统1102中的晶体管Q1，0 1144的栅极G0 1148直接耦合到高压晶体管QHV 1150的栅极G 1156，且晶体管Q1，0 1144的源极S0 1164通过公共回线1110耦合到高压晶体管QHV 1150的源极S 1158。由于晶体管Q1，0 1144和QHV 1150都是具有近似相同的阈值电压的耗尽型HFET器件，这两个晶体管同时导通和断开。
当图11的实施例中的晶体管QHV 1150和Q1，0 1144导通时，所有的晶体管都导通，且漏极-源极电压VHV 1154、V1，0 1146、V2，1 1140、V3，2 1136以及VD，3 1176通常将小于5伏。由于晶体管QHV 1150显著大于静态放电系统1102中的晶体管，晶体管QHV 1150传导电阻器R1106中的几乎全部的电流。换句话说，去到电荷分布结构1174和静态放电系统1102的电流IX1184与晶体管QHV 1150中的电流IB 1172比较是可忽略的。
晶体管Q1，0 1144的漏极端子D0 1142耦合到电荷分布结构1174的传导部件E11128。由于当晶体管Q1，0 1144导通时电压VHV 1154将通常小于5伏，当晶体管Q1，0 1144导通时V1，0将通常在0至5伏之间。因此，当晶体管Q1，0 1144导通时，电荷分布结构1174的传导部件E11128上的静电荷被放电到公共回线1110，且电容C1，0 1130上的电压被减少到通常比5伏小得多。
图11示出耦合在电荷分布结构1174的传导部件E2 1122与E1 1128之间的晶体管Q2，1 1138。传导部件E2 1122与E1 1128之间的电压是晶体管Q2，1 1138的漏极-源极电压V2，11140。晶体管Q2，1 1138的栅极端子耦合到公共回线1110。晶体管Q2，1 1138的源极端子在接点J1 1166处耦合到晶体管Q1，0 1144的漏极端子、晶体管Q3，2 1134的栅极端子以及传导部件E1 1128。如在此公开内容中所使用的，接点是一个电终端(electrical termination)，该电终端既是一个晶体管的源极端子又是一个不同的晶体管的漏极端子。
图11还示出耦合在电荷分布结构1174的传导部件E3 1116与E2 1122之间的晶体管Q3，2 1134。晶体管Q3，2 1134的漏极端子在接点J3 1180处耦合到电荷分布结构1174的传导部件E3 1116和晶体管QD，3 1178的源极端子。晶体管Q3，2 1134的源极端子在接点J2 1168处耦合到晶体管Q2，1 1138的漏极端子、晶体管QD，3 1178的栅极端子以及电荷分布结构1174的传导部件E2 1122。电荷分布结构1174的传导部件E3 1116与E2 1122之间的电压是晶体管Q3，2 1134的漏极-源极电压V3，2 1136。晶体管Q3，2 1134的栅极端子在接点J1 1166处耦合到电荷分布结构1174的传导部件E1 1128、晶体管Q2，1 1138的源极端子以及晶体管Q1，0 1144的漏极端子。
图11的实施例示出耦合在晶体管QHV 1150的漏极端子1152与电荷分布结构1174的传导部件E3 1116之间的晶体管QD，3 1178。晶体管QHV 1150的漏极端子1152与电荷分布结构1174的传导部件E3 1116之间的电压是晶体管QD，3 1178的漏极-源极电压VD，3 1176。晶体管QD，3 1178的漏极端子耦合到晶体管QHV 1150的漏极端子1152。晶体管QD，3 1178的源极端子在接点J3 1180处耦合到电荷分布结构1174的传导部件E3 1116和晶体管Q3，2 1134的漏极端子。晶体管QD，3 1178的栅极端子在接点J2 1168处耦合到电荷分布结构1174的传导部件E21122、晶体管Q3，2 1134的源极端子以及晶体管Q2，1 1138的漏极端子。
当晶体管Q1，0 1144导通以使与传导部件E1 1128相关联的电容C1，0 1130放电时，晶体管Q2，1 1138和Q3，2 1134以及QD，3 1178也导通以使与相应的传导部件E2 1122和E3 1116相关联的电容C2，1 1124、C3，2 1118以及CD，3 1112放电。因此，当高压晶体管QHV 1150导通时，静态放电系统1102的晶体管将电荷分布结构1174的传导部件上的电压设置到近似是公共回线1110的电势，有效地将积聚的静电荷从电荷分布结构1174的传导部件移除。
当晶体管QHV 1150和Q1，0 1144断开且电压VHV 1154增加时，电荷分布结构1174的传导部件E1 1128、E2 1122和E3 1116上的电压将增加以达到或超过将晶体管Q2，1 1138、Q3，21134和QD，3 1178断开的幅度。电荷分布结构1174的传导部件E1 1128、E2 1122和E3 1116上的电压被限制为如通过由电阻器RD，3 1114、R3，2 1120、R2,1 1126以及R1，0 1132和/或电容C2，1 1124、C3，2 1118以及CD，3 1112形成的分压器电路确定的电压VHV 1154的一部分。
在一个典型的设计中，当晶体管QHV 1150断开且VHV 1154是数百伏时，电荷分布结构1174的任何两个相邻的传导部件之间的电压将在10V和200V之间。同时，电荷分布结构1174的传导部件E1 1128与晶体管QHV 1150的栅极1156之间的电压也将在10V和200V之间。换句话说，晶体管QHV 1150断开时的电压VD，3 1176、V3，2 1136、V2，1 1140和V1，0 1146将足够断开晶体管QD，3 1178、Q3，2 1134和Q2，1 1138。因此，当在高压晶体管QHV 1150的漏极端子1152与源极端子1158之间存在高电压时，静态放电系统1102中的所有晶体管将断开，提供穿过放电系统1102的最小泄漏电流，且因此提供负载电阻器R 1106两端的最小电压降。
换句话说，耗尽型器件耦合到包括在半导体器件中的电荷分布结构的浮置导体。当半导体器件导通时，浮置导体之间的电压差足够低以导通耗尽型器件。当半导体器件断开时，浮置导体之间的电压差足够高以断开耗尽型器件。
图12是示出如何可将图11的示例性静态放电系统扩展以容纳具有N个元件的一般电荷分布系统的电原理图1200。在图12的实施例中，晶体管QHV 1250是具有漏极端子1252、源极端子1258和栅极端子1256的高压HFET。在晶体管QHV 1250的漏极端子1252和栅极端子1256之间的内部电荷分布结构包括被非完美的电绝缘材料1204包围的传导部件E1 1228、E21222、E3 1216、E(N-1) 1274和EN 1272。
在图12的一般实施例中，高压HFET QHV 1250的漏极端子D 1252耦合到电阻器R1206的一端以及静态放电系统1202中的晶体管QD，N 1278的漏极DN 1288。电阻器R 1206的另一端耦合到恒定电压源VB 1208的正端子。恒定电压源VB 1208的负端子耦合到公共回线1210。高压HFET QHV 1250的源极端子S 1258也耦合到公共回线1210。产生开关控制电压VGS1262的可变电压源1260耦合在高压HFET QHV 1250的栅极端子G 1256与公共回线1210之间。如在图11的实施例中，高压HFET QHV 1250起一个开关的作用，该开关产生漏极端子1242与源极端子1258之间的开关电压VHV 1254。
图12的一般实施例还示出包括晶体管Q1，0 1244、Q2，1 1238、Q3，2 1234、Q4，3 1282、QN，(N-1) 1280和QD，N 1278的静态放电系统1202。如在图11的实施例中，图12的一般实施例中的所有晶体管都是耗尽型HFET。
图12的静态放电系统中的晶体管Q1，0 1244具有耦合到高压晶体管QHV 1250的栅极端子1256的栅极端子1248。晶体管Q1，0具有耦合到公共回线1210的源极端子S0 1264。晶体管Q1，0 1244的漏极端子D0 1242在接点J1 1266处耦合到晶体管Q2，1 1238的源极端子，且耦合到晶体管Q3，2 1234的栅极端子以及传导部件E1 1228。晶体管Q2，11238的栅极端子耦合到公共回线1210。晶体管Q2，1 1238的漏极端子耦合到晶体管Q3，2 1234的源极端子、晶体管Q4，31282的栅极端子以及传导部件E2 1222。
传导部件E1 1228与公共回线1210之间的电压是晶体管1244的漏极端子D0 1244与源极端子S0 1264之间的电压V1，0 1246。传导部件E2 1222与E1 1228之间的电压是晶体管Q2，1 1238的漏极端子与源极端子之间的电压V2，1 1240。传导部件E3 1216与E2 1222之间的电压是晶体管Q3，2 1234的漏极端子与源极端子之间的电压V3，2 1236。
图12的一般实施例示出晶体管QD，N 1278的漏极端子DN 1288耦合到高压HFET QHV1250的漏极端子D 1252。图12的一般实施例中的晶体管QD，N 1278的源极端子在接点JN1276处耦合到传导部件EN 1272和晶体管QN，(N-1) 1280的漏极端子。晶体管QN，(N-1) 1280的源极端子在接点J(N-1) 1268处耦合到传导部件E(N-1) 1274和晶体管QD，N 1278的栅极端子。传导部件EN 1272与E(N-1) 1274之间的电压是电压VN，(N-1) 1286。晶体管QHV 1250的漏极D 1252与传导部件EN 1272之间的电压是VD，N 1284。
图12示出，静态放电系统1202可以应用于是高压HFET的一部分的电荷分布结构，电荷分布结构具有被标示为E1到EN的N个传导部件，其中传导部件E1最接近HFET的栅极端子，且传导部件EN最接近HFET的漏极端子。对于其中N>1的非平凡的实施例，传导部件可以被布置成使得对于任意两个传导部件EK和E(K-1)，传导部件EK比传导部件E(K-1)更接近高压HFET的漏极端子，其中K是大于1且小于或等于N的整数。用符号来陈述，在前述描述中K是整数，其中1<K≦N。
图12还示出，静态放电系统1202的低压HFET可以耦合在电荷分布结构的传导部件之间，以实现使低压HFET QK，(K-1)的漏极端子耦合到传导部件EK且使该低压HFET QK，(K-1)的源极端子在接点J(K-1)处耦合到传导部件E(K-1)的电路。此电路还使低压HFET QK，(K-1)的栅极端子耦合到接点J(K-2)。对于K＝2的具体情况，该电路使HFET QK，(K-1)的栅极端子耦合到高压HFET的源极端子。图12的一般静态放电结构示出，低压HFET QD，N可以耦合在高压HFET的漏极端子与静态放电系统的传导部件EN之间。
图12还示出，静态放电系统1202的一般示例性电路包括一个附加低压HFET，该附加低压HFET的漏极端子耦合到传导部件E1，其源极端子耦合到高压HFET的源极端子，且其栅极端子耦合到高压HFET的栅极端子。因此，如图12的一般实施例所例示的，用于高压HFET的静态放电系统，对于是该高压HFET的一部分的电荷分布结构的每一个传导部件，该静态放电系统可以包括一个低压HFET。对于电荷分布结构中仅仅有单个传导部件的平凡情况(N＝1且K＝0)，静态放电系统减至单个晶体管Q1，0 1244。
因此，图12示出一个半导体电路的实施例，该半导体电路包括三端子半导体器件1250、表面电荷分布结构1204以及静态放电系统1202，表面电荷分布结构1204具有多个带有浮置电势的导体(1228、1222、1216、1274和1272)且电容耦合到该半导体器件的一个端子，静态放电系统1202用于当该半导体器件处于第一(断开)状态时将积聚在导体上的电荷移除，而当该半导体器件处于第二(导通)状态时允许电荷积聚在导体上。
本领域技术人员应当理解，当高压晶体管QHV 1250断开时，电荷分布结构1204的传导部件之间的电压差取决于传导部件的数量N和传导部件之间的相对间隔。可以用更大的N和减小的间隔减小相邻的传导部件之间的电压。在电荷分布结构1204的相邻的传导部件之间的电压未足够大到断开静态放电系统1202的晶体管的实施例中，低压HFET的栅极可以耦合到距离它们各自的HFET的源极较远的传导部件。换句话说，低压HFET QK，(K-1)的栅极端子可耦合到接点J(K-2-M)，其中M是大于等于1的整数。
可以使用与包括电荷分布系统的半导体器件相同的过程制造静态放电系统的晶体管。此外，静态放电系统可以被制造在与包括电荷分布系统的半导体器件相同的衬底上且与包括该电荷分布系统的半导体器件同时制造。
图13示出静态放电系统的一般实施例的显著特征。具体地，未按比例绘制的图13是穿过包括多个异质结构场效应晶体管(HFET)的静态放电系统的一部分的横截面视图1300。图12的静态放电系统1202的原理图表示图13中所例示的半导体构造的横截面。
图13中所例示的示例性静态放电系统包括第一有源层1356和第二有源层1352，第一有源层1356通常设置在衬底(图13中未示出)之上，如本领域已知的，该衬底可以由多种材料诸如蓝宝石(Al2O3)、硅(Si)或碳化硅(SiC)形成。多种制造技术可能需要待被设置在衬底与第一有源层1356之间的其他材料层以促进该器件的构造。
图13的实施例中的第一有源层1356由氮化镓(GaN)组成。在其他实施例中，包含来自元素周期表的第Ш族的其他元素的氮化物的不同的半导体材料可以组成第一有源层1356。
图13的实施例中的第二有源层1352由氮化铝镓(AlGaN)组成。在其他实施例中，不同的第Ш族氮化物半导体材料诸如氮化铝铟(AlInN)和氮化铝镓铟(AlInGaN)可以组成第二有源层1352。第二有源层1352的材料可以是非化学计量化合物。在这样的材料中，元素的比率不易由普通整数表示。例如，第二有源层1352可以是第Ш族氮化物半导体材料诸如AlXGa1-XN(其中0<X<1)的非化学计量化合物。
在图13的实施例中，传导源极触点1326、传导漏极触点1348以及传导栅极触点1328、1332、1336、1340和1346设置在第二有源层1352之上。传导接点触点(junctioncontact)1330、1334、1338、1342和1344也设置在第二有源层1352之上。如在此公开内容中所使用的，接点触点将一个晶体管的源极触点接合到一个邻近的晶体管的漏极触点。
还在图13的实施例中，栅极电介质层1350将栅极触点1328、1332、1336、1340和1346与第二有源层1352分开。电介质是可以被外部电场极化的电绝缘材料。极化使材料中受约束的电荷定向，以使材料内部的电场的幅度小于外部电场的幅度。
图13的实施例中示出的源极触点、栅极触点、接点触点和漏极触点是如图12的一般实施例的电原理图中所描述的静态放电结构1202的若干个体晶体管的部分。源极S01326、栅极G0 1328和接点J1 1330分别是HFET Q1，0 1302的源极端子、栅极端子和漏极端子。类似地，接点触点J1 1330、栅极触点G1 1332和接点触点J2 1334分别是HFET Q2，1 1304的源极端子、栅极端子和漏极端子。接点触点J2 1324、J3 1338、J4 1342和JN 1344与栅极触点G21336、G3 1340、GN 1346一起再加上漏极触点DN 1348形成HFET Q3，2 1306、Q4，3 1308和QD，N1310。
图13中所描绘的示例性HFET也已知为高电子迁移率晶体管(HEMT)。在图13的HEMT中，通常具有比第一有源层1356高的带隙的第二有源层1352在第一有源层1356中接近第二有源层1352处产生电荷层1354。电荷层1354限定一个横向传导沟道。第一有源层1356有时叫做沟道层。第二有源层1352有时叫做阻挡层或施主层。限定横向传导沟道的电荷层1354有时叫做二维电子气(2DEG)，因为电子(被陷获在由带隙中的不同所导致的量子阱内)在二维上可自由移动，但是在第三维上被紧紧地限制。
在HFET例如Q1，0的运行中，二维电子气1354中的电荷在源极触点S0 1326与漏极触点J1 1330之间的沟道内移动，以成为外部电路中的电流。所述电荷，且因此所述电流，由来自电连接在栅极触点G0 1328与源极触点S0 1326之间的外部电路的电压控制。
图13的示例性静态放电结构示出源极触点、栅极触点以及接点触点之间的电连接。如在此公开内容中所使用的，电连接是欧姆连接。欧姆连接是其中电压和电流之间的关系是线性的且对电流的两个方向是对称的连接。例如，通过仅金属接触彼此的两个金属图案是电连接的。相反，在图13的实施例中接点触点J1 1330和源极触点S0 1330不是电连接的，因为这些触点之间的任何连接是通过半导体内的沟道且由栅极触点G0 1328控制。类似地，当栅极电介质1350用于将栅极触点G0 1328与下面的半导体1352绝缘时，栅极触点G01328未电连接到栅极触点G0 1328下面的半导体1352，且栅极触点G0 1328未电连接到2DEG1354。
在图13的实施例中，电介质材料的钝化层1312设置在触点周围且在栅极电介质层1312之上。钝化层1312通过将器件的表面与环境中的电的和化学的污染物隔离来提供器件的电特性的稳定性。钝化层1312可以以不止一个步骤沉积，以允许金属被嵌入钝化材料内。
在使用不同钝化层布置的其他实施例中，栅极电介质层1350是可选的。在不带有栅极电介质层1350的实施例中，栅极触点G0 1328、G1 1332、G2 1336、G3 1340以及GN 1346各形成一个到第二有源层1352的肖特基触点。肖特基触点是金属与半导体之间的接点，该接点在仅一个方向上在金属与半导体之间传导电流。不带有栅极电介质层的晶体管有时叫做肖特基栅极晶体管。稍后在此公开内容中呈现使用可选的栅极电介质层的构造的实施例。
图13的实施例中的钝化1312是透明的，给予对位于横截面平面后面的物体的可见性。例如，形成接点触点J1 1330和栅极触点G2 1336之间的电连接的金属1322位于在金属1314和金属1316后面的平面内。金属1324在金属1316和金属1318的后面。形成到接点触点J4 1342的电连接的金属1318将形成与栅极G5(图13的实施例中未示出)的电连接。形成到栅极触点GN 1346的电连接的金属1320将形成与接点触点J(N-1)(图13的实施例中未示出)的电连接。
图14是示出带有高压功率HFET 1480的图13的示例性静态放电系统的俯视图1400。如稍后将在此公开内容中详细描述的，图14的实施例中的静态放电系统1402和高压功率HFET 1480可以作为单独的器件制造在相同的半导体衬底上。图13的示例性静态放电系统中的钝化材料在图14的视图中是透明的，提供对栅极电介质1482和多个传导部件的可见性。图14的元件未按比例示出。
图14的实施例中的高压功率HFET 1480将其内部的重要部分移除，以强调高压功率HFET 1480通常显著大于静态放电系统1402。在实践中，静态放电系统1402中的每个晶体管的传导沟道的宽度可以小于高压功率HFET 1480中的传导沟道的宽度的2％。静态放电系统1402中的晶体管仅必须足够大到在高压功率HFET 1480上的电压的转变期间传导来自电荷分布结构的部件的积聚电荷。高压功率HFET 1480包括源极触点1462、栅极触点1464、漏极触点1478以及具有传导部件E1 1468、E2 1470、E3 1472、E4 1474和EN 1476的电荷分布结构。
图14中示出的示例性静态放电系统1402的俯视图显示形成低压HFET的触点之间的电连接的金属的布局。图14的实施例示出将源极触点S0 1404连接到栅极触点G1 1414的金属1438、将接点触点J1 1412连接到栅极触点G2 1418的金属1434和将接点触点J2 1416连接到栅极触点G3 1424的金属1440。金属1436会将接点触点J3 1422连接到栅极触点G4(图14中未示出)。金属1442会将接点触点J4 1426连接到栅极触点G5(图14中未示出)。金属1444会将栅极触点GN 1430连接到接点触点J(N-1)(图14中未示出)。
图14中示出的静态放电结构的金属1434、1436、1438、1440和1444的水平段在它们的端处连接到图14中不可见的金属的竖直段。所述金属的竖直段连接到正好在所述金属的水平段的端之下的触点。例如，水平金属段1434在一端处连接到竖直金属段1410，所述一端又连接到接点触点J1 1412，且水平金属段1434在其另一端处连接到竖直金属段1418，所述另一端又连接到栅极触点G2 1420。
图14的实施例还示出静态放电系统1402与高压HFET 1480之间的连接。金属1446将静态放电系统1402的源极触点S0 1404连接到高压HFET 1480的源极触点1462。金属1448将静态放电系统1402的栅极触点G0 1408连接到高压HFET 1480的栅极触点1464。金属1450将静态放电系统1402的接点触点J1 1412连接到高压HFET 1480的电荷分布结构的传导部件E1 1468。金属1452将接点触点J2 1416连接到高压HFET 1480的电荷分布结构的传导部件E2 1470。金属1454将接点触点J3 1422连接到高压HFET 1480的电荷分布结构的传导部件E31472。金属1456将接点触点J4 1426连接到高压HFET 1480的电荷分布结构的传导部件E41474。金属1458将接点触点JN 1428连接到高压HFET 1480的电荷分布结构的传导部件EN。金属1460将漏极触点DN 1432连接到高压HFET 1480的漏极触点1478。
图15A是示出包括具有电荷分布结构的高压功率HFET的示例性静态放电系统的多个部分和特征的相对位置的立体图1500。图15B是图15A中示出的静态放电系统的一个不同的立体图1560。图15A和图15B中示出的示例性半导体器件类似于图13的横截面视图和图14的俯视图中所描述的示例性器件，且在图11的电原理图中被表示。
图15A和图15B的立体图以及此公开内容中所呈现的所有其他立体图可能未按比例绘制。一些尺寸可能被夸大以示出在成比例的附图中不可见的细节。
图15A和图15B例示如何可将静态放电系统和高压HFET一起装配在相同的衬底上。可用与高压HFET相同的过程且与高压HFET同时制造用于静态放电系统的低压HFET。静态放电系统和高压HFET可以被制造为独立的器件，所述独立的器件仅仅通过跨越衬底上的器件之间的距离的导体电耦合。
连接低压晶体管的触点的金属以及将低压晶体管连接到高压HFET的电荷分布结构的金属可以与形成高压HFET的电荷分布结构的金属同时沉积。在图15A和图15B中已移除示例性器件的一些层的部分，以更详细地暴露下面的特征。所有的层通常会覆盖整个器件，在器件的每侧上在相同的竖直平面处终止。
图15A和图15B示出示例性静态放电系统1552和高压HFET的一部分1554的结构。示例性静态放电系统1552和高压HFET的该部分1554在相同的衬底1536上，但是它们具有独立的有源区。有源区是在参与器件运行的触点之下的有源层的区域。在图15A和图15B的立体图中可见的HFET的部分1554可以通常表示高压晶体管的不到2％。
在图15A和图15B中所例示的实施例中，静态放电系统1552的第一有源层1534和高压HFET 1554的第一有源层1535具有相同的材料成分，但是这两个第一有源层通过没有第一有源层的一个区域彼此空间地分开。还在图15A和图15B中例示的实施例中，静态放电系统1552的第二有源层1532和高压HFET 1554的第二有源层1540具有相同的材料成分，但是这两个第二有源层通过没有第二有源层的一个区域彼此空间地分开。因此，静态放电系统1552的晶体管可以独立于高压HFET 1554运行，虽然所有的器件被制造在相同的衬底1536上。
与图13的横截面表示和图14的俯视图一致，图15A和图15B的立体图针对静态放电系统示出在衬底1536之上的第一有源层1534、第二有源层1532和电介质层1516。图15A和图15B还针对HFET 1554示出在衬底1536之上的第一有源层1535、第二有源层1540和电介质层1516。在图15A和图15B的实施例中，电介质层1516在静态放电系统1552的区域、高压HFET1554以及没有有源层的区域上是连续的。图15A和图15B示出用于四个低压HFET和一个高压HFET的源极、栅极以及漏极的传导触点。
图15A和图15B的实施例示出在静态放电系统1552的区域中的第二有源层1532之上沉积的以及在高压HFET 1554的区域中的第二有源层1540之上沉积的栅极电介质1516。图15A中在静态放电系统1552的区域中可见的栅极电介质层1516对应于图13的实施例的横截面视图中的区域1350。图13的实施例的示例性横截面视图中示出的钝化1312对应于图15A和图15B的实施例中的第一钝化层1510和第二钝化层1502，以指示示例性钝化以制造过程的两个步骤沉积。
用于高压HFET 1554的端子的触点在图15B的立体图中可见为源极1550、栅极1562和漏极1564。图15A和图15B的立体图还示出在高压HFET 1554的区域内的电荷分布结构的传导部件E1 1548、E2 1546和E3 1542。传导部件E1 1548、E2 1456和EN 1542可以由导电材料或诸如一种或多种金属、重掺杂半导体等材料形成。
电荷分布结构的水平部件由合适厚度的传导材料制造，在从顶部看去的常规二维视图中表现为带条。在一个实施例中，带条的厚度可以是与带条的宽度近似相同的尺寸。虽然本文中讨论的实施例将水平部件称为带条，但更一般地所述水平部件可以是具有各种不同横截面形状的伸长部件。
图15A和图15B显示，电荷分布结构的传导部件E1 1548、E2 1546和E3 1542由通过穿过第一钝化层1510的竖直传导柱连接的水平顶部带条和水平底部带条形成。用于静态放电结构1552的区域中的低压HFET的端子的触点在图15A的立体图中可见为源极触点S01530、漏极触点D3 1514、接点触点J1 1526、J2 1522、J3 1518以及栅极触点G0 1528、G11524、G2 1520和G3 1512。
图15A和图15B的立体图中所例示的实施例中的晶体管的触点通过金属沉积物连接。例如，金属1504将接点触点J1 1526连接到栅极触点G2 1520。金属1506将接点触点J21522连接到栅极触点G3 1512。金属1508将栅极触点G1 1524连接到源极触点S0 1530。金属1538将静态放电系统1552的源极触点S0 1530连接到高压HFET 1554的源极触点1550。在图16A和图16B的立体图中移除了第一钝化层1510和第二钝化层1502，以显示图15A和图15B的实施例中的更多金属。
图16A是示出图15A的示例性静态放电系统的立体图1600，其中移除了钝化层1510和1502以便示出附加的细节。图16B是图16A中示出的示例性静态放电系统的一个不同的立体图1660。图16A和图16B显示在钝化之下且在栅极电介质1516之上的、占据衬底1536上位于静态放电系统1552与高压HFET 1554的区域之间的空间的导体。
图17是大体上例示构造图15A和图15B中所例示的示例性半导体器件的示例性过程中的样本操作流程的示例性流程图。在方块1705中开始之后，在方块1710中形成用于高电子迁移率晶体管(HEMT)的结构，所述结构带有如本领域已知的有源区和用于漏极和源极的欧姆触点。然后在步骤1715中在有源区之上形成栅极电介质层。
在方块1715中形成栅极电介质层之后，在方块1720中在栅极电介质层之上形成用于HFMT的栅极的金属化、用于电荷分布结构的底部带条的金属化以及用于高压HFET与静态放电系统的晶体管之间的连接的金属化。接下来，在方块1725中，在先前沉积的金属之上形成第一钝化层。
然后在方块1730中形成穿过第一钝化层的通孔，在方块1730中期望将底部带条与顶部带条接合以形成电荷分布结构的部件。还在静态放电系统中的晶体管的合适部分之上形成通孔，以提供如上文描述的它们之间的连接。然后在方块1735中，将金属沉积在第一钝化层的表面上且使其穿过第一钝化层中的通孔，以形成与电荷分布结构的底部带条接合的电荷分布结构的顶部带条。还将金属沉积在第一钝化层的表面上且使其穿过第一钝化层中的通孔，以形成静态放电晶体管之间的连接。在方块1740中，此过程以第二钝化层的形成结束。
图18A是示出与包括电荷分布结构的高压HFET 1854(参见图18B)共用衬底1836的另一个示例性静态放电系统1852的多个部分和特征的相对位置的立体图1800。图18B是图18A中示出的器件的一个不同的立体图1880。图18A和图18B中示出的示例性静态放电系统1852具有允许可选的栅极电介质层1816的附加的钝化层1810，而栅极电介质层1516在图15A、图15B、图16A和图16B中所例示的结构中是强制性的。在不具有可选的栅极电介质层1816的实施例中，栅极触点1862形成到第二有源层1840的肖特基触点，且钝化层1810将电荷分布结构的部件E1 1868、E2 1870和E3 1872与第二有源层1840绝缘。
图18A和图18B例示如何可在制造HFET 1854期间将静态放电系统1852装配在与高压HFET 1854相同的衬底上。如在图15A和图15B中，在图18A和图18B中已移除示例性器件的一些层的部分，以更详细地显露下面的特征。
类似于图15A和图15B的视图，图18A和图18B的立体图示出静态放电系统1852和高压HFET 1854的一部分。图18A和图18B的立体图针对静态放电系统1852示出在衬底1836之上的第一有源层1834、第二有源层1832和可选的电介质层1816。图18A和图18B还针对高压HFET 1854示出在衬底1836之上的第一有源层1835、第二有源层1840和可选的电介质层1816。图18A和图18B示出，静态放电系统1852的两个有源区通过一个没有有源层的区域与高压HFET 1854的两个有源区空间地分开。
在图18A和图18B的实施例中，可选的电介质层1816在静态放电系统1852的区域、高压HFET 1854以及没有有源层的区域上是连续的。图18A和图18B示出用于如图11的原理图中所例示的四个低压HFET和一个高压HFET的源极、栅极以及漏极的传导触点。
图18A的实施例示出在静态放电系统1852的区域中的第二有源层1832之上沉积的可选的栅极电介质1816，且图18B示出在高压HFET1854的区域中的第二有源层1840之上沉积的可选的栅极电介质1816。图18A和图18B的实施例还示出沉积在可选的栅极电介质1816之上的第一钝化层1810、第二钝化层1802和第三钝化层1876。在不使用栅极电介质1816的实施例中，栅极触点1862直接沉积在第二有源层1840上以形成肖特基触点。
用于高压HFET 1854的端子的触点在图18B的立体图中可见为源极1850、栅极1862和漏极1864。图18A和图18B的立体图还示出在高压HFET 1854的区域内的电荷分布结构的传导部件E1 1848、E2 1846和E3 1842。传导部件E1 1848、E2 1846和EN 1842可以由导电材料或诸如一种或多种金属、重掺杂半导体等材料形成。
图18A和图18B显示，电荷分布结构的传导部件E1 1848、E2 1846和E3 1842分别由在钝化层1802之上的水平顶部带条和在钝化层1802之下的水平底部带条形成。用于静态放电结构1852的区域中的低压HFET的端子的触点在图18A的立体图中可见为源极触点S01830、漏极触点D3 1814、接点触点J1 1826、J2 1822、J3 1818以及栅极触点G0 1828、G11824、G2 1820和G3 1812。
图18A和图18B的立体图中所例示的实施例中的晶体管的触点通过金属沉积物连接。例如，金属1804将接点触点J1 1826连接到栅极触点G2 1820。金属1806将接点触点J21822连接到栅极触点G3 1812。金属1808将栅极触点G1 1824连接到源极触点S0 1830。金属1808将静态放电系统1852的源极触点S0 1830连接到高压HFET 1854的源极触点1850。
金属1874将静态放电系统1852的漏极触点D3 1814连接到高压HFET 1854的漏极触点1864。金属1872将静态放电系统1852的接点触点J3 1818连接到高压HFET 1854的传导部件E3 1842。金属1870将静态放电系统1852的接点触点J2 1822连接到高压HFET 1854的传导部件E2 1846。金属1868将静态放电系统1852的接点触点J1 1826连接到高压HFET 1854的传导部件E1 1848。金属1866将静态放电系统1852的栅极触点G0 1828连接到高压HFET 1854的栅极1862。
图19A是示出图18A的示例性静态放电系统的立体图1900，其中移除了钝化层1802和1876以示出附加的细节。图19B是图19A中示出的示例性静态放电系统的一个不同的立体图1980。图19A和图19B显示在第一钝化层1810之上的金属。
图20是大体上例示构造图18A、图18B、图19A和图19B中所例示的示例性半导体器件的示例性过程中的样本操作流程的示例性流程图。在方块2005中开始之后，在方块2010中形成用于高电子迁移率晶体管(HEMT)的结构，该结构带有如本领域已知的有源区和用于漏极和源极的欧姆触点。然后在方块2015中，可在有源区之上形成可选的栅极电介质层。在不使用可选的栅极电介质层的实施例中跳过方块2015。
在使用可选的栅极电介质层的实施例中，在完成方块2015中的操作之后，然后在方块2020中形成用于栅极的金属化。接下来，在方块2025中，在用于栅极的金属以及用于漏极和源极的触点之上形成第一钝化层。第一钝化层的形成可以包括移除钝化材料以形成用于电荷分布结构的底部带条的沟道。然后在方块2030中，沉积金属用于电荷分布结构的底部带条，然后是在方块2035中的第二钝化层。
然后在方块2040中，形成穿过第二钝化层的通孔，在方块2040中期望将底部带条与顶部带条接合以形成电荷分布结构的部件且形成到静态放电结构的触点的连接。然后在方块2055中，将金属沉积在第二钝化层的表面上且使其穿过第二钝化层中的通孔，以形成与电荷分布结构的底部带条接合的电荷分布结构的顶部带条，且形成将静态放电系统的触点连接到高压HFET的触点的导体。在方块2050中，此过程以第三钝化层的形成结束。
虽然上文在HFET的情况下描述了本发明的教导，但这些教导也可以用于其他半导体器件。例如，表面电荷分布结构可以与一个倒置HFET一起使用，该倒置HFET类似于一个HFET，只是在沟道层之下——而不是如在一个HFET中那样在沟道层之上——形成施主层。
对本发明的例示实施例的上述描述，包括摘要中所描述的内容，不旨在是穷尽性的或是对所公开的精确形式进行限制。虽然为了例示的目的在本文中描述了本发明的具体实施方案和实施例，但是在不偏离本发明的较宽泛精神和范围的前提下，多种等同改型是可能的。实际上，应当理解，为了解释的目的提供了具体示例性电压、电流、频率、功率范围值、时间等，且根据本发明的教导在其他实施方案和实施例中也可以采用其他值。
根据上述详细描述可以对本发明的实施例做出这些改型。在下面的权利要求和实施方案中使用的术语不应被解释为将本发明限制于本说明书和权利要求书中所公开的具体实施方案。而是，范围完全由下面的权利要求确定，所述权利要求应按照权利要求解释的既定准则解释。因此，本说明书和附图应被认为是示例性的而非限定性的。
附加实施方案
实施方案1.一种半导体电路，包括：
三端高压半导体器件；
电荷分布结构，具有多个带有浮置电势的导体，所述电荷分布结构电容耦合到所述半导体器件的第一端子；以及
静态放电系统，移除积聚在所述导体的至少一子集上的电荷，当所述半导体器件处于第一状态时，所述静态放电系统移除积聚在导体的所述子集上的电荷，而当所述半导体器件处于第二状态时，所述静态放电系统允许电荷积聚在导体的所述子集上。
实施方案2.根据实施方案1所述的半导体电路，其中所述半导体器件是HFET。
实施方案3.根据实施方案2所述的半导体电路，其中所述HFET是耗尽型HFET。
实施方案4.根据实施方案1所述的半导体电路，其中所述多个导体包括电容耦合到所述半导体器件的栅极的第一导体和电容耦合到所述第一导体的第二导体。
实施方案5.根据实施方案1所述的半导体电路，其中所述静态放电系统包括耦合在所述半导体器件的所述栅极与漏极之间的多个晶体管。
实施方案6.根据实施方案5所述的半导体电路，其中所述晶体管中的第一晶体管的源极电耦合到所述晶体管中的第二晶体管的栅极，且所述第一晶体管的漏极电耦合到所述晶体管中的第三晶体管的栅极，所述第一晶体管的源极电耦合到所述半导体器件的源极，且所述第一晶体管的栅极电耦合到所述半导体器件的栅极。
实施方案7.根据实施方案5所述的半导体电路，其中当所述半导体器件处于断开状态时，所述多个晶体管中的每个被布置为处于断开状态，且当所述半导体器件处于导通状态时，所述多个晶体管中的每个被布置为处于导通状态。
实施方案8.根据实施方案1所述的半导体电路，其中所述第一状态和所述第二状态中的一个是导通状态，且所述第一状态和所述第二状态中的另一个是断开状态。
实施方案9.根据实施方案5所述的半导体电路，还包括第一接点，其中所述导体中的第一导体、所述晶体管中的第一晶体管的漏极、所述晶体管中的第二晶体管的源极以及所述晶体管中的第三晶体管的栅极全部电耦合到所述第一接点。
实施方案10.根据实施方案5所述的半导体电路，其中所述晶体管中的每个被配置为具有比所述HFET的击穿电压更低的击穿电压。
实施方案11.根据实施方案5所述的半导体电路，其中所述静态放电系统中的所述多个晶体管中的一个晶体管的源极耦合到所述电荷分布结构的所述多个导体中的第一导体，所述晶体管的栅极耦合到所述电荷分布结构的所述多个导体中的第二导体，当所述半导体器件处于第二状态时，所述第一导体与所述第二导体之间的电势差足以将所述晶体管维持在第二状态。
实施方案12.根据实施方案5所述的半导体电路，其中所述电荷分布结构包括N个导体E1、E2、…EN，其中N>1，所述多个晶体管包括N+1个晶体管Q1、Q2、…QN+1，使得导体EK电耦合到晶体管QK+1的源极、晶体管QK+2的栅极以及晶体管QK的漏极,其中1<K≤(N-1)。
实施方案13.根据实施方案1所述的半导体电路，其中所述半导体器件和所述多个晶体管形成在一个公用衬底上。
实施方案14.根据实施方案1所述的半导体电路，其中所述半导体器件是HFET，且所述多个晶体管中的每个是HFET。
实施方案15.根据实施方案14所述的半导体电路，其中所述多个晶体管中的每个是耗尽型HFET。
实施方案16.一种半导体结构，包括：
衬底，具有彼此空间地分开的第一有源区和第二有源区；
第一有源层，设置在所述衬底的所述第一有源区和所述第二有源区上；
第二有源层，设置在所述第一有源层上，使得一个横向传导沟道出现在所述第一有源层与所述第二有源层之间；
源极触点、栅极触点和漏极触点，设置在位于所述衬底的所述第一有源区上的所述第二有源层的第一部分之上，以限定一个HFET；
多个导体，在所述栅极触点与所述漏极触点之间设置在所述第二有源层之上，所述导体中的第一导体电容耦合到所述栅极触点，且所述导体中的第二导体电容耦合到所述第一导体；以及
一系列触点，设置在位于所述衬底的所述第二有源区上的所述第二有源层的第二部分之上，以限定多个晶体管，使得所述触点中的一个是用作所述晶体管中的第一晶体管的漏极触点和所述晶体管中的第二晶体管的源极触点的一个接点触点，所述多个晶体管电耦合到所述HFET。
实施方案17.根据实施方案16所述的半导体结构，还包括将所述接点触点电连接到所述晶体管中的第三晶体管的栅极触点的第一连接器，所述第一连接器包括第一伸长构件和第一通孔。
实施方案18.根据实施方案17所述的半导体结构，还包括分别将所述第一晶体管的所述源极触点和栅极触点电耦合到所述HFET的所述源极触点和所述栅极触点的第二连接器和第三连接器。
实施方案19.根据实施方案18所述的半导体结构，还包括将所述接点触点电耦合到所述导体中的第一导体的第四连接器。
实施方案20.根据实施方案19所述的半导体结构，还包括设置在位于所述第一有源区和所述第二有源区之间的所述衬底的一部分上的电介质层。
实施方案21.根据实施方案20所述的半导体结构，还包括设置在所述电介质层之上的金属化层，所述金属化层被图案化以限定所述第二连接器、所述第三连接器和所述第四连接器。
实施方案22.根据实施方案19所述的半导体结构，还包括将所述触点中的一个限定第二接点触点的给定触点电耦合到所述导体中的第二导体的第五连接器，所述第二接点触点用作所述晶体管中的第二晶体管的漏极触点和所述晶体管中的第三晶体管的源极触点。
实施方案23.根据实施方案16所述的半导体结构，还包括设置在所述第二有源层与所述多个导体之间的电介质层。
实施方案24.根据实施方案16所述的半导体结构，其中所述导体中的每个包括第一伸长构件和第二伸长构件以及将所述第一伸长构件电耦合到所述第二伸长构件的传导通孔。
实施方案25.根据实施方案15所述的半导体结构，其中所述多个晶体管电耦合到所述HFET，使得当所述HFET处于断开状态时电荷积聚在所述导体上且当所述HFET处于导通状态时电荷被从所述导体移除。

Claims (20)

1.一种半导体器件，包括：
一个衬底；
第一有源层，设置在所述衬底之上；
第二有源层，设置在所述第一有源层上，使得在所述第一有源层与所述第二有源层之间出现一个横向传导沟道；
一个源极触点、一个栅极触点和一个漏极触点，设置在所述第二有源层之上；以及
一个传导电荷分布结构，在所述栅极触点与所述漏极触点之间设置在所述第二有源层之上，所述传导电荷分布结构电容耦合到所述栅极触点，以响应于施加到所述器件的所述源极触点、所述栅极触点和所述漏极触点的电压的变化改变静电电势，并匹配所述横向传导沟道的在下面的部分的电势。
2.根据权利要求1所述的半导体器件，还包括所述电荷分布结构的多个部件，所述部件中的第一部件电容耦合到所述栅极触点，且所述部件中的第二部件电容耦合到所述第一部件，其中
在所述部件中的第一部件与所述部件中的第二部件之间的电容足够地大于在所述部件中的第二部件与所述横向传导沟道之间的电容，
使得所述部件中的第二部件能够将其电势与在所述部件中的第二部件下方的传导二维电子气(2DEG)沟道的一部分的电势匹配。
3.根据权利要求1所述的半导体器件，其中所述电荷分布结构与所述栅极触点横向地间隔开第一距离，且所述电荷分布结构与所述漏极触点间隔开大于所述第一距离的第二距离。
4.根据权利要求1所述的半导体器件，还包括设置在所述第二有源层与所述电荷分布结构之间的电介质层。
5.根据权利要求4所述的半导体器件，其中所述电介质层是设置在所述第二有源层与所述栅极触点之间并且设置在所述第二有源层与用于所述传导电荷分布结构的金属化之间的栅极电介质层。
6.根据权利要求1所述的半导体器件，其中所述第一有源层包括第三族氮化物半导体材料。
7.根据权利要求6所述的半导体器件，其中所述第一有源层包括GaN。
8.根据权利要求1所述的半导体器件，其中所述第二有源层包括第三族氮化物半导体材料。
9.根据权利要求8所述的半导体器件，其中所述第二有源层包括AlXGa1－XN，其中0＜X＜1。
10.根据权利要求8所述的半导体器件，其中所述第二有源层选自由AlGaN、AlInN以及AlInGaN组成的组。
11.一种半导体电路，包括：
根据权利要求1到10中的任一项权利要求所述的半导体器件，其中所述电荷分布结构具有多个带有浮置电势的导体；以及
一个静态放电系统，移除积聚在所述导体的至少一子集上的电荷，当所述半导体器件处于第一状态时，所述静态放电系统移除积聚在导体的所述子集上的电荷，而当所述半导体器件处于第二状态时，所述静态放电系统允许电荷积聚在导体的所述子集上。
12.一种异质结构场效应晶体管(HFET)，包括：
设置在衬底上的多个有源半导体层，以及电荷层，所述电荷层在所述有源半导体层中的第一有源半导体层中靠近所述有源半导体层中的第二有源半导体层限定横向传导沟道；
一个源极、一个漏极和一个栅极，电耦合到所述有源半导体层；以及
一个电容耦合电荷分布结构，设置在所述有源半导体层之上，所述电荷分布结构被配置为，在从导通状态到断开状态的瞬变期间在所述晶体管的设置在所述栅极和所述漏极之间的一个表面部分上产生表面放电，且在从断开状态到导通状态的瞬变期间在所述表面部分上产生表面再充电，其中所述电容耦合电荷分布结构包括具有设置在所述表面部分之上的多个传导伸长构件的金属栅格，所述传导伸长构件电容耦合到彼此，其中在相邻的伸长构件之间的电容大于在所述伸长构件和所述横向传导沟道之间的电容。
13.根据权利要求12所述的场效应晶体管，其中所述FET具有一个设计目标开关速度，所述电荷分布结构还被配置为以大于所述设计目标开关速度的速率产生所述表面放电和所述表面再充电。
14.根据权利要求12所述的场效应晶体管，其中所述多个传导伸长构件限定一个周期性重复结构。
15.根据权利要求12所述的场效应晶体管，其中所述多个传导伸长构件包括形成在第一层中的第一组伸长构件和形成在第二层中的第二组伸长构件。
16.根据权利要求15所述的场效应晶体管，其中所述第一组伸长构件中的伸长构件相互平行，且所述第二组伸长构件中的伸长构件相互平行。
17.根据权利要求12所述的场效应晶体管，其中所述表面放电从所述表面部分移除建立在所述表面部分上的最大化电荷的至少90％。
18.根据权利要求17所述的场效应晶体管，其中所述表面再充电将所述表面部分上的电荷增加到所述最大化电荷的至少90％。
19.一种半导体电路，包括：
根据权利要求12到18中的任一项权利要求所述的场效应晶体管，其中所述电荷分布结构具有多个带有浮置电势的导体；以及
一个静态放电系统，移除积聚在所述导体的至少一子集上的电荷，当所述半导体器件处于第一状态时，所述静态放电系统移除积聚在导体的所述子集上的电荷，而当所述半导体器件处于第二状态时，所述静态放电系统允许电荷积聚在导体的所述子集上。
20.一种形成半导体器件的方法，包括：
在衬底上形成第一有源层；
在所述第一有源层之上形成第二有源层，使得所述第一有源层和所述第二有源层在所述第一有源层和所述第二有源层之间产生二维电子气层；
在所述第二有源层之上形成源极触点、栅极触点和漏极触点；以及
在所述栅极触点与所述漏极触点之间在所述第二有源层之上形成电荷分布结构，使得所述电荷分布结构电容耦合到所述栅极触点，以响应于施加到所述源极触点、所述栅极触点和所述漏极触点的电压的变化改变静电电势，并匹配所述二维电子气层的在下面的部分的电势。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9136364B2 (en) 2009-09-16 2015-09-15 Power Integrations, Inc. Field effect transistor with access region recharge
US9245879B2 (en) * 2012-06-29 2016-01-26 Power Integrations, Inc. Static discharge system
US10192981B2 (en) 2012-06-29 2019-01-29 Power Integrations, Inc. Switching device with charge distribution structure
KR102204777B1 (ko) * 2013-07-08 2021-01-20 이피션트 파워 컨버젼 코퍼레이션 갈륨 나이트라이드 소자 및 집적회로 내 격리 구조
TWI577022B (zh) 2014-02-27 2017-04-01 台達電子工業股份有限公司 半導體裝置與應用其之半導體裝置封裝體
US10910491B2 (en) 2013-09-10 2021-02-02 Delta Electronics, Inc. Semiconductor device having reduced capacitance between source and drain pads
US10236236B2 (en) 2013-09-10 2019-03-19 Delta Electronics, Inc. Heterojunction semiconductor device for reducing parasitic capacitance
US10833185B2 (en) 2013-09-10 2020-11-10 Delta Electronics, Inc. Heterojunction semiconductor device having source and drain pads with improved current crowding
US10665709B2 (en) * 2013-09-10 2020-05-26 Delta Electronics, Inc. Power semiconductor device integrated with ESD protection circuit under source pad, drain pad, and/or gate pad
CN109155282B (zh) * 2016-04-08 2023-04-25 电力集成公司 用于半导体器件的集成电阻器
US10446546B2 (en) * 2016-11-17 2019-10-15 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structures and methods of forming the same
JP7154015B2 (ja) * 2017-03-03 2022-10-17 パワー・インテグレーションズ・インコーポレーテッド 電荷分配構造物を含むスイッチングデバイス
TWI685942B (zh) * 2017-03-24 2020-02-21 台達電子工業股份有限公司 半導體裝置
CN116344535A (zh) * 2021-12-22 2023-06-27 中国科学院苏州纳米技术与纳米仿生研究所 可降低泄露电流的iii族氮化物晶体管结构及其制作方法
US20240204764A1 (en) * 2022-12-14 2024-06-20 Globalfoundries U.S. Inc. High voltage device with linearizing field plate configuration

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101320751A (zh) * 2007-06-06 2008-12-10 西安能讯微电子有限公司 Hemt器件及其制造方法
CN101414633A (zh) * 2008-12-01 2009-04-22 西安电子科技大学 凹槽绝缘栅型复合栅场板高电子迁移率器件
CN101771080A (zh) * 2008-12-26 2010-07-07 罗姆股份有限公司 半导体装置

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2626219B2 (ja) 1990-09-17 1997-07-02 日本電気株式会社 半導体装置
KR0175277B1 (ko) 1996-02-29 1999-02-01 김광호 중첩된 필드플레이트구조를 갖는 전력반도체장치 및 그의 제조방법
JP3958404B2 (ja) * 1997-06-06 2007-08-15 三菱電機株式会社 横型高耐圧素子を有する半導体装置
JP4670121B2 (ja) 1999-08-19 2011-04-13 富士通株式会社 半導体装置
JP4731816B2 (ja) 2004-01-26 2011-07-27 三菱電機株式会社 半導体装置
US7573078B2 (en) * 2004-05-11 2009-08-11 Cree, Inc. Wide bandgap transistors with multiple field plates
US7525178B2 (en) 2005-10-25 2009-04-28 International Rectifier Corporation Semiconductor device with capacitively coupled field plate
US8853666B2 (en) * 2005-12-28 2014-10-07 Renesas Electronics Corporation Field effect transistor, and multilayered epitaxial film for use in preparation of field effect transistor
US7692263B2 (en) 2006-11-21 2010-04-06 Cree, Inc. High voltage GaN transistors
WO2008101989A1 (de) 2007-02-22 2008-08-28 Forschungsverbund Berlin E.V. Halbleiterbauelement und verfahren zu dessen herstellung
JP5313457B2 (ja) 2007-03-09 2013-10-09 パナソニック株式会社 窒化物半導体装置及びその製造方法
JP2008277604A (ja) 2007-05-01 2008-11-13 Oki Electric Ind Co Ltd 電界効果トランジスタ
JP2010118548A (ja) * 2008-11-13 2010-05-27 Mitsubishi Electric Corp 半導体装置
US9136364B2 (en) 2009-09-16 2015-09-15 Power Integrations, Inc. Field effect transistor with access region recharge
US8338860B2 (en) 2009-10-30 2012-12-25 Alpha And Omega Semiconductor Incorporated Normally off gallium nitride field effect transistors (FET)
JP5649347B2 (ja) 2010-07-20 2015-01-07 住友電工デバイス・イノベーション株式会社 半導体装置
KR101775560B1 (ko) 2010-12-17 2017-09-07 한국전자통신연구원 전계효과 트랜지스터 및 그 제조 방법
US8569842B2 (en) * 2011-01-07 2013-10-29 Infineon Technologies Austria Ag Semiconductor device arrangement with a first semiconductor device and with a plurality of second semiconductor devices
JP5703829B2 (ja) * 2011-02-24 2015-04-22 サンケン電気株式会社 半導体装置
JP5776217B2 (ja) 2011-02-24 2015-09-09 富士通株式会社 化合物半導体装置
JP5694020B2 (ja) * 2011-03-18 2015-04-01 トランスフォーム・ジャパン株式会社 トランジスタ回路
US8878154B2 (en) * 2011-11-21 2014-11-04 Sensor Electronic Technology, Inc. Semiconductor device with multiple space-charge control electrodes
US20140001479A1 (en) 2012-06-29 2014-01-02 Power Integrations, Inc. Switching device with charge distribution structure
US9245879B2 (en) * 2012-06-29 2016-01-26 Power Integrations, Inc. Static discharge system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101320751A (zh) * 2007-06-06 2008-12-10 西安能讯微电子有限公司 Hemt器件及其制造方法
CN101414633A (zh) * 2008-12-01 2009-04-22 西安电子科技大学 凹槽绝缘栅型复合栅场板高电子迁移率器件
CN101771080A (zh) * 2008-12-26 2010-07-07 罗姆股份有限公司 半导体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Novel field plate structure of AlGaN/GaN HEMTs;Akira Nakajima等;《physics state solid (c)》;20070531;第4卷(第7期);第2736-2739页 *

Also Published As

Publication number Publication date
CN104871318A (zh) 2015-08-26
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US9691755B2 (en) 2017-06-27
EP3419055A1 (en) 2018-12-26

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