CN104779219A - 电子器件、半导体封装件及其制造方法 - Google Patents

电子器件、半导体封装件及其制造方法 Download PDF

Info

Publication number
CN104779219A
CN104779219A CN201510017227.1A CN201510017227A CN104779219A CN 104779219 A CN104779219 A CN 104779219A CN 201510017227 A CN201510017227 A CN 201510017227A CN 104779219 A CN104779219 A CN 104779219A
Authority
CN
China
Prior art keywords
substrate
semiconductor chip
stress
semiconductor
buffer layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510017227.1A
Other languages
English (en)
Inventor
朴辰遇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN104779219A publication Critical patent/CN104779219A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06558—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having passive surfaces facing each other, i.e. in a back-to-back arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明公开了一种半导体封装件和电子器件。所述半导体封装件包括：衬底；第一半导体芯片，其设置在衬底的第一表面上，第一半导体芯片为设置在衬底的第一表面上的唯一半导体芯片或者为形成在衬底的第一表面上的最下面的半导体芯片；多个外部连接端子，其设置在与衬底的第一表面相对的衬底的第二表面上；应力缓冲层，其形成在衬底的第一表面上，以与所述多个外部连接端子中的至少一个竖直重叠，其中，应力缓冲层形成在衬底的边缘部分上并且不接触第一半导体芯片或不与第一半导体芯片竖直重叠；以及密封构件，其覆盖第一芯片和应力缓冲层。

Description

电子器件、半导体封装件及其制造方法
相关申请的交叉引用
本申请要求于2014年1月15日在韩国知识产权局提交的韩国专利申请No.10-2014-0005205的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
公开的实施例涉及一种半导体封装件，更具体地说，涉及一种能够减轻其上安装有半导体芯片的衬底的应力的半导体封装件及其制造方法。
背景技术
通常，通过在晶圆上执行多个半导体工艺来形成多个半导体芯片。然后，通过在晶圆上执行封装工艺以便将多个半导体芯片中的每一个安装在印刷电路板(PCB)上来形成半导体封装件。半导体封装件可包括半导体芯片、其上安装有半导体芯片的PCB、用于将半导体芯片和PCB电连接的接合线或凸块以及用于密封半导体芯片的密封构件。可通过经设置在PCB下方的焊料球将多个半导体封装件安装在模块衬底上来形成存储器模块。在形成半导体封装件或存储器模块(其中一个或多个芯片安装在衬底和/或PCB上)的工艺过程中，例如，在封装件或模块的特定元件的重复加热和冷却过程中，某些连接会分离、变弱、开裂等。结果，对这种不足的防止是理想的。
发明内容
公开的实施例提供了一种诸如具有高可靠性和良好性能的半导体封装件的电子器件，例如，通过减轻由于衬底与密封构件和/或半导体芯片之间的热膨胀系数(CTE)差所导致的将被施加至其上安装有半导体芯片的衬底的应力，并且提供了制造该电子器件的方法。
根据一个实施例，一种半导体封装件包括：衬底；第一半导体芯片，其设置在衬底的第一表面上，第一半导体芯片为设置在衬底的第一表面上的唯一半导体芯片或者为形成在衬底的第一表面上的最下面的半导体芯片；多个外部连接端子，其设置在与衬底的第一表面相对的衬底的第二表面上；应力缓冲层，其形成在衬底的第一表面上，以与所述多个外部连接端子中的至少一个竖直重叠，其中，应力缓冲层形成在衬底的边缘部分上并且不接触第一半导体芯片或与第一半导体芯片竖直重叠；以及密封构件，其覆盖第一芯片和应力缓冲层。
应力缓冲层的模量可减小根据衬底与密封构件之间的热膨胀系数(CTE)的差的应力和/或应变。
在一个实施例中，应力缓冲层的模量低于衬底的模量。
在一个实施例中，应力缓冲层的模量低于衬底、第一半导体芯片和密封构件中的每一个的模量。
在一个实施例中，应力缓冲层形成在衬底的第一表面的设置有第一半导体芯片的部分以外的部分上。
在特定的实施例中，应力缓冲层包括在衬底的相对端部上的至少两个缓冲结构，每个缓冲结构沿着衬底的边缘部分纵向延伸并且从衬底的边缘内部横向延伸至衬底的边缘。
应力缓冲层可按照基于第一半导体芯片对称的形式形成在衬底的第一表面上。
在一个实施例中，应力缓冲层在第一半导体芯片的两个面对侧或四侧形成在衬底的第一表面上。
在一个实施例中，应力缓冲层从密封构件的侧表面暴露出来。
在特定的实施例中，第二半导体芯片可堆叠在第一半导体芯片上。第一半导体芯片可设置在衬底上，其无源表面面对衬底的第一表面，并且第一半导体芯片可通过多条导线电连接至衬底。在示例实施例中，第二半导体芯片通过凸块堆叠在第一半导体芯片上，其有源表面面对第一半导体芯片的有源表面，并且第二半导体芯片通过凸块、第一半导体芯片的重布线(rewiring)和导线电连接至衬底。
在特定的实施例中，第一半导体芯片是半导体芯片堆叠件的一部分，该半导体芯片堆叠件至少包括堆叠在第一半导体芯片上的第二半导体芯片，并且半导体芯片堆叠件的最靠近衬底的半导体芯片通过多个凸块连接至衬底，并且半导体芯片堆叠件的其余半导体芯片通过多个衬底通孔电连接至衬底。
根据其它示例实施例，一种电子器件包括：封装衬底；第一半导体芯片，其设置在封装衬底的第一表面上，第一半导体芯片为设置在封装衬底的第一表面上的唯一半导体芯片或者为形成在封装衬底的第一表面上的最下面的半导体芯片；多个外部连接端子，其设置在与封装衬底的第一表面相对的封装衬底的第二表面上；封盖层，其覆盖第一半导体芯片并且覆盖衬底的第一表面；第一缓冲结构，其在衬底的第一边缘部分形成在衬底的第一表面与封盖层之间，第一缓冲结构与第一半导体芯片的第一侧间隔预定距离；以及第二缓冲结构，其在衬底的第二边缘部分形成在衬底的第一表面与封盖构件之间，第二边缘部分与第一边缘部分相对，并且第二缓冲结构与第一半导体芯片的第二侧间隔预定距离。第一缓冲结构和第二缓冲结构中的每一个的模量可小于封装衬底的模量并且小于封盖层的模量。
在特定的实施例中，第一缓冲结构和第二缓冲结构中的每一个覆盖所述多个外部连接端子中对应的一组外部连接端子。
在一个实施例中，第一缓冲结构和第二缓冲结构是应力缓冲层的一部分，并且应力缓冲层的模量当封装衬底收缩或膨胀时减小来自封盖层的应力或应变影响。
在一个实施例中，第一缓冲结构和第二缓冲结构中的每一个的模量比封装衬底和封盖层中的每一个的模量小5％。
电子器件还可包括将封装衬底安装在其上的模块衬底。
根据另一实施例，一种半导体器件包括：衬底；衬底的底表面上的多个外部连接端子；半导体芯片堆叠件，其设置在衬底的顶表面上，半导体芯片堆叠件包括最下面的半导体芯片以及一个或多个另外的半导体芯片；封盖层，其设置在衬底的顶表面上；以及边缘界面层，其在最下面的半导体芯片的外边界以外的位置形成在封盖层与衬底的顶表面之间的界面处，并且与最下面的半导体芯片间隔开。边缘界面层可由这样的材料形成，即，当衬底收缩或膨胀时该材料减小来自封盖层的应力或应变对衬底的影响。
在一个实施例中，边缘界面层的模量低于衬底、半导体芯片和封盖层中的每一个的模量，并且边缘界面层形成在衬底的顶表面上的边缘部分，并且至少覆盖所述多个外部连接端子的多个最外侧外部连接端子。
衬底可为封装衬底，并且边缘界面层可延伸至封装衬底的至少一个边缘，使得封装衬底的侧表面和边缘界面层的侧表面实质上共面。
在一个实施例中，边缘界面层形成在衬底的两个相对侧或衬底的四侧。
附图说明
通过以下结合附图的详细描述，将更加清楚地理解本发明构思的示例实施例，其中：
图1是根据本发明构思的实施例的半导体封装件的剖视图；
图2A至图2E是根据本发明构思的实施例的半导体封装件的顶视图；
图3是根据本发明构思的另一实施例的半导体封装件的剖视图；
图4是根据本发明构思的另一实施例的半导体封装件的剖视图；
图5A和图5B是根据本发明构思的实施例的半导体封装件的剖视图和顶视图；
图6是示出根据本发明构思的一个实施例的图1的半导体封装件中的第一半导体芯片和第二半导体芯片的电连接关系的电路图；
图7A和图7B是根据本发明构思的一个实施例示出基于图6的电路的第一半导体芯片和第二半导体芯片中的焊盘和凸块的电连接关系的顶视图；
图8是根据本发明构思的另一实施例的半导体封装件的剖视图；
图9是根据本发明构思的另一实施例的半导体封装件的剖视图；
图10是根据本发明构思的另一实施例的半导体封装件的剖视图；
图11A和图11B是根据本发明构思的另一实施例的半导体封装件的剖视图和顶视图；
图12是根据本发明构思的另一实施例的半导体封装件的剖视图；
图13是根据本发明构思的另一实施例的半导体封装件的剖视图；
图14是根据本发明构思的另一实施例的半导体封装件的剖视图；
图15是根据本发明构思的另一实施例的半导体封装件的剖视图；
图16是根据本发明构思的另一实施例的半导体封装件的剖视图；
图17A和图17B是根据本发明构思的另一实施例的半导体封装件的剖视图和顶视图；
图18A和图18B是存储器模块的顶视图和底视图，图18C是沿着图18A的线Ⅲ-Ⅲ'截取的剖视图；
图19A至图19F是根据本发明构思的实施例的用于描述制造半导体封装件的方法的剖视图；
图20是包括根据本发明构思的一个或多个实施例的半导体封装件的存储卡的框图；
图21是包括根据本发明构思的一个或多个实施例的半导体封装件的示例性电子系统的框图；以及
图22是应用了根据本发明构思的一个或多个实施例的半导体封装件的示例性电子装置的透视图。
具体实施方式
现在，将参照附图详细描述本发明构思的示例实施例。
提供所述实施例以向本领域普通技术人员更加完全地描述本发明构思。然而，所述实施例可按照许多不同的形式实现并且不应理解为限于本文阐述的实施例。
在以下描述中，当描述某一组件连接至另一组件时，该某一组件可直接连接至另一组件，或者在它们之间可插入第三组件。类似地，当描述某一组件在另一组件上方时，该某一组件可直接在另一组件上方，或者在它们之间可插入第三组件。诸如“在……之间”、“在……上”或“邻近于”的其它术语遵照相同的解释。然而，如果两个组件被描述为彼此“接触”或被描述为“直接彼此连接”、“直接在上方”等，除非上下文清楚地另有说明，否则这些术语指示不存在中间组件。
应该理解，虽然本文中可使用术语例如第一、第二等来描述各个元件，但是这些元件不应被这些术语限制。除非另有说明，否则这些术语仅用于将一个元件与另一元件区分开。例如，在不脱离本公开的教导的情况下，第一芯片可被称作第二芯片，并且类似地，第二芯片可被称作第一芯片。
将参照作为理想示意图的平面图和/或剖视图描述本文描述的实施例。因此，所述示意图会根据制造技术和/或公差而发生改变。因此，公开的实施例不限于示图中示出的那些，而是包括基于制造工艺形成的构造的改变。因此，图中例示的区域具有示意性特性，并且图中示出的区域的形状例示了元件的区的特定形状，并且所述特定特性和形状不限制本发明的各方面。
为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”等的空间相对术语，以描述附图中所示的一个元件或特征与另一元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件之下”或“在其它元件下方”的元件将因此被取向为“在其它元件或特征之上”。因此，术语“在……之下”可涵盖“在……之上”和“在……之下”这两种取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且将相应地解释本文所用的空间相对描述词。
除非上下文中另有说明，否则本文所用的诸如“相同”、“等同”、“平坦的”或“共面的”等术语当涉及取向、布局、位置、形状、尺寸、量或其它量度时，并不一定意指精确相同的取向、布局、位置、形状、尺寸、量或其它量度，而是旨在涵盖在例如由于制造工艺导致的可接受的变化范围内的近似相同的取向、布局、位置、形状、尺寸、量或其它量度。本文中可使用术语“实质上”来反映这种含义。
在附图中，为了使描述方便和清楚，夸大了组件的结构或尺寸，并且省略与描述无关的部分。相同的附图标记在附图中指示相同的元件。
除非进行了不同的限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本领域普通技术人员通常理解的含义相同的含义。应该理解，除非在本申请中清楚地这样定义，否则在通用词典中定义的通用术语具有与它们在相关技术的上下文中的含义一致的含义，而不应该按照理想化地或过于形式化的含义理解这些术语。本申请中使用的专用术语仅用于描述特定实施例，并且不以任何方式旨在限制本发明构思。
如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。如本文所用，除非上下文清楚地另有说明，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。当诸如“……中的至少一个”的表达出现于一列元件之后时，其修饰整列元件而不修饰列中的单独的元件。
图1是根据本发明构思的实施例的半导体封装件1000的剖视图，并且可对应于沿着图2A的线Ⅰ-Ⅰ'剖切的部分。
参照图1，根据本发明构思的实施例的半导体封装件1000可包括衬底100、第一半导体芯片200、第二半导体芯片300、应力缓冲层400、密封构件500(本文中还称作封盖层或模制层)和外部连接构件600。
衬底100是支承衬底，在其上部上安装有第一半导体芯片200和第二半导体芯片300，并且可包括主体层110、下保护层120和上保护层130。可基于印刷电路板(PCB)、陶瓷衬底、玻璃衬底、中间层衬底等形成衬底100。根据环境，可由有源晶圆形成衬底100。有源晶圆是其上形成有半导体芯片的诸如硅晶圆的晶圆。
在根据当前实施例的半导体封装件1000中，衬底100可为PCB，例如，模制底部填充(MUF)PCB。当然，衬底100不限于MUF PCB。这里，MUF工艺是一种通过一次成型工艺来密封半导体芯片的边缘部分以及半导体芯片与PCB之间的间隔部分或者各半导体芯片之间的间隔部分的工艺。在MUF工艺中使用的PCB被称作MUF PCB。布线(未示出)形成在衬底100上并且可通过引线接合或倒装芯片接合电连接至第一半导体芯片200和第二半导体芯片300的电路(例如，集成电路)。可替换地，可使用衬底通孔以将第一半导体芯片200和第二半导体芯片300的电路电连接至衬底100。另外，外部连接构件600可设置在衬底100的一个表面上，该表面与其上安装有第一半导体芯片200和第二半导体芯片300的另一表面相对。衬底100可通过外部连接构件600安装在模块衬底或系统插板上。注意，虽然本文描述了示例性外部连接构件600，但是如图所示，通常将使用多个外部连接构件600。
多层或单层布线图案(未示出)可形成在主体层110内，并且外部连接构件600和衬底焊盘140可通过布线图案彼此电连接。下保护层120和上保护层130用于保护主体层110，并且可由例如阻焊剂(SR)形成。另外，诸如衬底焊盘140、外部连接构件600等的不同的导电连接器在本文中可被称作端子或导电端子(例如，衬底端子140、外部连接端子600等)。
当衬底100是PCB时，可例如通过以下步骤实现主体层110：将酚醛树脂或环氧(或FR-4)树脂等压缩至预定薄的厚度；在压缩的树脂的两个表面上沉积诸如铜箔之类的导电膜；以及通过对铜箔进行图案化来形成作为电信号的传递路径的布线图案。另外，形成在主体层110的上表面和下表面上的布线图案可通过穿过主体层110的过孔接触件(未示出)彼此电连接，并且可通过在主体层110的除端子连接部分(例如，衬底焊盘140和外部下焊盘620)以外的整个上表面和下表面上涂布阻焊剂层来实现下保护层120和上保护层130。
PCB可被分为仅在其一个表面上具有布线的单层PCB和在其两个表面上具有布线的双层PCB。可通过利用称作预浸料坯(prepreg)的绝缘体将铜箔形成为三层或更多层，并且可根据形成的铜箔层的数量通过形成三层或更多布线层来实现多层布线PCB。当然，在根据当前实施例的半导体封装件1000中，衬底100不限于上述结构或材料。
在一个实施例中，第一半导体芯片200可包括有源表面ACT和无源表面NACT，并且可通过将无源表面NACT经粘合剂构件270附着并固定至衬底100来将第一半导体芯片200堆叠在衬底100上。粘合剂构件270可包括例如由非导电膜(NCF)、各向异性导电膜(ACF)、紫外线(UV)膜、瞬时粘合剂、热固性粘合剂、激光硬化粘合剂、超声硬化粘合剂、非导电浆料(NCP)等形成的层。在一个实施例中，粘合剂构件270可为晶片附着膜(DAF)。当然，粘合剂构件270不限于上述材料和结构。
第一半导体芯片200可包括主体部分(未示出，参照图15的211)、布线部分(未示出，参照图15的212)、保护层(未示出)等。可基于有源晶圆形成第一半导体芯片200。
当基于有源晶圆形成第一半导体芯片200时，主体部分可包括半导体衬底(未示出)、集成电路层(未示出)、层间绝缘层(未示出)等。设置在主体部分上的布线部分可包括金属间绝缘层(未示出)和金属间绝缘层中的多层布线层(未示出)。
用于主体部分的半导体衬底可包括诸如(例如)硅晶圆的Ⅳ族材料晶圆或Ⅲ-Ⅴ族化合物晶圆。就形成方法而言，可由诸如硅单晶晶圆的单晶晶圆形成半导体衬底。然而，半导体衬底不限于单晶晶圆，而是可针对半导体衬底使用各种晶圆，诸如外延晶圆、抛光晶圆、退火晶圆、绝缘体上硅(SOI)晶圆等。外延晶圆是一种通过在单晶硅衬底上生长结晶材料获得的晶圆。
虽然图1中未示出，但是可在有源表面ACT的布线部分上形成保护层。保护层可用于保护第一半导体芯片200免于外部物理和化学损伤。保护层可形成为氧化物层、氮化物层或它们的双层。详细地说，保护层可形成为例如二氧化硅(SiO2)层的氧化物层、例如氮化硅(SiNx)层的氮化物层，或它们的组合。
诸如凸块焊盘225和重布线240(还描述为再分布线或再分布端子)的多个端子可形成在第一半导体芯片200的有源表面ACT上。第一凸块220可设置在多个凸块焊盘225中的每一个上。第一凸块220可包括例如仅铜(Cu)柱或Cu柱和焊料。各个第一凸块220和/或其对应的凸块焊盘225可单独或一起称作端子，诸如互连端子或芯片间端子。第一凸块220物理结合和电结合至第二半导体芯片300的第二凸块320(其也可一般称作互连端子或芯片间端子)。
多个凸块焊盘225可通过多个重布线240电连接至设置在第一半导体芯片200的边缘部分的各个接合焊盘(未示出)。接合焊盘中的每一个可通过导线250电连接至衬底焊盘140。导线250可由诸如Cu、铝(Al)、金(Au)、Au合金等的金属形成。
虽然图1示出了仅多个凸块焊盘225设置在第一半导体芯片200上并且全部连接至第二半导体芯片300的第二凸块320，但是图1的图示是为了附图简明或便于根据剖切部分的理解，并且实际可在第一半导体芯片200的有源表面ACT上设置各种焊盘。将参照图7A和图7B更加详细地描述所述各种焊盘的布置方式。
第一半导体芯片200可包括存储器器件或非存储器器件。例如，存储器器件可包括动态随机存取存储器(DRAM)、静态RAM(SRAM)、闪速存储器、电可擦除可编程只读存储器(EEPROM)、可编程RAM(PRAM)、磁阻RAM(MRAM)和电阻式RAM(RRAM)。非存储器器件可为诸如微处理器、数字信号处理器或微控制器的逻辑器件或类似器件。在一个实施例中，第一半导体芯片200可为诸如DRAM的存储器器件。第一半导体芯片还可包括例如设置在第一半导体芯片的不同区中的存储器器件和逻辑器件二者。
类似于第一半导体芯片200，第二半导体芯片300可包括有源表面ACT和无源表面NACT。第二半导体芯片300可例如通过倒装芯片方法通过第二凸块320堆叠在第一半导体芯片200上。在一个实施例中，第二半导体芯片300的结构与参照第一半导体芯片200描述的结构相同。例如，第二半导体芯片300可基于有源晶圆形成，并且可包括主体部分(未示出)、布线部分(未示出)、保护层(未示出)等。主体部分可包括半导体衬底(未示出)、集成电路层(未示出)、层间绝缘层(未示出)等，并且布线部分可包括金属间绝缘层(未示出)和多层布线层(未示出)。保护层可形成在第二半导体芯片300的有源表面ACT的布线部分上。
多个焊盘(未示出)可形成在第二半导体芯片300的有源表面ACT上，并且第二凸块320可设置在多个焊盘中的每一个上。第二凸块320可包括例如Cu柱322和焊料324。各个第二凸块320和/或其对应的凸块焊盘可单独或一起称作端子，诸如互连端子或芯片间端子。当第一凸块220包括焊料时，第二凸块320可仅包括Cu柱322。根据环境，第一凸块220和第二凸块320中的每一个可包括焊料。当然，第一凸块220和第二凸块320的材料不限于上述材料。将参照图7B更详细地描述形成在第二半导体芯片300上的焊盘和第二凸块320之间的示例性位置关系。
在根据当前实施例的半导体封装件1000的结构中，第一半导体芯片200和第二半导体芯片300可通过倒装芯片接合法按照镜子形状堆叠以彼此面对，从而至少相对于两个芯片上的外部端子形成镜式堆叠结构。将参照图7A和图7B更加详细地描述镜式堆叠结构。在根据当前实施例的半导体封装件结构中，第一半导体芯片200和第二半导体芯片300中的任一个可为主芯片，而另一个可为从芯片。主芯片可为其中的输入/输出焊盘连接至衬底焊盘140以直接输入/输出数据的半导体芯片，而从芯片可为其中的输入/输出焊盘不连接至衬底焊盘140因此其数据经主芯片输入/输出的半导体芯片。将参照图6更加详细地描述主芯片与从芯片之间的电路连接关系。
应力缓冲层400可设置在衬底100的边缘部分，并且可具有与其它组件相比相对较低的模量。模量可表示杨氏模量。作为参考，模量表示弹性模量，其中，具有低模量的材料可为柔性或柔和的，而具有高模量的材料可为刚性或僵硬的。
应力缓冲层400可由这样的材料形成，即，该材料能够缓冲由于衬底100与密封构件500之间的热膨胀系数(CTE)的差异而施加至衬底100的应力。例如，应力缓冲层400可由能够增大具有低模量的衬底100的CTE的材料形成。
更详细地说，通常，半导体芯片的模量在正常温度下可为约7Gpa，可用于形成密封构件500的环氧模塑化合物(EMC)的模量可为约15GPa至约30GPa，PCB(具体地说，对应于主体的PCB芯)的模量可为约10GPa至约30GPa，并且晶片附着膜(DAF)的模量可为约300MPa至约1000MPa。基于CTE，半导体芯片的CTE可为约3ppm至约4ppm，EMC的CTE可为约3ppm至约30ppm，PCB芯的CTE可为约3ppm至约20ppm，并且DAF的CTE可为约50ppm至约150ppm。在特定的实施例中，应力缓冲层的缓冲结构的模量可为比封装衬底和封盖层中的每一个的模量至少小一个量级(例如，小5％)，并且在一些情况下，小2至3个量级。温度越高，模量和CTE越小。
如上所述，由于半导体封装件1000的组件的模量和CTE值彼此不同，因此当组件根据周围温度的变化膨胀和/或收缩时，应力会施加至彼此。例如，由于衬底100与常用于密封构件500的EMC之间的CTE差，因此许多应力会施加至衬底100，并且，因此，会常发生使得衬底100的边缘部分弯曲的故障。
EMC可根据组成材料或含有的填料量而具有不同的模量或CTE，通常，与衬底100相比，用于密封半导体芯片的边缘的EMC往往具有更高的模量和更低的CTE。因此，在由于温度升高导致膨胀的情况下，衬底100比EMC膨胀得更多。然而，如图1所示，由于衬底100和EMC在半导体封装件1000的边缘部分彼此附着并固定，因此EMC用作用于限制衬底100的膨胀的应力。由于施加至衬底100的应力，衬底100会向上弯曲(例如，边缘会变得高于中间部分)，并且衬底100的弯曲会导致设置在衬底100下方的例如焊料球的外部连接构件600接触不良、开裂、分离等。
具体地说，由于根据一般物理特性热膨胀朝着边缘部分逐渐增大，因此，因为衬底100的膨胀，所以在衬底100的边缘部分会频繁出现外部连接构件600的故障，并且衬底100在边缘部分直接结合并固定至EMC，从而在边缘部分产生最大应力。由于第一半导体芯片200与衬底100之间在衬底100的中心部分的CTE差所导致的应力也会施加至衬底100。然而，如上所述，由于热膨胀在中心部分所导致的膨胀的增大相对较小，并且在特定示例中，第一半导体芯片200通过利用具有相对较低的模量和相对较高的CTE的粘合剂构件(例如，DAF)附着并固定至衬底100，因此，DAF可缓冲从第一半导体芯片200施加至衬底100的应力。因此，在衬底100的中心部分从第一半导体芯片200接收的应力会较小。
虽然已经描述了EMC的CTE低于衬底100的CTE的情况，但是不排除相反的情况。例如，根据EMC的材料，EMC的CTE可高于衬底100的CTE，并且在这种情况下，衬底100会抑制EMC的膨胀，因此，衬底100会向下弯曲。即使衬底100向下弯曲，也会出现外部连接构件600的故障。
此外，当考虑到通过外部连接构件600将半导体封装件1000安装在诸如存储器模块的模块衬底之类的板上时，衬底100和外部连接构件600中出现的异常会导致板级可靠性(BLR)中的热循环(TC)可靠性非常弱。TC可靠性是通过在板级周期性地升高和降低温度来测试可靠性是否保持达到预定循环次数的结果。例如，可通过当TC可靠性测试在板级重复超过1000次循环时测试是否仍然保持性能来获得TC可靠性，其中，一次循环表示在约30分钟至约45分钟期间在约0℃和约125℃之间的温度变化。
如上所述，在包括覆盖第一半导体芯片并覆盖衬底的第一表面的封盖层的半导体器件中，第一缓冲结构可在衬底的第一边缘部分形成在衬底的第一表面与封盖层之间。如图1所示，第一缓冲结构可与第一半导体芯片的第一侧分离或间隔开预定距离。类似地，至少第二缓冲结构可在衬底的与第一边缘部分相对的第二边缘部分形成在衬底的第一表面与封盖构件之间。第二缓冲结构可与第一半导体芯片的第二侧分离或间隔开预定距离。第一缓冲结构和第二缓冲结构可描述为相同的应力缓冲层的一部分。对于半导体芯片的各侧，分离距离可相同的，但不必须是相同的。
在根据特定实施例的半导体封装件1000中，应力缓冲层400可具有例如约0.1MPa至约500MPa的低模量，并具有例如约100ppm至约1000ppm的高CTE。由于应力缓冲层400的低模量和/或高CTE，应力缓冲层400可缓冲将被施加至衬底100的应力。例如，由于应力缓冲层400设置在密封构件500与衬底100之间，衬底100可在密封构件500的影响很小的情况下膨胀和/或收缩。
作为参考，低模量表示像橡皮筋一样的高柔性，而高CTE表示膨胀和收缩的增大。因此，当应力缓冲层400设置在密封构件500与衬底100之间时，在设置应力缓冲层400的部分，衬底100可利用应力缓冲层400自由地膨胀和收缩，并且可不受密封构件500的影响。结果，应力缓冲层400可用于减小衬底100的模量并增大衬底100的CTE。密封构件500在本文中还被称作模制件或模制结构。
应力缓冲层400可由例如硅树脂、环氧树脂、聚酰亚胺、硅树脂和环氧树脂的混合物、聚酰亚胺和环氧树脂的混合物等形成。环氧树脂可含有填料，并且应力缓冲层400的模量和CTE可根据含有的填料量而变化。当应力缓冲层400由环氧树脂形成时，应力缓冲层400可含有相对较少的填料，因此具有低模量和高CTE。应力缓冲层400可按照液体形式涂布并形成在衬底100上，或者可按照薄膜式附着并形成在衬底100上。
应力缓冲层400的厚度D1可为约10μm至约100μm。厚度D1越厚，应力缓冲功能越强。然而，考虑到应力缓冲层400不能完全替代密封构件500的功能，可在特定厚度范围内形成应力缓冲层400。例如，在根据当前实施例的半导体封装件1000中，应力缓冲层400可形成为约40μm的厚度。应力缓冲层400的宽度可为第一长度L1，并且可通过考虑第一半导体芯片200与衬底100之间的尺寸差、安全引线接合区域等来确定第一长度L1。另外，应力缓冲层400在第二方向(图2A的y方向)上的长度可与衬底100在第二方向上的长度相同。当然，应力缓冲层400在第二方向(图2A的y方向)上的长度可与衬底100在第二方向上的长度不同。应力缓冲层400在本文中也可被称作界面层(例如，边缘界面层)或缓冲结构。
密封构件500可密封第一半导体芯片200和第二半导体芯片300的侧表面和上表面。然而，如图1所示，应力缓冲层400的一个侧表面可通过密封构件500的侧表面暴露出来。密封构件500可由例如EMC形成。例如，在一个实施例中，EMC的模量可为约15GPa至约30Gpa，并且CTE为约3ppm至约30ppm，如上所述。密封构件500不限于EMC，并且可由例如环氧族材料、热固性材料、热塑性材料、UV处理的材料等的各种材料形成。热固性材料可包括酚类硬化剂，酸酐类硬化剂或氨络物类硬化剂和丙烯酸类聚合物的添加剂。密封构件500可由环氧树脂形成，并且可包含相对大量的填料。例如，密封构件500可由含有约80％的二氧化硅填料的环氧族材料形成。
密封构件500可通过MUF工艺形成，因此，覆盖第一半导体芯片200和第二半导体芯片300的边缘的材料可与填充在第一半导体芯片200与第二半导体芯片300之间的材料相同。如图1所示，第一凸块220和第二凸块320可设置在第一半导体芯片200与第二半导体芯片300之间，并且由密封构件500包围。
外部连接构件600可用于将整个半导体封装件1000安装在外部系统衬底或模块衬底上。例如，根据当前实施例的半导体封装件1000可通过外部连接构件600安装在存储器模块的模块衬底上。本文中还称作外部连接端子的各个外部连接构件600可包括诸如外部下焊盘620和连接构件630的导电互连部分。外部连接构件600的大小可比如图1所示的第一凸块220或第二凸块320的大小更大。外部连接构件600可包括内端子和最外侧端子(例如，最靠近衬底的边缘的端子)。作为参考，形成在系统衬底或模块衬底上的布线可标准化或具有限制，从而由于模块衬底的物理特征该布线难以拥挤。因此，安装在系统衬底或模块衬底上的半导体封装件1000的外部连接构件600的间隔和尺寸可大于半导体封装件1000中的各个半导体芯片之间的连接构件的间隔和尺寸。
外部下焊盘620可相对于下保护层120暴露，并且电连接至主体层110中的布线图案。外部下焊盘620可由例如Al、Cu等形成，并且通过脉冲电镀法或直流(DC)电镀法形成。然而，外部下焊盘620的材料和形成方法不限于上述材料和方法。
连接构件630可由例如，Cu、Al、银(Ag)、锡(Sn)、Au、焊料等的导电材料形成。然而，连接构件630的材料不限于此。连接构件630可形成为多层或单层。例如，当连接构件630形成为多层时，连接构件630可包括Cu柱和焊料，如第一凸块220或第二凸块320中那样。当连接构件630形成为单层时，连接构件630可由例如Sn-Ag焊料或Cu形成。在根据当前实施例的半导体封装件1000中，连接构件630可为焊料球。
根据当前实施例的半导体封装件1000可包括应力缓冲层400，其在衬底100的边缘部分设置在衬底100与密封构件500之间，并具有相对较低的模量和相对较高的CTE。利用应力缓冲层400，可缓冲由于衬底100与密封构件500之间的CTE差导致的将被施加至衬底100的应力。因此，可防止衬底100弯曲，并且可防止设置在衬底100下方的外部连接构件600的诸如接触不良、开裂、分离等的异常情况。结果，当考虑到半导体封装件1000通过外部连接构件600安装在诸如模块衬底之类的板上时，可提高BLR中的TC可靠性。
应力缓冲层400可按照各种形式设置在衬底100的边缘部分，将在下面参照图2A至图2E来描述。在一个实施例中，应力缓冲层400可设置在整个衬底100而非仅设置在衬底100的边缘部分上。然而，尤其有用的是，在衬底100的边缘部分包括应力缓冲层400以减轻特定情况下的应力，在衬底100的边缘部分，应力可能最大，并且最可能导致衬底100的连接问题。另外，如各个实施例中所示，应力缓冲结构可形成在由与衬底相邻的半导体芯片所占据的区域以外。在各个实施例中，应力缓冲结构不接触与衬底相邻的半导体芯片或不与其任何部分竖直重叠。结果，可按照各种形式将应力缓冲层400设置在使将被施加至衬底100的应力最小化的部分，因此，使得设置在衬底100下方的外部连接构件600的异常最小化。
图2A至图2E是根据本发明构思的实施例的半导体封装件1000、1000a、1000b、1000c和1000d的顶视图，其中，为了方便理解，省略了密封构件和导线。下文中，为了方便描述，将简要重复或省略已经参照图1进行的描述。
参照图2A，在根据本实施例的半导体封装件1000中，应力缓冲层400可在第一方向(x方向)上在第二半导体芯片300的两侧(例如，相对侧)设置在衬底100的两个边缘部分(例如，相对边缘部分)。应力缓冲层400可包括沿着衬底100的两个边缘在第二方向上较长(例如，在y方向上纵向延伸)的矩形结构，如图2A所示。然而，应力缓冲层400的结构不限于示出的矩形结构或衬底100的特定边缘。
作为参考，虽然图2A中未示出，但是第一半导体芯片200设置在第二半导体芯片300下方(参照图1)。另外，用于将第一半导体芯片200电连接至衬底100的多条导线(参照图1和图11B)可在第一方向上设置在第二半导体芯片300的两侧。当然，多条导线可包括用于将第二半导体芯片300电连接至衬底100的导线。考虑到外部连接构件600被衬底100、第一半导体芯片200和第二半导体芯片300以及应力缓冲层400挡住并且不可见，因此将外部连接构件600绘制为多个虚圆。外部连接构件600的数量可根据衬底100的布线结构或包括在半导体封装件1000中的半导体芯片的类型或数量而变化。
如上所述，由于衬底100和密封构件500之间的CTE差，与衬底100的中心部分相比，施加至衬底100的应力在衬底100的边缘部分会更大。因此，类似于根据当前实施例的半导体封装件1000，通过在第一方向上将应力缓冲层400设置在衬底100的两个边缘部分上，可缓冲将被施加至衬底100的两个边缘部分的应力，因此，可使得衬底100的弯曲和设置在衬底100下方的外部连接构件600的故障最小化。
参照图2B，与图2A的半导体封装件1000不同，在根据当前实施例的半导体封装件1000a中，应力缓冲层400a可在第二方向(y方向)上在第二半导体芯片300的两侧设置在衬底100的两个边缘部分。当如图2B所示地观看时，应力缓冲层400a可具有沿着衬底100的顶部边缘和底部边缘在第一方向(x方向)上较长的矩形结构。然而，应力缓冲层400a的结构不限于矩形结构。
换言之，如可从图2A和图2B中看出的那样，在一个实施例(图2A)中，缓冲结构在一个方向上纵向延伸，以使得各个缓冲结构覆盖实质上在缓冲结构的整个长度上延伸的一组外部连接构件600，同时在各组外部连接构件600之间不存在间隙。在另一实施例(图2B)中，缓冲结构在一个方向上纵向延伸，以使得它们覆盖多个外部连接构件600，并且在沿着各个缓冲结构的方向延伸的各组外部连接构件600之间存在间隙。
在根据图2B的实施例的半导体封装件1000a中，衬底100在第一方向(x方向)上的宽度可不比第一半导体芯片200和第二半导体芯片300的宽度宽很多。另外，多条导线(未示出)可沿着第二方向设置在第一方向上的左边缘部分和右边缘部分。因此，由于衬底100在第一方向上的左边缘部分和右边缘部分的空间不足，因此可在第二方向上将应力缓冲层400a设置在衬底100的相对边缘部分(例如，图2B的示例所示的顶边缘部分和底边缘部分)。
根据包括在半导体封装件1000a中的密封构件500的结构，可在第二方向上在衬底100的顶边缘部分和底边缘部分产生相对较大的施加至衬底100的应力。例如，在半导体封装件1000a的示出的结构中，在第一方向上的衬底100的左边缘部分和右边缘部分与密封构件500之间的接触部分相对较窄，并且在第二方向上的衬底100的顶边缘部分和底边缘部分与密封构件500之间的接触部分相对较宽，因此，会在第二方向上将相对较大的应力施加至衬底100的顶边缘部分和底边缘部分。
因此，在根据当前实施例的半导体封装件1000a的结构中，通过在第二方向上将应力缓冲层400a设置在衬底100的顶边缘部分和底边缘部分，可缓冲将在第二方向上被施加至衬底100的顶边缘部分和底边缘部分的应力。结果，可使得衬底100的弯曲和设置在衬底100下方的外部连接构件600的故障最小化。然而，在图2A的半导体封装件1000中，可防止衬底100的两个端部在第一方向上向上(从纸面突出的方向)弯曲，因此可防止设置在衬底100下方的外部连接构件600的故障，但是在根据当前实施例的半导体封装件1000a中，可防止衬底的两个端部在第二方向上的向上弯曲，因此可防止设置在衬底100下方的外部连接构件600的故障。
参照图2C，与图2A的半导体封装件1000或图2B的半导体封装件1000a不同，在根据当前实施例的半导体封装件1000b中，应力缓冲层400b可在第二半导体芯片300的四个侧部设置在衬底100的四个边缘部分。应力缓冲层400b可具有沿着衬底100的四侧边缘部分具有预定宽度的矩形环结构。应力缓冲层400b可形成为包围第二半导体芯片300的一体结构。应力缓冲层400b的结构不限于矩形环结构。例如，可按照包围第二半导体芯片300的形式形成应力缓冲层400b，以例如在应力缓冲层400b的内部分或外部分(例如，拐角部分)包括部分弯曲部分。
应力缓冲层400b不限于一体式矩形环结构，而是可按照分离结构形成。例如，应力缓冲层400b可形成为在衬底100的四侧边缘部分中的每一侧边缘部分延长的矩形结构，其中四个矩形彼此分离。详细地说，应力缓冲层400b可包括：设置在衬底100的左边缘部分和右边缘部分的左应力缓冲层和右应力缓冲层；以及设置在衬底100的顶边缘部分和底边缘部分的顶应力缓冲层和底应力缓冲层。左应力缓冲层和右应力缓冲层可延伸至衬底100的顶边缘部分和底边缘部分，但是由于存在左应力缓冲层和右应力缓冲层，顶应力缓冲层和底应力缓冲层可不延伸至衬底100的左边缘部分和右边缘部分。
根据环境，顶应力缓冲层和底应力缓冲层可设置在衬底100的顶边缘部分和底边缘部分，并且左应力缓冲层和右应力缓冲层可在衬底100的顶边缘部分和底边缘部分之间设置在衬底100的左边缘部分和右边缘部分。可替换地，应力缓冲层400b可包括顶应力缓冲层、底应力缓冲层、左应力缓冲层和右应力缓冲层，只是顶应力缓冲层、底应力缓冲层、左应力缓冲层和右应力缓冲层中的每一个应力缓冲层仅有一个端部延伸至衬底100的顶边缘、底边缘、左边缘或右边缘。
在根据当前实施例的半导体封装件1000b中，衬底100在第一方向(x方向)上的宽度和衬底100在第二方向(y方向)上的宽度可分别比第二半导体芯片300的在两个方向上的宽度宽得多。因此，应力缓冲层400b可设置在衬底100在第一方向上的左边缘部分和右边缘部分以及衬底100在第二方向上的顶边缘部分和底边缘部分的全部边缘部分上。
在根据当前实施例的半导体封装件1000b的结构中，衬底100在第一方向上的左边缘部分和右边缘部分与密封构件500之间的接触部分相对较宽，并且衬底100在第二方向上的顶边缘部分和底边缘部分与密封构件500之间的接触部分也相对较宽。因此，如果不存在应力缓冲层400b，则会将相对较大的应力施加至衬底100在第一方向上的左边缘部分和右边缘部分以及衬底100在第二方向上的顶边缘部分和底边缘部分的全部边缘部分上。
在根据当前实施例的半导体封装件1000b的结构中，应力缓冲层400b可按照包围第二半导体芯片300的形式设置在衬底100的四侧边缘部分，以覆盖衬底100在第一方向上的左边缘部分和右边缘部分以及衬底100在第二方向上的顶边缘部分和底边缘部分的全部。因此，可缓冲将被施加至衬底100在第一方向上的左边缘部分和右边缘部分以及衬底100在第二方向上的顶边缘部分和底边缘部分的应力。结果，可使得衬底100在第一方向的两端和第二方向的两端向上弯曲的故障和在设置在衬底100下方的外部连接构件600发生的故障最小化。
本文描述的许多实施例示出了在衬底的边缘部分一直延伸至衬底边缘的一个应力缓冲结构或多个应力缓冲结构。然而，这仅是一个示例。在特定的实施例中，应力缓冲结构可形成在衬底的边缘部分上，但可以不一直延伸至衬底的边缘。例如，覆盖多个外部连接构件600的应力缓冲结构可在宽度上延伸以覆盖全部或大部分最外侧外部连接构件600，并且该结构可稍延伸超过最外侧连接构件600，但并不一直延伸至衬底的边缘。
参照图2D，在半导体封装件1000c中，应力缓冲层400c的结构可与图2A和图2B的半导体封装件1000和1000a中的应力缓冲层400和400a的结构相类似。例如，应力缓冲层400c可形成在衬底100在第一方向上的左边缘部分和右边缘部分以及衬底100在第二方向上的顶边缘部分和底边缘部分。然而，如图2D所示，形成在衬底100在第二方向上的顶边缘部分和底边缘部分的应力缓冲层400c并不沿着整个边缘部分形成，而是例如可仅在设置了外部连接构件600的部分形成。这样，应力缓冲层400c可包括形成在衬底100的顶边缘部分和底边缘部分中的每一个边缘部分的左端和右端的应力缓冲结构。
在根据当前实施例的半导体封装件1000c中，衬底100在第一方向(x方向)上的宽度和衬底100在第二方向(y方向)上的宽度可分别比第二半导体芯片300的在两个方向上的宽度宽得多。因此，应力缓冲层400c可设置在衬底100在第一方向上的左边缘部分和右边缘部分以及衬底100在第二方向上的顶边缘部分和底边缘部分的全部边缘部分上。
与图2C的半导体封装件1000b的结构相类似，在根据当前实施例的半导体封装件1000c的结构中，衬底100在第一方向上的左边缘部分和右边缘部分与密封构件500之间的接触部分可相对较宽，并且衬底100在第二方向上的顶边缘部分和底边缘部分与密封构件500之间的接触部分也可相对较宽(例如，接触部分可延伸为比至少一个外部连接构件600的宽度更宽的宽度，并且在一些情况下可延伸为至少与一个外部连接构件600的一端至第二相邻外部连接构件600的至少中间之间的宽度一样宽)。因此，如果不存在应力缓冲层400c，则相对较大的应力会施加至衬底100在第一方向上的左边缘部分和右边缘部分以及衬底100在第二方向上的顶边缘部分和底边缘部分的全部边缘部分。
如图2D所示，外部连接构件600可沿着第二方向设置以邻近于衬底100在第一方向上的左边缘和右边缘，并且可不设置在衬底100在第二方向上的顶边缘部分和底边缘部分的一部分上。例如，外部连接构件600可不设置在中心部分，而是可仅设置在衬底100的顶边缘部分和底边缘部分的侧部上。当应力施加至衬底100的边缘部分时，衬底100弯曲，因此，如上所述，在设置在衬底100下方的外部连接构件600上发生故障。然而，对于未设置外部连接构件600的部分，即使衬底100稍微弯曲，也不会发生外部连接构件600的故障。
因此，在根据当前实施例的半导体封装件1000c的结构中，应力缓冲层400c可形成在衬底100的最边缘部分，而可不形成在未设置外部连接构件600的部分的边缘部分。这样，可减少用于应力缓冲层400c的材料的量。例如，应力缓冲层400c可不形成在未设置外部连接构件600的衬底100的顶边缘部分和底边缘部分的中心部分。另外，应力缓冲层400c可形成在衬底100的顶边缘部分和底边缘部分的两端，并且由于应力缓冲层400c，也可在一定程度上减轻施加至衬底100的顶边缘部分和底边缘部分的中心部分的应力。
在根据当前实施例的半导体封装件1000c的结构中，应力缓冲层400c可与设置外部连接构件600的部分一致地设置在衬底100的边缘部分。可替换地，应力缓冲层400c可沿着衬底100的边缘形成预定长度，并且可设置为使得其各个部分覆盖一些外部连接构件600。然而，在根据当前实施例的半导体封装件1000c的结构中，应力缓冲层400c的结构不限于上述结构。例如，多个应力缓冲结构400c可沿着衬底100的各个边缘设置，并且多个应力缓冲结构400c中的每一个可对应于各个外部连接构件600。可替换地，应力缓冲层400c可设置在衬底100的边缘部分以对应于设置在衬底100下方的多个外部连接构件600中的至少一个。
在根据当前实施例的半导体封装件1000c的结构中，通过在衬底100的边缘部分设置应力缓冲层400c以使其对应于仅设置有外部连接构件600的部分，可防止衬底100的弯曲，并且也可有效地防止设置在衬底100下方的外部连接构件600的故障。
参照图2E，在根据一个实施例的半导体封装件1000d中，应力缓冲层400的结构可与图2A的半导体封装件1000中的应力缓冲层400的结构相同。然而，如图2E所示，在根据当前实施例的半导体封装件1000d中，外部连接构件600可设置在衬底100的整个下表面上。例如，外部连接构件600可沿着衬底100在第一方向上的左侧和右侧设置，并且可不设置在半导体封装件1000、1000a、1000b和1000c中的衬底100的中心部分。然而，在根据当前实施例的半导体封装件1000d中，外部连接构件600可设置在衬底100的整个下表面上，而不区分衬底100的中心部分和边缘部分。
作为参考，外部连接构件600的布置方式可根据半导体封装件类型(具体地说，根据衬底100的内部布线图案)而不同地改变。例如，外部连接构件600可具有各种布置结构，诸如设置在衬底100的整个下表面上的结构、沿着衬底100的两个边缘部分设置的结构、设置为穿过衬底100的中心部分的结构、设置在衬底100的中心部分的结构、包围衬底100的四侧边缘部分的结构等。
详细地说，当布线图案形成在衬底100内以使用衬底100的整个下表面，并且对应的布线图案也形成在板(诸如其上安装有衬底100的模块衬底)上时，外部连接构件600可设置在衬底100的整个下表面上。当板的布线图案在一定程度上标准化，并且衬底100的布线图案形成为对应于板的布线图案时，外部连接构件600可设置在衬底100在第一方向上的左边缘部分和右边缘部分并且沿着第二方向设置。如图17A和图17B所示，当EMC窗形成在衬底100上，并且EMC的一部分形成为从衬底100的下表面突出时，外部连接构件600可不形成在EMC窗的一部分，因此，外部连接构件600可沿着基于EMC窗的两个部分设置。
图3是根据本发明构思的另一实施例的半导体封装件1000e的剖视图。为了方便描述，将简要重复或省略以上描述。
参照图3，除密封构件500a的结构以外，根据当前实施例的半导体封装件1000e可与图1的半导体封装件1000相类似。例如，在根据当前实施例的半导体封装件1000e中，密封构件500a可将第二半导体芯片300的无源表面NACT暴露出来。即使暴露出第二半导体芯片300的无源表面NACT，第二半导体芯片300的无源表面NACT的暴露也不会影响第二半导体芯片300内部的器件。
在根据当前实施例的半导体封装件1000e的结构中，通过形成密封构件500a以暴露第二半导体芯片300的上表面，可使得半导体封装件1000e的高度最小化，因此，密封构件500a可有助于半导体封装件1000e的尺寸缩小和薄化。当然，即使在根据当前实施例的半导体封装件1000e中，通过将应力缓冲层400设置在衬底100的边缘部分，也可缓冲将被施加至衬底100的应力，因此，可防止衬底100的弯曲，并且可防止设置在衬底100下方的外部连接构件600的故障。
如在根据当前实施例的半导体封装件1000e中那样，可通过暴露MUF(e-MUF)工艺形成暴露出最上面的半导体芯片(即，第二半导体芯片300)的上表面的密封构件500a的结构。作为参考，e-MUF工艺可表示在形成底部填充构件和密封构件二者的MUF工艺中通过密封构件暴露最上面的半导体芯片的上表面的工艺。e-MUF工艺可表示调整模具的内部高度以几乎匹配最上面的半导体芯片的上表面的工艺，从而当注射密封构件时密封构件不形成在最上面的半导体芯片的上表面上。
除e-MUF工艺以外可通过研磨工艺实现半导体封装件1000e的结构。例如，在形成密封构件500以覆盖最上面的半导体芯片(即，第二半导体芯片300)的上表面(如图1所示)之后，可通过经研磨工艺去除密封构件500的上部以暴露出第二半导体芯片300的上表面来实现根据当前实施例的半导体封装件1000e。根据环境，在将相对较厚的状态的第二半导体芯片300堆叠在第一半导体芯片200上之后，第二半导体芯片300和密封构件500二者可变薄。
图4是根据本发明构思的另一实施例的半导体封装件1000f的剖视图。为了方便描述，将简要重复或省略以上描述。
参照图4，除应力缓冲层400d的结构以外，根据当前实施例的半导体封装件1000f可与图1的半导体封装件1000相类似。例如，在根据当前实施例的半导体封装件1000f中，应力缓冲层400d的侧表面可由密封构件500包围以不暴露至外部。如上所述，通过由密封构件500完全密封应力缓冲层400d，可相对安全地保护密封构件500内的第一半导体芯片200和第二半导体芯片300免于外部物理和化学损坏。当根据当前实施例的半导体封装件1000f的尺寸与图1的半导体封装件1000的尺寸相同时，应力缓冲层400d可具有第二长度L2的宽度以使得整个应力缓冲层400d被密封构件500覆盖，并且第二长度L2可比图1的半导体封装件1000中的第一长度L1更短。
在根据当前实施例的半导体封装件1000f中，除了整个应力缓冲层400d被密封构件500覆盖以外，应力缓冲层400d可在如图2A所示的衬底100的两个边缘部分按照矩形结构形成。如图所示，应力缓冲层400d的侧表面由密封构件500覆盖并接触密封构件500，而不是应力缓冲层400d的侧表面与衬底100和密封构件的侧表面共面。应力缓冲层400d不限于图2A的结构，而是可按照如图2B至图2D所示的各种结构设置和形成在衬底的边缘部分。此外，应力缓冲层400d可与设置在衬底100下方的多个外部连接构件600中的至少一个一致地形成在衬底100的边缘部分(例如，与一个或多个外部连接构件600竖直重叠)。因此，在各种结构中的应力缓冲层400d可形成为使得整个应力缓冲层400d被密封构件500覆盖。
即使在根据当前实施例的半导体封装件1000f的结构中，通过在衬底100的边缘部分设置应力缓冲层400d，也可缓冲将被施加至衬底100的应力，因此，可防止衬底100的弯曲，并且可防止设置在衬底100下方的外部连接构件600的故障。
图5A和图5B是根据本发明构思的实施例的半导体封装件1000g的剖视图和顶视图。为了方便描述，将简要重复或省略以上描述。
参照图5A和图5B，与上述实施例不同的是，在根据当前实施例的半导体封装件1000g中，应力缓冲层400e可形成在衬底100的几乎整个表面上。因此，第一半导体芯片200可形成在应力缓冲层400e上。如果应力缓冲层400e由粘合剂材料形成，则第一半导体芯片200可在不用分离的粘合剂构件的情况下直接附着并固定至应力缓冲层400e。当然，第一半导体芯片200可通过例如DAF的分离的粘合剂构件附着并固定至应力缓冲层400e。
由于第一半导体芯片200通过导线250电连接至衬底焊盘140，用于暴露衬底焊盘140的孔H1可形成在应力缓冲层400e中。例如，可按照暴露各个衬底焊盘140的形式形成孔H1。可替换地，可在衬底100的两个边缘部分形成仅两个孔H1，并且两个孔H1中的每一个可形成为具有暴露设置在对应的边缘部分的整个衬底焊盘140的沟槽形式。
通过在衬底100的几乎整个表面(例如，衬底100的所有四个边缘部分以及半导体芯片200下方的衬底100的部分)上形成应力缓冲层400e，与上述实施例相比，衬底100可更多地摆脱由于与密封构件500和/或第一半导体芯片200和第二半导体芯片300的CTE差所产生的应力。因此，与上述实施例相比，通过使得衬底100摆脱密封构件500和/或第一半导体芯片200和第二半导体芯片300，设置在衬底100的几乎整个表面上的应力缓冲层400e可更加有助于衬底100减小模量并增大CTE。由于上述结构的应力缓冲层400e所导致的衬底100的模量减小和CTE增大可有助于减小衬底的应力，从而防止衬底100弯曲。因此，可使得设置在衬底100下方的外部连接构件600的故障最小化。
图6是示出图1的半导体封装件1000中的第一半导体芯片200与第二半导体芯片300的电连接关系的电路图。为了方便描述，将简要重复或省略以上描述。
参照图6，第一半导体芯片200和第二半导体芯片300分别包括可分别连接至第一输入/输出缓冲电路280和第二输入/输出缓冲电路380的第一输入/输出焊盘210和第二输入/输出焊盘310。第一输入/输出缓冲电路280和第二输入/输出缓冲电路380可分别连接至第一半导体芯片200的内部电路205和第二半导体芯片300的内部电路305。
第一端子290设置在第一半导体芯片200的内部电路205与第一输入/输出焊盘210之间，第二端子390设置在第二半导体芯片300的内部电路305与第二输入/输出焊盘310之间，并且第一端子290和第二端子390可彼此电连接。输入接收器前方的块可为可连接至外部的焊盘。
当第二输入/输出焊盘310从衬底100的衬底焊盘140接收信号DQ0时，可根据芯片选择信号CS将信号DQ0递送至第一半导体芯片200的内部电路205或第二半导体芯片300的内部电路305。如果芯片选择信号CS选择第二半导体芯片300，则第二半导体芯片300可沿着第二输入/输出焊盘310、第二输入/输出缓冲电路380、第二端子390和内部电路305的路线将数据发送至衬底100并从衬底100接收数据。
如果芯片选择信号CS选择第一半导体芯片200，则第一半导体芯片200可沿着第二输入/输出焊盘310、第二输入/输出缓冲电路380、第二端子390、第一端子290和内部电路205的路线将数据发送至衬底100并从衬底100接收数据。因此，在这种情况下，可禁用第一输入/输出焊盘210和第一输入/输出缓冲电路280。
如上所述，第一半导体芯片200可经第二半导体芯片300将信号和/或数据发送至衬底100并从衬底100接收信号和/或数据。例如，第一半导体芯片200可将信号和/或数据发送至衬底100并从衬底100接收信号和/或数据，而不使用第一半导体芯片200中的第一输入/输出焊盘210和第一输入/输出缓冲电路280。
作为参考，将能够通过其输入/输出焊盘和输入/输出缓冲电路发送和接收数据的半导体芯片称作主芯片，类似于第二半导体芯片300，并且将能够通过另一半导体芯片的输入/输出焊盘和输入/输出缓冲电路发送和接收信号和/或数据的半导体芯片称作从芯片，类似于第一半导体芯片200。
下文中，将描述其中第一半导体芯片200和第二半导体芯片300通过倒装芯片接合按照镜子形式堆叠的结构中的布线连接关系。
图7A和图7B是示出基于图6的电路的第一半导体芯片200和第二半导体芯片300中的焊盘和凸块的连接关系的顶视图。为了方便描述，将简要重复或省略以上描述。
参照图7A，第一半导体芯片200可设置在衬底100上，作为最靠近衬底的芯片。按照邻近于第一半导体芯片200的中心线C以两条线对称地布置的第一输入/输出焊盘210可设置在第一半导体芯片200的有源表面ACT上。可按照一条线或按照两条或更多条线布置第一输入/输出焊盘210。当按照偶数条线布置第一输入/输出焊盘210时，可基于中心线C对称地布置第一输入/输出焊盘210。可替换地，即使按照偶数条线布置第一输入/输出焊盘210，也可不对称地布置第一输入/输出焊盘210。
第一重布线240中的每一个可将第一凸块220电连接至接合焊盘230。作为参考，省略接合焊盘230，并且没有在图1和图3至图5B中示出。另外，第一重布线240可对应于图1和图3至图5B中的重布线240。
如图7A所示，接合焊盘230可电连接至衬底100上的对应的衬底焊盘140。例如，接合焊盘230可通过导线250电连接至衬底焊盘140。然而，不排除接合焊盘230通过诸如倒装芯片法的其他连接方法连接至衬底焊盘140。
如图7A所示，第一重布线240可延伸以不与第一半导体芯片200的中心线C交叉，并且可将第一凸块220和接合焊盘230彼此连接。虽然根据图7A示出了用于连接第一半导体芯片200的八条导线250，但是这八条导线250仅是为了方便理解，并且导线250的数量、对应的第一凸块220的数量以及对应的接合焊盘230的数量中的每一个无疑可大于8。虽然在图1和图3至图5B中示出了第一重布线240在第一半导体芯片200上暴露出来，但是第一重布线240可被钝化层(未示出)覆盖而不暴露。
在图7A中，260a可表示电连接至第一半导体芯片200的内部电路205的凸块。
参照图7B，按照邻近于第二半导体芯片300的中心线C以两条线对称地布置的第二输入/输出焊盘310可设置在第二半导体芯片300的有源表面ACT上。当然，也可按照一条线或者按照两条或更多条线布置第二输入/输出焊盘310。
可针对第二输入/输出焊盘310中的每一个设置第二重布线340。第二重布线340可延伸以不与第二半导体芯片300的中心线C交叉。作为参考，省略了第二输入/输出焊盘310和第二重布线340，并且没有在图1和图3至图5B中示出。
第二重布线340可从第二输入/输出焊盘310延伸至设置在两个边缘部分的第二凸块320。因此，第二重布线340可将第二输入/输出焊盘310电连接至第二凸块320。第二凸块320可物理连接和电连接至设置在图7A的第一半导体芯片200上的对应的第一凸块220。因此，当第一半导体芯片200和第二半导体芯片300的有源表面ACT堆叠为彼此面对时，考虑到第一凸块220与第二凸块320之间的物理连接和电连接，第一凸块220和第二凸块320可设置为在相同位置彼此重叠。作为参考，第二凸块320可对应于设置在图1和图3至图5B中的两个边缘的第二凸块。
参照图7A和图7B，当通过经倒装芯片法将第二半导体芯片300堆叠在第一半导体芯片200上而使第一凸块220和第二凸块320彼此结合时，从衬底100的衬底焊盘140至第二输入/输出焊盘310的输入/输出路线可被构造为不与第二半导体芯片300的中心线C交叉。
第一半导体芯片200可包括电连接至第一半导体芯片200的内部电路105的多个第三凸块260a。多个第三凸块260a可对应于设置在图1和图3至图5B中的中心部分的第一凸块220。另外，第二半导体芯片300可包括电连接至第二半导体芯片300的内部电路305的多个第四凸块360a。多个第四凸块360a可对应于设置在图1和图3至图5B中的中心部分的第二凸块320。
当第一半导体芯片200和第二半导体芯片300的有源表面ACT堆叠为彼此面对时，多个第三凸块260a和对应于多个第三凸块260a的多个第四凸块360a可设置在多个第三凸块260a和多个第四凸块360a结合以彼此重叠的位置。因此，多个第三凸块260a和对应于多个第三凸块260a的多个第四凸块360a可彼此电连接。
这样，各个半导体芯片上的焊盘、重布线和凸块的位置和连接关系可按照衬底100上的第一半导体芯片200用作从芯片而堆叠在第一半导体芯片200上的第二半导体芯片300用作主芯片的镜式堆叠结构形成。然而，根据当前实施例的半导体封装件1000的结构不限于各个半导体芯片上的焊盘、重布线和凸块的上述位置和连接关系。例如，在具有镜式堆叠结构的半导体封装件的结构中，各个半导体芯片上的焊盘、重布线和凸块的位置和连接关系可不同地修改。作为参考，镜式堆叠结构可表示其中具有相同内部电路的两个半导体芯片按照倒装芯片法堆叠以彼此面对并变为彼此的镜面相的结构。
可按照第一半导体芯片200用作主芯片而堆叠在第一半导体芯片200上的第二半导体芯片300用作从芯片的镜式堆叠结构实现根据当前实施例的半导体封装件1000。当第一半导体芯片200是主芯片时，第一半导体芯片200上的第一输入/输出焊盘210可通过第一重布线连接至接合焊盘。然而，由于镜式堆叠结构的限制，第一重布线会形成为与第一半导体芯片200的中心线C交叉，因此，半导体封装件1000的结构可比上述实施例稍微更复杂。
图8是根据本发明构思的另一实施例的半导体封装件2000的剖视图。为了方便描述，将简要重复或省略以上描述。
参照图8，根据当前实施例的半导体封装件2000可包括衬底100上的两对镜式堆叠结构MS1和MS2。第一镜式堆叠结构MS 1可包括第一半导体芯片200-1和第二半导体芯片300-1，第二镜式堆叠结构MS2可包括第三半导体芯片200-2和第四半导体芯片300-2。
第一镜式堆叠结构MS1可通过第一粘合剂构件270-1堆叠在衬底100上。第一镜式堆叠结构MS1与图1的具有半导体封装件1000中的第一半导体芯片200和第二半导体芯片300的镜式堆叠结构相同，因此，省略对其的详细描述。
第二镜式堆叠结构MS2可通过第二粘合剂构件270-2堆叠在第一镜式堆叠结构MS1上。更详细地说，可通过以下步骤实现第二镜式堆叠结构MS2：将第三半导体芯片200-2通过第二粘合剂构件270-2堆叠在第二半导体芯片300-1的无源表面上；以及将第四半导体芯片300-2按照倒装芯片法堆叠在第三半导体芯片200-2上。第二粘合剂构件270-2可与第一粘合剂构件270-1相同。例如，第二粘合剂构件270-2可为DAF。
第二镜式堆叠结构MS2堆叠在第二半导体芯片300-1上而非衬底100上。因此，用于连接第二镜式堆叠结构MS2和衬底焊盘140的第二导线205-2可比用于连接第一镜式堆叠结构MS1和衬底焊盘140的第一导线205-1更长。针对其它方面，第二镜式堆叠结构MS2可与第一镜式堆叠结构MS1几乎相同。因此，省略对其的详细描述。
虽然在根据当前实施例的半导体封装件2000中示出第一镜式堆叠结构MS1的第一导线205-1和第二镜式堆叠结构MS2的第二导线205-2连接至一个衬底焊盘140，但是根据当前实施例的半导体封装件2000不限于这种连接关系。例如，第一镜式堆叠结构MS1的第一导线205-1和第二镜式堆叠结构MS2的第二导线205-2可连接至不同的衬底焊盘。在这种情况下，衬底焊盘可在衬底100的两个边缘部分布置为两条线，其中，内侧线的衬底焊盘连接至第一镜式堆叠结构MS1的第一导线205-1，而外侧线的衬底焊盘连接至第二镜式堆叠结构MS2的第二导线205-2。这种连接关系可用于通过利用两个通道来输入/输出数据。例如，第一镜式堆叠结构MS1可通过第一通道输入/输出数据，而第二镜式堆叠结构MS2可通过第二通道输入/输出数据。
根据当前实施例的半导体封装件2000可通过包括四个半导体芯片来实现高容量和高集成度半导体封装件。另外，即使在根据当前实施例的半导体封装件2000的结构中，通过在衬底100的边缘部分设置应力缓冲层400，也可缓冲将被施加至衬底100的应力，因此，可防止衬底100的弯曲和设置在衬底100下方的外部连接构件600的故障。如图所示，应力缓冲层400可与半导体封装件2000的最下面的芯片在竖直方向上处于相同的水平。
图9是根据本发明构思的另一实施例的半导体封装件2000a的剖视图。为了方便描述，将简要重复或省略以上描述。
参照图9，除密封构件500a的结构以外，根据当前实施例的半导体封装件2000a可与图8的半导体封装件2000相类似。也就是说，在根据当前实施例的半导体封装件2000a中，密封构件500a可暴露出第二镜式堆叠结构MS2的第四半导体芯片300-2的无源表面NACT。即使暴露出第四半导体芯片300-2的无源表面NACT，第四半导体芯片300-2的无源表面NACT的暴露也完全不会影响第四半导体芯片300-2内的器件。
在根据当前实施例的半导体封装件2000a的结构中，通过形成密封构件500a以暴露出第四半导体芯片300-2的上表面，可使得半导体封装件2000a的高度最小化，因此，密封构件500a可有助于半导体封装件2000a的尺寸缩小和薄化。这样，可通过e-MUF工艺或研磨工艺实现暴露出最上面的半导体芯片(即，第四半导体芯片300-2)的上表面的密封构件500a的结构。
即使在根据当前实施例的半导体封装件2000a的结构中，通过将应力缓冲层400设置在衬底100的边缘部分，也可缓冲将被施加至衬底100的应力，因此，可防止衬底100的弯曲，并且可防止设置在衬底100下方的外部连接构件600的故障。
图10是根据本发明构思的另一实施例的半导体封装件3000的剖视图。为了方便描述，将简要重复或省略以上描述。
参照图10，根据当前实施例的半导体封装件3000可包括衬底100上的n对镜式堆叠结构MS1至MSn，其中，n是3或更大的整数。例如，在根据当前实施例的半导体封装件3000的结构中，第一镜式堆叠结构MS1可包括第一半导体芯片200-1和第二半导体芯片300-1，第二镜式堆叠结构MS2可包括第三半导体芯片(未示出)和第四半导体芯片(未示出)，第n镜式堆叠结构MSn可包括第(2n-1)半导体芯片200-n和第2n半导体芯片300-n。
第一镜式堆叠结构MS1至第n镜式堆叠结构MSn中的每一个可与图1的具有半导体封装件1000中的第一半导体芯片200和第二半导体芯片300的镜式堆叠结构相同。然而，第二镜式堆叠结构MS2至第n镜式堆叠结构MSn中的每一个可堆叠在(替代了衬底100的)设置在它们下方的镜式堆叠结构上。另外，上部镜式堆叠结构与衬底100相距更远，因此，上部镜式堆叠结构可具有连接至衬底焊盘140的较长导线。已参照图1的半导体封装件1000描述了其它方面，因此，在此省略它们的描述。
根据当前实施例的半导体封装件3000可通过包括六个或更多个半导体芯片来实现高容量和高集成度的半导体封装件。另外，即使在根据当前实施例的半导体封装件3000的结构中，通过将应力缓冲层400设置在衬底100的边缘部分，也可缓冲将被施加至衬底100的应力，因此，可防止衬底100的弯曲和设置在衬底100下方的外部连接构件600的故障。
图11A和图11B是根据本发明构思的另一实施例的半导体封装件2000b的剖视图和顶视图。为了方便描述，将简要重复或省略以上描述。
参照图11A和图11B，根据当前实施例的半导体封装件2000b可包括两对镜式堆叠结构MS1和MS2a，如图8的半导体封装件2000那样。然而，两对镜式堆叠结构MS 1和MS2a的堆叠方法以及两对镜式堆叠结构MS1和MS2a与衬底100之间的连接关系可与图8的半导体封装件2000的不同。
例如，在图8的半导体封装件2000的结构中，底部的第一镜式堆叠结构MS1和顶部的第二镜式堆叠结构MS2可具有相同的堆叠结构，并且可具有连接至第一镜式堆叠结构MS1的第一线250-1和连接至第二镜式堆叠结构MS2的第二线250-2这二者都连接至一个衬底焊盘140的结构。换句话说，第一半导体芯片200-1和第三半导体芯片200-2的焊盘、重布线和凸块的位置可彼此相同，另外，第二半导体芯片300-1和第四半导体芯片300-2的焊盘、重布线和凸块的位置可彼此相同。
然而，在根据当前实施例的半导体封装件2000b中，第一镜式堆叠结构MS1和顶部的第二镜式堆叠结构MS2a可按照90°或270°的失配结构进行堆叠。因此，类似于图1的半导体封装件1000，第一镜式堆叠结构MS1可通过第一导线250-1连接至第一衬底焊盘140-1。然而，由于第二镜式堆叠结构MS2a基于第一镜式堆叠结构MS1旋转了90°或270°，因此接合焊盘(未示出)可沿着第一方向(x方向)设置在第二方向(y方向)上的顶边缘部分和底边缘部分上。另外，第二衬底焊盘140-2可沿着第一方向在衬底100的顶边缘部分和底边缘部分设置在衬底100上。因此，用于将接合焊盘和第二衬底焊盘140-2连接的第二导线250-2a可沿着第一方向设置在衬底100的顶边缘部分和底边缘部分上。
当第一镜式堆叠结构MS1和第二镜式堆叠结构MS2a通过利用不同的通道输入/输出数据时，根据当前实施例的半导体封装件2000b的结构可以是有利的。例如，如果对应于两个通道的衬底焊盘仅设置在衬底100的两个边缘部分上，则不能充分确保用于衬底焊盘的布置区域。另外，当考虑到应力缓冲层400设置在衬底100的两个边缘部分时，会更难以确保用于对应于两个通道的衬底焊盘的空间。然而，在根据当前实施例的半导体封装件2000b中，可通过在衬底100的四侧边缘部分形成衬底焊盘来充分确保用于对应于两个通道的衬底焊盘的布置区域。
图11A示出了在根据当前实施例的半导体封装件2000b中第一镜式堆叠结构MS1和第二镜式堆叠结构MS2a在第一方向(x方向)上宽度几乎相同。图11A基于这样的假设：根据当前实施例的半导体封装件2000b具有半导体芯片的第一方向宽度和第二方向宽度相同的方形结构。然而，如果半导体芯片具有矩形结构而非方形结构，则在图11A中，根据当前实施例的半导体封装件2000b可具有第一镜式堆叠结构MS1和第二镜式堆叠结构MS2a的任一个中的半导体芯片的侧表面基于第一镜式堆叠结构MS1和第二镜式堆叠结构MS2a的另一个中的半导体芯片的侧表面突出的结构。
根据当前实施例的半导体封装件2000b的有利之处在确保了使用多个通道的半导体封装件结构中的衬底焊盘。另外，通过将应力缓冲层400设置在衬底100的边缘部分，可仍然缓冲将被施加至衬底100的应力，因此，可防止衬底100的弯曲，并且可防止设置在衬底100下方的外部连接构件600的故障。
图12是根据本发明构思的另一实施例的半导体封装件1000h的剖视图。为了方便描述，将简要重复或省略以上描述。
参照图12，根据当前实施例的半导体封装件1000h可包括衬底100上的一个半导体芯片200。半导体芯片200可通过粘合剂构件270附着并固定至衬底100，以使得半导体芯片200的无源表面NACT面对衬底100。接合焊盘230可设置在半导体芯片200的有源表面ACT的两个边缘上。半导体芯片200可通过导线250电连接至衬底焊盘140。
即使在根据当前实施例的半导体封装件1000h中，应力缓冲层400也可设置在衬底100的两个边缘部分。应力缓冲层400可设置在图2A的结构中。然而，应力缓冲层400不限于图2A的结构，而是无疑地可按照如图2B至图2E和图5B的各种结构设置。由于存在应力缓冲层400，因此在根据当前实施例的半导体封装件1000h中，可缓冲将被施加至衬底100的应力，并且可防止衬底100的弯曲和外部连接构件600的故障。
图13是根据本发明构思的另一实施例的半导体封装件2000c的剖视图。为了方便描述，将简要重复或省略以上描述。
参照图13，根据当前实施例的半导体封装件2000c可包括堆叠在衬底100上的四个(第一至第四)半导体芯片200-1、200-2、200-3和200-4。第一半导体芯片至第四半导体芯片(200-1、200-2、200-3和200-4)中的每一个可通过粘合剂构件270附着并固定至衬底100或设置在它们下方的半导体芯片的有源表面ACT，以使得其无源表面NACT面对衬底100。
第一半导体芯片至第四半导体芯片(200-1、200-2、200-3和200-4)可按照z字形堆叠，如图13所示。也就是说，第一半导体芯片至第四半导体芯片(200-1、200-2、200-3和200-4)可堆叠在衬底100上，以使得第一半导体芯片200-1和第三半导体芯片200-3向左突出，并且使得第二半导体芯片200-2和第四半导体芯片200-4向右突出。由于z字形堆叠结构，第一半导体芯片至第四半导体芯片(200-1、200-2、200-3和200-4)中的每一个的接合焊盘可仅设置在任一个暴露的边缘部分上。例如，第一半导体芯片200-1的第一接合焊盘230-1和第三半导体芯片200-3的第三接合焊盘230-3可设置在左边缘部分，并且第二半导体芯片200-2的第二接合焊盘230-2和第四半导体芯片200-4的第四接合焊盘230-4可设置在右边缘部分。
第一半导体芯片至第四半导体芯片(200-1、200-2、200-3和200-4)可分别通过第一接合焊盘至第四接合焊盘(230-1、230-2、230-3和230-4)以及导线(250-1、250-2、250-3和250-4)电连接至衬底焊盘140。第一半导体芯片至第四半导体芯片(200-1、200-2、200-3和200-4)可通过利用单个通道或两个通道输入/输出数据。例如，当使用两个通道时，第一半导体芯片200-1和第三半导体芯片200-3可使用第一通道，而第二半导体芯片200-2和第四半导体芯片200-4可使用第二通道。
第一半导体芯片至第四半导体芯片(200-1、200-2、200-3和200-4)可按照台阶形式而非z字形堆叠。可替换地，第一半导体芯片至第四半导体芯片(200-1、200-2、200-3和200-4)可堆叠为在四个方向上突出。当第一半导体芯片至第四半导体芯片(200-1、200-2、200-3和200-4)在四个方向上突出时，接合焊盘可设置在对应的突出边缘部分，并且衬底焊盘可与接合焊盘一致地设置在衬底上的四侧边缘。当第一半导体芯片至第四半导体芯片(200-1、200-2、200-3和200-4)在四个方向上突出时，可通过利用四个通道输入/输出数据。
在根据当前实施例的半导体封装件2000c的结构中，示出了包括四个半导体芯片的结构，但是根据当前实施例的半导体封装件2000c的结构不限于此。也就是说，根据当前实施例的半导体封装件2000c的结构可包括五个或更多个半导体芯片。例如，根据当前实施例的半导体封装件2000c的结构可包括八个半导体芯片，并且八个半导体芯片可堆叠为使得两个半导体芯片的四个组在四个方向上突出。
即使在根据当前实施例的半导体封装件2000c中，应力缓冲层400也可设置在衬底100的两个边缘部分。应力缓冲层400可按照图2A的结构设置。然而，应力缓冲层400不限于图2A的结构，而是无疑可按照如图2B至图2E和图5B的各种结构设置。由于存在应力缓冲层400，因此在根据当前实施例的半导体封装件2000c中，可缓冲将被施加至衬底100的应力，并且可防止衬底100的弯曲和外部连接构件600的故障。
图14是根据本发明构思的另一实施例的半导体封装件1000i的剖视图。为了方便描述，将简要重复或省略以上描述。
参照图14，根据当前实施例的半导体封装件1000i可包括堆叠在衬底100上的两个(第一和第二)半导体芯片200a和300a。第一半导体芯片200a可通过倒装芯片接合堆叠在衬底100上。也就是说，第一半导体芯片200a可堆叠为使得其有源表面ACT面对衬底100并且可通过第一凸块220电连接至衬底100的第二衬底焊盘140-2。
第二半导体芯片300a可通过例如DAF的粘合剂构件370附着并固定至第一半导体芯片200a上。在第二半导体芯片300a中，无源表面NACT可面对第一半导体芯片200a，并且有源表面ACT可面向上。接合焊盘330可设置在第二半导体芯片300a的两个边缘部分，并且第二半导体芯片300a可通过接合焊盘330和导线350电连接至衬底的第一衬底焊盘140-1。
在根据当前实施例的半导体封装件1000i中，应力缓冲层400可设置在衬底100的两个边缘部分。应力缓冲层400可按照如图2A至图2E和图5B中的各种结构设置。由于存在应力缓冲层400，因此在根据当前实施例的半导体封装件1000i中，也可缓冲将被施加至衬底100的应力，并且可防止衬底100的弯曲和外部连接构件600的故障。如图14所示，密封构件500的一部分可形成在最下面的半导体芯片200a与封装衬底100之间。
图15是根据本发明构思的另一实施例的半导体封装件1000j的剖视图。为了方便描述，将简要重复或省略以上描述。
参照图15，根据当前实施例的半导体封装件1000j可包括衬底100、第一半导体芯片200b、第二半导体芯片300、应力缓冲层400、密封构件500和外部连接构件600。
第一半导体芯片200b可包括主体部分211、布线部分212、衬底通孔(TSV，诸如硅通孔)207、衬底连接构件150和上保护层214。可如上所述基于有源晶圆形成第一半导体芯片200b。主体部分211和布线部分212与参照图1描述的相同。
衬底连接构件150可包括第一下焊盘152和第一连接构件154。第一下焊盘152可形成在布线部分212和导电材料的下表面上，并且可通过布线部分212的多层布线电连接至TSV 207。根据环境，可穿过布线部分212形成TSV 207，并且在这种情况下，第一下焊盘152可直接连接至TSV 207。
第一下焊盘152可由Al、Cu等形成，并且通过脉冲电镀或DC电镀法形成。可由例如Cu、Al、Ag、Sn、Au、焊料等的导电材料形成第一连接构件154。然而，第一下焊盘152和第一连接构件154的材料不限于上述材料。
可按照多层或单层形成第一连接构件154。例如，当按照多层形成第一连接构件154时，第一连接构件154可包括Cu柱和焊料。当按照单层形成第一连接构件154时，第一连接构件154可由Sn-Ag焊料或Cu形成。
TSV 207可穿过主体部分211连接至第一下焊盘152。虽然在当前实施例中按照中间过孔结构形成TSV 207，但是TSV 207不限于此，并且无疑地可按照先过孔或后过孔结构形成。作为参考，TSV 207可被分为先过孔结构、中间过孔结构和后过孔结构。先过孔结构表示在形成集成电路层之前形成TSV 207的结构，中间过孔结构表示在形成集成电路层之后并且在形成布线部分212之前形成TSV 207的结构，后过孔结构表示在形成布线部分212之后形成TSV 207的结构。在当前实施例中，按照在形成布线部分212之前形成TSV 207的中间过孔结构来形成TSV 207，并且基于中间过孔结构，TSV 207可穿过主体部分211一直形成到布线部分212。
TSV 207可包括至少一种金属。例如，TSV 207可包括势垒金属层(未示出)和布线金属层(未示出)。势垒金属层可包括选自钨(W)、氮化钨(WN)、碳化钨(WC)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钌(Ru)、钴(Co)、锰(Mn)、镍(Ni)和硼化镍(NiB)中的至少一个材料，并且可按照单层或多层形成。布线金属层可包括Cu或W。例如，布线金属层可由Cu、铜锡合金(CuSn)、铜镁合金(CuMg)、铜镍合金(CuNi)、铜锌合金(CuZn)、铜钯合金(CuPd)、铜金合金(CuAu)、铜铼(CuRe)、铜钨合金(CuW)、W或W合金形成，但不限于此。例如，布线金属层可包括选自Al、Au、铍(Be)、铋(Bi)、Co、Cu、铪(Hf)、铟(In)、Mn、钼(Mo)、Ni、铅(Pb)、Pd、铂(Pt)、铑(Rh)、Re、钌(Ru)、Ta、碲(Te)、Ti、W、Zn和锆(Zr)中的一个或多个材料，并且可包括一个或多个堆叠结构。然而，TSV 207的材料不限于上述材料。可通过物理气相沉积(PVD)工艺或化学气相沉积(CVD)工艺形成势垒金属层和布线金属层，但不限于此。
间隔绝缘层(未示出)可介于TSV 207与主体部分211之间。间隔绝缘层可防止TSV 207与主体部分211内部的电路器件直接接触。可由氧化膜、氮化膜、碳化膜、聚合物或它们的组合形成间隔绝缘层。根据本发明构思的一个或多个实施例，CVD工艺可用于形成间隔绝缘层。可由基于通过亚大气CVD工艺形成的臭氧/四乙基正硅酸盐(O3/TEOS)的高深宽比工艺(HARP)氧化膜形成间隔绝缘层。可不在TSV 207的上表面上形成间隔绝缘层。
上保护层214用于保护第一半导体芯片200b。上保护层214可由氧化膜、氮化膜或双层的氧化膜和氮化膜形成。可通过利用高密度等离子体(HDP)CVD工艺由例如二氧化硅膜(SiO2)的氧化膜形成上保护层214。
上焊盘132可设置在上保护层214上。上焊盘132可电连接至穿过上保护层214的TSV 207。可按照形成TSV 207的工艺形成上焊盘132。可替换地，可按照上焊盘132通过重布线(未示出)连接至TSV 207而非直接形成在TSV 207上的结构形成上焊盘132。
第二半导体芯片300可包括主体部分311、布线部分312和芯片连接构件320。主体部分311和布线部分312与参照第一半导体芯片200b的主体部分211和布线部分212描述的相同。因此，省略对其的详细描述。与第一半导体芯片200b不同的是，在第二半导体芯片300的主体部分311中可不形成TSV。然而，不明确排除在第二半导体芯片300中包括TSV。
芯片连接构件320可包括第二下焊盘322和第二连接构件324。第二下焊盘322可形成在布线部分312和导电材料的下表面上，并且可通过布线部分312的多层布线电连接至主体部分311内部的集成电路层(未示出)。第二下焊盘322的材料和形成方法与以上参照第一半导体芯片200b的第一下焊盘152描述的相同。可在第二下焊盘322上形成第二连接构件324。第二连接构件324的材料和形成方法也与以上参照第一半导体芯片200b的第一连接构件154描述的相同。然而，与第一连接构件154相比，第二连接构件324可形成有更小的尺寸和更小的间隔。当然，第二连接构件324的尺寸和间隔可与第一连接构件154的基本相同。
通过将第二连接构件324结合至第一半导体芯片200b的上焊盘132，第二半导体芯片300内部的集成电路可通过第一半导体芯片200b的TSV 207电连接至衬底100的外部连接构件600。如上所述，由于第二连接构件324结合至第一半导体芯片200b的上焊盘132，因此可根据第一半导体芯片200b的TSV 207的布置位置确定第二连接构件324的布置位置。当然，当上焊盘132通过重布线设置在另一部分而非直接设置在TSV 207上时，第二连接构件324可设置在TSV207的位置以外的位置。
第一半导体芯片200b和第二半导体芯片300二者可为存储器器件或非存储器器件，或者第一半导体芯片200b和第二半导体芯片300中的任一个可为存储器器件，而另一个可为非存储器器件。例如，第一半导体芯片200b可为逻辑器件，而第二半导体芯片300可为存储器器件。另外，如图15所示，第一半导体芯片200b的尺寸可大于第二半导体芯片300的尺寸。第一半导体芯片200b安装在具有相对较大的尺寸的衬底100上的结构会导致尺寸差异。例如，对于大尺寸的第一半导体芯片200b，通过设置大尺寸和大间隔的衬底连接构件150，可容易地执行将第一半导体芯片200b安装在衬底100上的工艺。当然，不排除将第一半导体芯片200b形成为具有与第二半导体芯片300的尺寸基本相同的尺寸。
间隙填充部件(未示出)可与密封构件500分离地填充在第一半导体芯片200b和第二半导体芯片300之间。当然，在没有分离的间隙填充部件的情况下，密封构件500可填充在第一半导体芯片200b与第二半导体芯片300之间。可由具有熔融效果的非导电粘合剂或非导电胶带形成间隙填充部件。词语“具有熔融效果”可意指这样的现象，在普通树脂族熔剂中，通过涂布被焊接主体的金属表面形成的用于阻挡空气的涂布膜在焊接过程中由于该涂布膜的有效组分减少了金属表面上的氧化物金属，并且该涂布膜同时被熔融的焊料推出，因此，熔融的焊料接触金属表面，并且残留的涂布膜用作金属表面与电路器件之间的绝缘材料。
除此之外，衬底100、应力缓冲层400、密封构件500、外部连接构件600等与参照图1的半导体封装件1000描述的相同。因此，省略对其的详细描述。即使在根据当前实施例的半导体封装件1000j中，为了降低半导体封装件1000j的高度，密封构件500也可形成为暴露第二半导体芯片300的上表面。但是，可从图15中看出，在特定的实施例中，最下面的芯片(例如，200b)的底表面可高于应力缓冲层400的顶表面。
图16是根据本发明构思的另一实施例的半导体封装件3000a的剖视图。为了方便描述，将简要重复或省略以上描述。
参照图16，根据当前实施例的半导体封装件3000a可包括衬底100上的三个或更多个半导体芯片。例如，半导体封装件3000a可包括第一半导体芯片200-1、第二半导体芯片200-2、…、第(N-1)半导体芯片200-(N-1)以及第N半导体芯片200-N。这里，N可为3或更大的整数。
第一半导体芯片200-1、第二半导体芯片200-2、…、和第(N-1)半导体芯片200-(N-1)中的每一个可包括TSV。然而，作为最上面的半导体芯片的第N半导体芯片200-N可不包括TSV。
虽然图16示出了在第三半导体芯片200-3的上表面上仅存在上焊盘132(为了方便绘制，在图16中省略了一些半导体芯片)，而实际上，第三半导体芯片200-3的上焊盘132和第三半导体芯片200-3上面的半导体芯片的芯片连接构件可彼此连接。另外，相同的概念可应用于第(N-1)半导体芯片200-(N-1)的下表面部分。
即使在根据当前实施例的半导体封装件3000a中，为了降低半导体封装件3000a的高度，密封构件500也可形成为暴露最上面的半导体芯片(即，第n半导体芯片200-N)的上表面。除了半导体封装件3000a包括三个或更多个半导体芯片的事实以外，根据当前实施例的半导体封装件3000a可几乎与图15的半导体封装件1000j相同。因此，省略对其更详细的描述。
图17A和图17B是根据本发明构思的另一实施例的半导体封装件1000k的剖视图和顶视图。图17A可对应于沿着图17B的线Ⅱ-Ⅱ'切割的部分。为了方便描述，将简要重复或省略以上描述。
参照图17A和图17B，除衬底100a和密封构件500b以外，根据当前实施例的半导体封装件1000k可与图1的半导体封装件1000几乎相类似。在一个实施例中，可在衬底100a的中心部分形成窗W。例如，可按照长沟槽形式在衬底100a的中心部分将窗W形成为通孔，以便在通过密封构件500b密封半导体芯片200和300的模制工艺中使液态的密封构件500b的流平稳。窗W可为例如沟槽的形式。通常，由于EMC常用作密封构件500b，窗W可被称作EMC窗。
在模制工艺中，通过使液态的密封构件500b流动通过窗W并使密封构件500b硬化，可形成如图17A所示的密封构件突起部分520。可按照诸如铆钉头的结构形成密封构件突起部分520，从而用于将衬底100a与密封构件500b以及半导体芯片200和300牢固地装配。
图18A和图18B是存储器模块10000的顶视图和底视图，图18C是沿着图18A的线Ⅲ-Ⅲ'截取的剖视图。
参照图18A至图18C，存储器模块10000可形成包括模块衬底1500、半导体封装件1000和缓冲器芯片5000的电子器件。针对本公开的目的，电子器件可一般指半导体芯片、半导体封装件、半导体模块、存储卡、蜂窝电话、计算机或例如结合本公开包括的各个附图描述的其它设备或产品。如本文所用，半导体器件是指半导体芯片、半导体封装件或层叠封装器件。
模块衬底1500可与图1的半导体封装件1000中的衬底100相类似。然而，模块衬底1500可比衬底100更厚和具有更多数量的布线层。例如，可通过以下步骤实现模块衬底1500：在通过将酚醛树脂或环氧玻璃(或FR-4)树脂等压缩至预定厚度获得的板上形成Cu箔；以及将Cu箔图案化以形成电路布线。另外，可通过利用称作预浸料坯的绝缘体按照三层或更多层形成Cu箔，并且模块衬底1500可根据Cu箔层的数量包括三个或更多个布线层。
模块衬底1500可被分为具有形成在其仅一个表面上的布线的单层PCB和具有形成在其两个表面上的布线的双层PCB。在根据当前实施例的存储器模块10000中，模块衬底1500可为双层PCB。可通过诸如焊料球的连接构件将多个半导体封装件1000和缓冲器芯片5000安装在模块衬底1500的两个表面上，如图18A至图18C所示。例如，对于服务器导向的存储器模块，可将36个半导体封装件1000安装在一个模块衬底1500上。
半导体封装件1000可为图1的半导体封装件1000。然而，半导体封装件1000不限于此，并且当然，图1至图17B所示的各种半导体封装件可安装在模块衬底1500上。如图18C所示，可通过外部连接构件600将半导体封装件1000安装在模块衬底1500上。
如上所述，现有的半导体封装件的问题在于，因为由于衬底100与密封构件500之间的CTE差而施加至衬底100的应力，衬底100弯曲，因此，发生外部连接构件600的诸如接触不良、开裂、分离等的故障，从而使BLR中的TC可靠性变弱。然而，在根据当前实施例的半导体封装件1000中，应力缓冲层400设置在衬底100的边缘部分，并且由于存在应力缓冲层400，因此可防止衬底100的弯曲和外部连接构件600的故障。因此，半导体封装件1000可牢固地固定并保持在模块衬底1500上，从而有助于提高BLR中的TC可靠性。
通过将缓冲器芯片5000设置在DRAM与存储器控制器(未示出)之间，使缓冲器芯片5000用于中继转发数据传输。例如，缓冲器芯片5000可为高级存储器缓冲器(AMB)，并且AMB可连接至所有DRAM以存储从DRAM中的存储器控制器递送的数据，并从DRAM读取请求的数据并且将读取的数据发送至存储器控制器，并且可将存储器控制器的数据存储命令和数据请求命令中继转发至插入下一插槽的存储器模块的AMB。利用缓冲器芯片5000，可实现具有高传输带宽和高容量的存储器模块10000。根据环境，可从根据当前实施例的存储器模块10000中省略缓冲器芯片5000。
在图18A和图18B中，附图标记1520表示模块衬底1500的引线脚，并且当引线脚1520形成在模块衬底1500的仅一个表面上时，存储器模块10000是单列存储器模块(SIMM)，并且当引线脚1520形成在模块衬底1500的两个表面上时，存储器模块10000是双列存储器模块(DIMM)。模块衬底1500可插入笔记本计算机、智能电话、服务器计算机等中的主板的插口，并且可通过引线脚1520实现模块衬底1500与主板之间的电接触。
图19A至图19F是根据本发明构思的实施例的用于描述制造半导体封装件的方法的剖视图。
参照图19A，应力缓冲层400形成在衬底100上。
衬底100可包括主体层110、下保护层120和上保护层130。衬底焊盘140可设置在衬底100的上表面上，并且外部下焊盘620可设置在衬底100的下表面上。衬底100可为可在其上水平地堆叠有多个第一半导体芯片200的例如长矩形形式的条带衬底，如MUF PCB。
与半导体封装件的其它组件相比，应力缓冲层400可具有相对较低的模量。例如，在一个实施例中，应力缓冲层400可具有约0.1MPa至约500MPa的低模量和具有约100ppm至约1000ppm的高CTE。可通过例如通过印刷或沉积方法在衬底100上涂布液相材料，或者可通过将膜式薄层通过膜叠层附着至衬底100上等来形成应力缓冲层400。印刷方法可包括各种印刷方法，诸如利用印模印刷、激光印刷、丝网印刷、模板印刷、喷墨印刷、辊印刷等。
可按照理想形式将应力缓冲层400不同地形成在衬底100中。例如，可按照如图2A至图2E和图5B所示的各种形式将应力缓冲层400形成在衬底100上。
参照图19B，第一半导体芯片200安装在衬底100上。例如，可通过以下步骤将第一半导体芯片200安装在衬底100上：通过粘合剂构件270将将第一半导体芯片200附着并固定至衬底100以使得第一半导体芯片200的无源表面NACT面对衬底100；以及通过线250将第一半导体芯片200的接合焊盘(未示出)电连接至衬底100的衬底焊盘140。
作为参考，为了形成镜式堆叠结构，如图7A所示的焊盘、重布线和凸块可设置在第一半导体芯片200的有源表面ACT上。为了方便绘制，图19B仅示出了凸块焊盘225、重布线240和第一凸块220。
参照图19C，例如通过倒装芯片法将第二半导体芯片300安装在第一半导体芯片200上。例如，第二半导体芯片300可堆叠在第一半导体芯片200上，以使得第二半导体芯片300的第二凸块320物理结合并电结合至第一半导体芯片200的第一凸块220。为了形成镜式堆叠结构，如图7B所示的焊盘、重布线和凸块可设置在第二半导体芯片300的有源表面ACT上。为了方便绘制，图19C仅示出了第二凸块320。
参照图19D，通过密封构件500密封第一半导体芯片200和第二半导体芯片300。可通过MUF工艺或e-MUF工艺形成密封构件500。当通过e-MUF工艺形成密封构件500时，第二半导体芯片300的上表面(即，无源表面NACT)可从密封构件500暴露出来。如图19D所示，密封构件500还可密封应力缓冲层400。
参照图19E，通过将例如焊料球的连接构件630设置在衬底100的下表面上的外部下焊盘620上来完成外部连接构件600。外部连接构件600可为用于将半导体封装件安装在模块衬底上的连接端子。
参照图19F，在箭头方向S上，通过诸如锯切的单切工艺来分别处理每个包括堆叠结构的半导体封装件1000。如图19F所示，在每个半导体封装件1000中，应力缓冲层400的侧表面可从密封构件500的侧表面暴露出来。然而，通过不在待锯切的部分形成应力缓冲层400，应力缓冲层400的侧表面可不从密封构件500暴露出来，如图4所示。
图20是包括根据本发明构思的一个或多个实施例的半导体封装件的存储卡7000的框图。
参照图20，在存储卡7000中，控制器7100和存储器7200可布置为交换电信号。例如，当控制器7100发送指令时，存储器7200可发送数据。控制器7100和/或存储器7200可包括根据上述本发明构思的实施例中的任一个的半导体封装件。存储器7200可包括存储器阵列(未示出)或存储器阵列块(未示出)。
存储卡7000可用于诸如各种卡的存储器设备，所述卡例如记忆棒卡、智能媒体(SM)卡、安全数位(SD)卡、迷你SD卡和多媒体卡(MMC)。
图21是包括根据本发明构思的一个或多个实施例的半导体封装件的电子系统8000的框图。
参照图21，电子系统8000可包括控制器8100、输入/输出装置8200、存储器8300和接口8400。电子系统8000可为移动系统或用于发送或接收信息的系统。移动系统可为例如个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器或存储卡。
控制器8100可用于执行程序和控制电子系统8000。控制器8100可为例如微处理器、数字信号处理器、微控制器或类似的装置。输入/输出装置8200可用于将数据输入电子系统8000或从电子系统8000输出数据。
通过利用输入/输出装置8200，电子系统8000可通过连接至例如个人计算机(PC)或网络的外部装置来与该外部装置交换数据。输入/输出装置8200可为例如键区、键盘或显示器。存储器8300可存储用于控制器8100的操作的代码和/或数据，并且/或者存储由控制器8100处理的数据。控制器8100和存储器8300可包括根据本发明构思的实施例中的任一个的半导体封装件。接口8400可为电子系统8000与外部装置之间的数据传输路径。控制器8100、输入/输出装置8200、存储器8300和接口8400可经总线8500彼此通信。
例如，电子系统8000可用于移动电话、MP3播放器、导航仪、便携式多媒体播放器(PMP)、固态盘(SSD)和家用电器。
图22是可应用根据本发明构思的一个或多个实施例的半导体封装件的电子装置的透视图。
图22是图21的电子系统8000应用于移动电话9000的示例。可替换地，电子系统8000可应用于诸如便携式笔记本计算机、MP3播放器、导航仪、SSD、车辆和家用电器的电子装置。
虽然已经参照本发明构思的示例实施例具体示出和描述了本发明构思的各方面，但是应该理解，在不脱离权利要求的精神和范围的情况下，可作出形式和细节上的各种修改。

Claims (20)

1.一种半导体封装件，包括：
衬底；
第一半导体芯片，其设置在所述衬底的第一表面上，所述第一半导体芯片为设置在所述衬底的第一表面上的唯一半导体芯片或者为形成在所述衬底的第一表面上的最下面的半导体芯片；
多个外部连接端子，其设置在与所述衬底的第一表面相对的所述衬底的第二表面上；
应力缓冲层，其形成在所述衬底的第一表面上，以与所述多个外部连接端子中的至少一个竖直重叠，其中，所述应力缓冲层形成在所述衬底的边缘部分上并且不接触所述第一半导体芯片或不与所述第一半导体芯片竖直重叠；以及
密封构件，其覆盖所述第一芯片和所述应力缓冲层。
2.根据权利要求1所述的半导体封装件，其中，所述应力缓冲层的模量减小根据所述衬底与所述密封构件之间的热膨胀系数差的应力和/或应变。
3.根据权利要求1所述的半导体封装件，其中，所述应力缓冲层的模量低于所述衬底的模量。
4.根据权利要求1所述的半导体封装件，其中，所述应力缓冲层的模量低于所述衬底、所述第一半导体芯片和所述密封构件中的每一个的模量。
5.根据权利要求1所述的半导体封装件，其中，所述应力缓冲层形成在所述衬底的第一表面的设置有所述第一半导体芯片的部分以外的部分上。
6.根据权利要求1所述的半导体封装件，其中，所述应力缓冲层包括在所述衬底的相对端部上的至少两个缓冲结构，每个缓冲结构沿着所述衬底的边缘部分纵向延伸并且从所述衬底的边缘内部横向延伸至所述衬底的边缘。
7.根据权利要求1所述的半导体封装件，其中，所述应力缓冲层以基于所述第一半导体芯片对称的形式形成在所述衬底的第一表面上。
8.根据权利要求1所述的半导体封装件，其中，所述应力缓冲层在所述第一半导体芯片的两个面对侧或四侧形成在所述衬底的第一表面上。
9.根据权利要求1所述的半导体封装件，其中，所述应力缓冲层从所述密封构件的侧表面暴露出来。
10.根据权利要求1所述的半导体封装件，还包括堆叠在所述第一半导体芯片上的第二半导体芯片，其中：
所述第一半导体芯片设置在所述衬底上，所述第一半导体芯片的无源表面面对所述衬底的第一表面，并且所述第一半导体芯片通过多条导线电连接至所述衬底，并且
所述第二半导体芯片通过凸块堆叠在所述第一半导体芯片上，所述第二半导体芯片的有源表面面对所述第一半导体芯片的有源表面，并且所述第二半导体芯片通过所述凸块、所述第一半导体芯片的重布线和导线电连接至所述衬底。
11.根据权利要求1所述的半导体封装件，其中，所述第一半导体芯片是半导体芯片堆叠件的一部分，所述半导体芯片堆叠件至少包括堆叠在所述第一半导体芯片上的第二半导体芯片，并且
其中，所述半导体芯片堆叠件的最靠近所述衬底的半导体芯片通过多个凸块连接至所述衬底，并且所述半导体芯片堆叠件的其余半导体芯片通过多个衬底通孔电连接至所述衬底。
12.一种电子器件，包括：
封装衬底；
第一半导体芯片，其设置在所述封装衬底的第一表面上，所述第一半导体芯片为设置在所述封装衬底的第一表面上的唯一半导体芯片或者为形成在所述封装衬底的第一表面上的最下面的半导体芯片；
多个外部连接端子，其设置在与所述封装衬底的第一表面相对的所述封装衬底的第二表面上；
封盖层，其覆盖所述第一半导体芯片并且覆盖所述衬底的第一表面；
第一缓冲结构，其在所述衬底的第一边缘部分形成在所述衬底的第一表面与所述封盖层之间，所述第一缓冲结构与所述第一半导体芯片的第一侧间隔预定距离；以及
第二缓冲结构，其在所述衬底的第二边缘部分形成在所述衬底的第一表面与所述封盖构件之间，所述第二边缘部分与所述第一边缘部分相对，并且所述第二缓冲结构与所述第一半导体芯片的第二侧间隔预定距离，
其中，所述第一缓冲结构和所述第二缓冲结构中的每一个的模量小于所述封装衬底的模量并且小于所述封盖层的模量。
13.根据权利要求12所述的电子器件，其中，所述第一缓冲结构和所述第二缓冲结构中的每一个覆盖所述多个外部连接端子中对应的一组外部连接端子。
14.根据权利要求12所述的电子器件，其中，所述第一缓冲结构和所述第二缓冲结构是应力缓冲层的一部分，并且当所述封装衬底收缩或膨胀时所述应力缓冲层的模量减小来自所述封盖层的应力或应变影响。
15.根据权利要求12所述的电子器件，其中，所述第一缓冲结构和所述第二缓冲结构中的每一个的模量比所述封装衬底和所述封盖层中的每一个的模量小5％。
16.根据权利要求12所述的电子器件，还包括：
模块衬底，所述封装衬底安装在所述模块衬底上。
17.一种半导体器件，包括：
衬底；
衬底的底表面上的多个外部连接端子；
半导体芯片堆叠件，其设置在所述衬底的顶表面上，所述半导体芯片堆叠件包括最下面的半导体芯片以及一个或多个另外的半导体芯片；
封盖层，其设置在所述衬底的顶表面上；以及
边缘界面层，其在所述最下面的半导体芯片的外边界以外的位置形成在所述封盖层与所述衬底的顶表面之间的界面处，并且与所述最下面的半导体芯片间隔开，
其中，所述边缘界面层由这样的材料形成，即，当所述衬底收缩或膨胀时该材料减小来自所述封盖层的应力或应变对所述衬底的影响。
18.根据权利要求17所述的半导体封装件，其中，所述边缘界面层的模量低于所示衬底、所述半导体芯片和所述封盖层中的每一个的模量，并且
所述边缘界面层形成在所述衬底的顶表面上的边缘部分，并且至少覆盖所述多个外部连接端子的多个最外侧外部连接端子。
19.根据权利要求18所述的半导体封装件，其中，所述衬底是封装衬底，并且所述边缘界面层延伸至封所述装衬底的至少一个边缘，使得所述封装衬底的侧表面和所述边缘界面层的侧表面实质上共面。
20.根据权利要求17所述的半导体封装件，其中，所述边缘界面层形成在所述衬底的两个相对侧或所示衬底的四侧。
CN201510017227.1A 2014-01-15 2015-01-13 电子器件、半导体封装件及其制造方法 Pending CN104779219A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2014-0005205 2014-01-15
KR1020140005205A KR20150085384A (ko) 2014-01-15 2014-01-15 반도체 패키지 및 그 제조방법

Publications (1)

Publication Number Publication Date
CN104779219A true CN104779219A (zh) 2015-07-15

Family

ID=53521996

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510017227.1A Pending CN104779219A (zh) 2014-01-15 2015-01-13 电子器件、半导体封装件及其制造方法

Country Status (3)

Country Link
US (1) US20150200186A1 (zh)
KR (1) KR20150085384A (zh)
CN (1) CN104779219A (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107369696A (zh) * 2016-05-12 2017-11-21 恩智浦有限公司 传感器模块及制造方法
CN107492527A (zh) * 2016-06-13 2017-12-19 意法半导体公司 具有顺应性角的堆叠半导体封装体
CN108292633A (zh) * 2015-11-26 2018-07-17 罗伯特·博世有限公司 具有包封料的电设备
CN108735770A (zh) * 2017-04-18 2018-11-02 三星电子株式会社 半导体封装件
JP2019186352A (ja) * 2018-04-09 2019-10-24 大日本印刷株式会社 配線基板、配線基板を有する半導体装置、および半導体装置の作製方法
CN110718522A (zh) * 2018-07-12 2020-01-21 三星电子株式会社 半导体封装件
CN110931427A (zh) * 2018-09-20 2020-03-27 三星电子株式会社 用于制造半导体器件的方法
CN111584478A (zh) * 2020-05-22 2020-08-25 甬矽电子(宁波)股份有限公司 一种叠层芯片封装结构和叠层芯片封装方法
CN113224021A (zh) * 2020-02-04 2021-08-06 爱思开海力士有限公司 半导体封装件
CN114512464A (zh) * 2022-04-19 2022-05-17 甬矽半导体(宁波)有限公司 扇出型封装结构和扇出型封装结构的制备方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102164545B1 (ko) * 2014-09-11 2020-10-12 삼성전자 주식회사 반도체 패키지, 및 이를 포함하는 패키지 온 패키지 장치 및 모바일 장치
KR102372355B1 (ko) * 2015-08-26 2022-03-11 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
KR101819558B1 (ko) * 2015-09-04 2018-01-18 주식회사 네패스 반도체 패키지 및 그 제조방법
KR102576085B1 (ko) * 2016-10-10 2023-09-06 삼성전자주식회사 반도체 패키지
US10062634B2 (en) * 2016-12-21 2018-08-28 Micron Technology, Inc. Semiconductor die assembly having heat spreader that extends through underlying interposer and related technology
US11302592B2 (en) 2017-03-08 2022-04-12 Mediatek Inc. Semiconductor package having a stiffener ring
US9899305B1 (en) * 2017-04-28 2018-02-20 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure
KR102455427B1 (ko) 2017-12-20 2022-10-17 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
CN110633480B (zh) * 2018-06-22 2023-04-28 北京比特大陆科技有限公司 一种用于配置芯片连接方式的方法及系统
KR102547948B1 (ko) * 2018-08-30 2023-06-26 삼성전자주식회사 정전기 방지 구조물을 포함하는 솔리드 스테이트 드라이브 장치
CN112333912A (zh) * 2020-10-14 2021-02-05 Oppo广东移动通信有限公司 线路板组件、线路板结构及电子设备

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040069513A (ko) * 2003-01-29 2004-08-06 삼성전자주식회사 신뢰성 높은 볼 그리드 어레이 패키지와 그 제조 방법
US8021930B2 (en) * 2009-08-12 2011-09-20 Stats Chippac, Ltd. Semiconductor device and method of forming dam material around periphery of die to reduce warpage
KR101678539B1 (ko) * 2010-07-21 2016-11-23 삼성전자 주식회사 적층 패키지, 반도체 패키지 및 적층 패키지의 제조 방법
KR20120040536A (ko) * 2010-10-19 2012-04-27 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108292633B (zh) * 2015-11-26 2020-12-22 罗伯特·博世有限公司 具有包封料的电设备
CN108292633A (zh) * 2015-11-26 2018-07-17 罗伯特·博世有限公司 具有包封料的电设备
CN107369696A (zh) * 2016-05-12 2017-11-21 恩智浦有限公司 传感器模块及制造方法
CN107369696B (zh) * 2016-05-12 2023-09-01 恩智浦有限公司 传感器模块及制造方法
CN107492527A (zh) * 2016-06-13 2017-12-19 意法半导体公司 具有顺应性角的堆叠半导体封装体
CN108735770A (zh) * 2017-04-18 2018-11-02 三星电子株式会社 半导体封装件
CN108735770B (zh) * 2017-04-18 2024-02-23 三星电子株式会社 半导体封装件
JP2019186352A (ja) * 2018-04-09 2019-10-24 大日本印刷株式会社 配線基板、配線基板を有する半導体装置、および半導体装置の作製方法
JP7172105B2 (ja) 2018-04-09 2022-11-16 大日本印刷株式会社 配線基板、配線基板を有する半導体装置、および半導体装置の作製方法
CN110718522B (zh) * 2018-07-12 2023-09-12 三星电子株式会社 半导体封装件
CN110718522A (zh) * 2018-07-12 2020-01-21 三星电子株式会社 半导体封装件
CN110931427A (zh) * 2018-09-20 2020-03-27 三星电子株式会社 用于制造半导体器件的方法
CN113224021A (zh) * 2020-02-04 2021-08-06 爱思开海力士有限公司 半导体封装件
CN111584478A (zh) * 2020-05-22 2020-08-25 甬矽电子(宁波)股份有限公司 一种叠层芯片封装结构和叠层芯片封装方法
CN114512464A (zh) * 2022-04-19 2022-05-17 甬矽半导体(宁波)有限公司 扇出型封装结构和扇出型封装结构的制备方法
CN114512464B (zh) * 2022-04-19 2022-08-02 甬矽半导体(宁波)有限公司 扇出型封装结构和扇出型封装结构的制备方法

Also Published As

Publication number Publication date
KR20150085384A (ko) 2015-07-23
US20150200186A1 (en) 2015-07-16

Similar Documents

Publication Publication Date Title
CN104779219A (zh) 电子器件、半导体封装件及其制造方法
US11244904B2 (en) Semiconductor package including interposer
TWI606559B (zh) 半導體封裝及其製造方法
KR102324628B1 (ko) 솔리드 스테이트 드라이브 패키지 및 이를 포함하는 데이터 저장 시스템
CN105655310B (zh) 封装结构、电子设备及封装方法
US20150130078A1 (en) Semiconductor chip and semiconductor package having same
US9515057B2 (en) Semiconductor package and method of manufacturing the semiconductor package
US20150162265A1 (en) Semiconductor package and method of manufacturing the same
CN104347601A (zh) 半导体封装件及其制造方法
CN102646668A (zh) 具有基板穿孔的中间体的半导体封装及其制造方法
US11355485B2 (en) Semiconductor die and semiconductor package
US9748193B2 (en) Printed circuit board and semiconductor package using the same
JP2006196709A (ja) 半導体装置およびその製造方法
US20160035698A1 (en) Stack package
US11837581B2 (en) Semiconductor package
US11855048B2 (en) Semiconductor packages with pass-through clock traces and associated systems and methods
CN112466835B (zh) 半导体封装及其制造方法
US11430767B2 (en) Semiconductor package including stacked semiconductor chips
US9171819B2 (en) Semiconductor package
KR20160047841A (ko) 반도체 패키지
US20160225721A1 (en) Semiconductor package
CN113921480A (zh) 包括半导体芯片和虚设焊盘的半导体封装
TW202117997A (zh) 包括橋接晶粒的半導體封裝件
US20230411239A1 (en) Semiconductor device and method of manufacturing semiconductor device
CN115483201A (zh) 半导体封装

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20150715