CN104769718B - 共享扩散标准单元架构 - Google Patents

共享扩散标准单元架构 Download PDF

Info

Publication number
CN104769718B
CN104769718B CN201380057869.3A CN201380057869A CN104769718B CN 104769718 B CN104769718 B CN 104769718B CN 201380057869 A CN201380057869 A CN 201380057869A CN 104769718 B CN104769718 B CN 104769718B
Authority
CN
China
Prior art keywords
unit
gate electrode
dummy gate
illusory
illusory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201380057869.3A
Other languages
English (en)
Other versions
CN104769718A (zh
Inventor
P·卡马尔
E·特泽格鲁
F·万
P·B·帕特尔
G·纳拉帕蒂
A·达塔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN104769718A publication Critical patent/CN104769718A/zh
Application granted granted Critical
Publication of CN104769718B publication Critical patent/CN104769718B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11829—Isolation techniques
    • H01L2027/11831—FET isolation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体标准单元(200)包括N型扩散区域和P型扩散区域(202)，这二者皆跨该单元延伸并且还延伸到该单元外。该单元还包括在每个扩散区域之上的导电栅极(206)，以创建半导体器件。在该N型扩散区域和P型扩散区域之上还有虚设栅极对(208、218)，从而创建虚设器件对。这对虚设栅极布置在该单元的相对的边缘处。该单元进一步包括第一导线(214)，该第一导线被配置成将这些虚设器件耦合到供电或地以禁用这些虚设器件。

Description

共享扩散标准单元架构
技术领域
本公开一般涉及标准单元架构。更具体而言，本公开涉及共享扩散标准单元架构。
背景技术
在标准单元架构中，氧化物限定(OD)(例如，扩散)区域被包含在单元区域内。也即，扩散区域在单元内并且不延伸超出(或者甚至不接近)单元边缘。与扩散区域相关联的有效器件也位于单元边界内。通常，在扩散区域边缘处的器件显现出性能降级。例如，用20纳米工艺技术制造的器件可能会有30％的性能降级。该降级可能源自于在扩散边缘处减少的硅锗(SiGe)沉积。减少的硅锗导致器件沟道区上较小的应力。由此，常规的单元布局已避免把有效器件放置在扩散区域边缘处。
纯氧化物(PO)的虚设域(dummy fields)可以在单元边缘处。这些虚设域可以被称作虚设栅极。虚设栅极(PO)与扩散区域不相关联。因为虚设栅极与扩散区域不相关联，所以虚设栅极不是有效器件的部分。因此，不在单元边缘上提供有效器件。
图1示出常规的标准单元架构100。常规的单元100包括扩散区域102、(例如，金属)导线104、多晶硅栅极106、虚设栅极108和单元边界110。在常规的单元100中，虚设栅极108因其不与扩散区域102交迭故而不是有效器件。
概述
根据一方面，提出了一种半导体标准单元。该单元包括跨该单元延伸并且还延伸到该单元外的N型扩散区域，以及跨该单元延伸并且还延伸到该单元外的P型扩散区域。该单元还包括在每个扩散区域之上的多晶线，以创建半导体器件。该单元进一步包括虚设多晶线对，每一条虚设多晶线布置在该N型扩散区域和P型扩散区域之上以创建虚设器件对。该对虚设多晶线布置在该单元的相对的边缘处。该单元还具有导线，该导线被配置成将这些虚设器件中的一个虚设器件耦合到供电，从而禁用该虚设器件。
根据另一方面，提出了一种半导体单元制造方法。该方法包括制造跨该单元延伸并且还延伸到该单元外的N型扩散区域，以及制造跨该单元延伸并且还延伸到该单元外的P型扩散区域。该方法还包括制造在每个扩散区域之上的多晶线，以创建半导体器件。该方法进一步包括制造虚设多晶线对，每一条虚设多晶线布置在该N型扩散区域和P型扩散区域之上，以创建虚设器件对。该对虚设多晶线布置在该单元的相对的边缘处。该方法再进一步还包括制造导线，该导线被配置成将这些虚设器件中的一个虚设器件耦合到供电以禁用该虚设器件。
根据又一方面，提出了一种半导体标准单元。该单元包括跨该单元延伸并且还延伸到该单元外的P型扩散区域，以及跨该单元延伸并且还延伸到该单元外的N型扩散区域。该单元还包括在每个扩散区域之上的导电栅极，以创建半导体器件。该单元进一步包括虚设栅极对，每个虚设栅极布置在该N型扩散区域和P型扩散区域之上，以创建虚设栅极对。该对虚设栅极布置在该单元的相对的边缘处。该单元还具有导电装置，该导电装置用于将这些虚设栅极中的至少一个虚设栅极耦合到供电以禁用该至少一个虚设器件。
这已较宽泛地勾勒出本公开的特征和技术优势以力图使下面的详细描述可以被更好地理解。本公开的其他特征和优点将在下文描述。本领域技术人员应该领会，本公开可容易地被用作改动或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。
附图简要说明
本公开的特征、本质和优点将因以下结合附图阐述的具体描述而变得更加明显。
图1示出现有技术的标准单元架构。
图2和3示出根据本公开各方面的标准单元架构。
图4A-4B示出根据本公开各方面的标准单元放置。
图4C示出根据本公开各方面的不准许的标准单元放置。
图5示出根据本公开一方面的用于制造标准单元架构的方法的框图。
图6示出其中可有利地采用本公开的配置的示例性无线通信系统。
图7是示出根据本公开一方面的用于半导体组件的电路、布局以及逻辑设计的设计工作站的框图。
详细描述
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将明显的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。
期望提供改善了性能但没有额外电流泄漏的标准单元架构。提议了通过使扩散区域延伸超出单元边界来改善性能的标准单元库架构。有效器件在单元边缘下方延伸的扩散改善了器件的迁移率而不会成比例地增加泄漏。此外，作为改善的迁移率的结果，所提议的架构改善了单元切换。应当注意，一旦在单元边缘上的多晶硅栅极(也被称作多晶线)下方提供扩散区域，单元边缘上的多晶线就可以形成有效器件。根据本公开各方面，潜在有效器件被停用，从而创建虚设器件。
图2示出根据本公开一方面的标准单元架构。如图2所示，单元200包括扩散区域202、输出接头(tab)204、多晶线栅极206、经结扎(tie-off)的虚设栅极208、未结扎的虚设栅极218、单元边界210、多晶线切割掩模212、以及栅极结扎(导线)214。栅极结扎214与经结扎的虚设栅极208以及限定在多晶线栅极206与经结扎的虚设栅极208之间的那部分扩散区域202两者接触。经结扎的虚设栅极208和上(p型)扩散区域202的交叉形成第一虚设器件，而经结扎的虚设栅极208和下(n型)扩散区域202的交叉形成第二虚设器件。单元200可以被称作一指单元并且通常在单元200一侧上具有供电源。
如图2所示，扩散区域202延伸超出单元边界(边缘)210并且可潜在地与虚设栅极208和218形成有效器件。此外，虚设栅极208和218被界定在单元边界210上，从而使每个虚设栅极208和218延伸超出单元边界210。因为每个虚设栅极208和218延伸超出单元边界210，因此可以与邻接该单元200的另一单元共享每个虚设栅极208和218(在图4A中可以更好地看出，以下讨论)。
在单元200的一侧上提供电源(PWR)和接地源(GND)。由此，在该侧上的虚设栅极208可以用栅极结扎(导线)214来结扎(例如，截止/停用)。更具体而言，虚设栅极208用一条结扎线214耦合至电源(PWR)并且用另一条结扎线214耦合至接地(GND)。因为多晶线切割掩模212把该单元(包括虚设栅极208)分成PMOS区和NMOS区，因此虚设栅极208耦合至电源(PWR)和接地(GND)二者。例如，上扩散区域202可以是P型扩散区域而下扩散区域202可以是N型扩散区域。由此，通过把其中一条栅极结扎线214连结至接地(GND)并且把其中另一条栅极结扎线214连接至电源(PWR)来使经结扎的虚设栅极208的PMOS和NMOS部分(即，经切割的虚设多晶线)截止。应当注意，多晶线栅极206还耦合至信号线。如上所讨论的，在一指单元架构中(诸如单元200)，因为电源仅在该单元的一侧上可用，因此栅极结扎214被放置在该单元的一个边缘上。例如，如图2所示，栅极结扎214放置在单元200的左边缘上。仅有一个经结扎的虚设栅极的单元架构还可被称作不对称架构。
如果任何虚设栅极都是有效的，则标准单元可能不能正常地起作用。由此，单元的放置被限制，从而使所有虚设栅极被禁用，如图4A所示。也即，在一指单元(诸如图2的单元200)中，可以通过使单元200与另一单元400的经结扎的虚设栅极416邻接来使在右边缘上的未结扎的虚设栅极218截止。具体而言，毗邻单元400的经结扎的虚设栅极416邻接单元200的未结扎的虚设栅极218，并且因此未结扎的虚设栅极218由栅极结扎414截止。
因为两个不对称单元200和400彼此毗邻地放置，所以第一不对称单元200的未结扎的虚设栅极218和第二不对称单元400的经结扎的虚设栅极416形成组合的虚设栅极450。也即，未结扎的虚设栅极218的一部分(诸如，举例而言该未结扎的虚设栅极218的一半)以及经结扎的虚设栅极416的一部分(诸如，举例而言该经结扎的虚设栅极416的一半)形成组合的虚设栅极450。此外，第二不对称单元400的经结扎的虚设栅极416还把第一不对称单元200的未结扎的虚设栅极218结扎，从而组合的虚设栅极450被结扎。此外，如图4A所示，因为每个单元200和400的扩散区域202延伸超出每个单元200和400的单元边界210，因此每个单元200和400的扩散区域202彼此耦合。因为每个虚设栅极208、218、416、418和450都将被截止，因此图4A中所示的单元200和400的放置是可允许的。应当注意，不对称单元400的未结扎的虚设栅极418被指定由另一不对称单元或另一对称单元(未示出)的经结扎的虚设栅极来结扎。
图3示出根据本公开另一方面的标准单元架构。如图3所示，单元300包括扩散区域303、输出接头304、多晶线栅极306、右边缘虚设栅极318、左边缘虚设栅极308、单元边界310、多晶线切割掩模312、左边缘栅极结扎314、和右边缘栅极结扎316。单元300可以被称作两指单元架构。
根据一方面，如图3所示，右边缘虚设栅极318和左边缘虚设栅极308二者均可以被结扎。右边缘虚设栅极318可以经由右边缘栅极结扎316被结扎，而左边缘虚设栅极308可以经由左边缘栅极结扎314被结扎。应当注意，在两指单元架构中，可以在该单元的两侧上均提供电源，并且因此可以把两个虚设栅极均结扎。两指单元架构(诸如图3的单元300)可以被称作对称单元。
如上所讨论的，诸标准单元以使所有虚设栅极截止的方式来放置。图4B示出另一示例性单元放置。两个不对称单元406和408可放置在对称单元410的每侧上。不对称单元408可以相对于不对称单元406翻转，从而不对称单元408的未结扎的虚设栅极218与对称单元410的右边缘虚设栅极318邻接。也即，可以由对称单元410的右边缘虚设栅极318来使不对称单元408的未结扎的虚设栅极218截止。
此外，不对称单元406可以按照使不对称单元406的未结扎的虚设栅极218与对称单元410的左边缘虚设栅极308邻接的方式来放置。也即，可以由对称单元410的左边缘虚设栅极308来使不对称单元406的未结扎的虚设栅极218截止。因此，通过在对称单元410的每侧放置不对称单元406和408，可以使不对称单元406和408的未结扎的虚设栅极218截止。也即，因为所有的虚设栅极208、218、308和318都被结扎(例如，被禁用)，因此单元406、408和410的放置是可允许的。应当注意，不对称单元406和408的结构与图2中所示的不对称单元200的结构相似。此外，对称单元410的结构与图3中所示的对称单元300的结构相似。
图4C示出根据本公开各方面的不允许的单元放置。如图4C所示，两个不对称单元420和422彼此毗邻地放置。其中一个不对称单元422相对于不对称单元420翻转，并且因此不对称单元420和422的未结扎的虚设栅极218彼此邻接。也即，不对称单元420和422的经结扎的虚设栅极208不邻接未结扎的虚设栅极218。因为不对称单元420和422的未结扎的虚设栅极218两者彼此邻接，所以未结扎的虚设栅极218不能被结扎并且可以形成可能使该单元不正确地工作的有效器件。因此，因为单元420和422的放置没有使所有的虚设栅极结扎，因此图4C中所示的放置根据本公开各方面是不允许的。应当注意，不对称单元420和422的结构与图2中所示的不对称单元200的结构相似。
图5示出用于制造半导体标准单元500的方法的框图。如图5中所示，在框502中，制造跨该单元延伸并且还延伸到该单元外的N型扩散区域。在框504中，制造跨该单元延伸并且还延伸到该单元外的P型扩散区域。此外，在框506中，制造在每个扩散区域之上的多晶线，以创建半导体器件。另外，在框508中，制造虚设多晶线对。每一条虚设多晶线布置在N型扩散区域和P型扩散区域之上以创建虚设器件对，该对虚设多晶线布置在该单元的相对的边缘处。最后，在框510，制造导线。该导线被配置成将其中至少一个虚设器件耦合到供电以禁用该至少一个虚设器件。
图6示出其中可有利地采用本公开的实施例的示例性无线通信系统600。出于解说目的，图6示出了三个远程单元620、630和650以及两个基站640。将认识到，无线通信系统可具有多得多的远程单元和基站。远程单元620、630和650包括带有半导体标准单元625A、625B、625C的多核处理器。图6示出从基站640到远程单元620、630、和650的前向链路信号680，以及从远程单元620、630、和650到基站640的反向链路信号660。
在图6中，远程单元620被示为移动电话，远程单元630被示为便携式计算机，而远程单元650被示为无线本地环路系统中的位置固定的远程单元。例如，远程单元可以是蜂窝电话、手持式个人通信系统(PCS)单元、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、便携式数据单元(诸如个人数据助理)或者位置固定的数据单元(诸如仪表读数装备)。尽管图6示出了可采用带有根据本公开的教导的半导体标准单元625A、625B、625C的多核处理器的远程单元，但本公开不限于所示出的这些示例性单元。例如，可在任何设备中适当地采用带有根据本公开各方面的半导体标准单元的多核处理器。
图7是示出用于具有上面公开的半导体标准单元的半导体组件(诸如多核处理器)的电路、布局和逻辑设计的设计工作站的框图。设计工作站700包括硬盘701，该硬盘701包含操作系统软件、支持文件以及设计软件(诸如Cadence或OrCAD)。设计工作站700还包括促成对电路710或半导体组件712(诸如半导体标准单元)的设计的显示器702。存储介质704被提供以用于有形地存储电路设计710或半导体组件712。电路设计710或半导体组件712可以文件格式(诸如GDSII或GERBER)存储在存储介质704上。存储介质704可以是CD-ROM、DVD、硬盘、闪存、或其他合适的设备。此外，设计工作站700包括用于从存储介质704接受输入或将输出写到存储介质704的驱动装置703。
记录在存储介质704上的数据可指定逻辑电路配置、用于光刻掩模的图案数据、或者用于串写工具(诸如电子束光刻)的掩模图案数据。该数据可进一步包括与逻辑仿真相关联的逻辑验证数据(诸如时序图或网电路)。在存储介质704上提供数据通过减少用于设计半导体晶片的工艺数目促成了对电路设计710或半导体组件712的设计。
在一种配置中，电容器包括第一扩散装置。在一方面，第一扩散装置可以是被配置成执行由第一扩散装置所述的功能的N型扩散区域。电容器还被配置成包括第二扩散装置。在一方面，第二扩散装置可以是被配置成执行由第二扩散装置所述的功能的P型扩散区域。电容器进一步被配置成包括导电装置。在一方面，该导电装置可以是被配置成执行由第二扩散装置所述的功能的导线。在另一方面，前述装置可以是被配置成执行由前述装置所述的功能的任何模块或任何设备。
在另一配置中，前述装置可以是被配置成执行由前述装置所述的功能的任何模块或任何设备。尽管已阐述了特定装置，但是本领域技术人员应当领会，并非所有所公开的装置都是实践所公开的配置所必需的。此外，某些众所周知的装置未被描述，以便保持专注于本公开。
尽管已阐述了特定电路系统，但是本领域技术人员应当领会，并非所有所公开的电路系统都是实践所公开的实施例所必需的。此外，某些众所周知的电路未被描述，以便保持专注于本公开。
本文中所描述的方法体系取决于应用可藉由各种手段来实现。例如，这些方法体系可在硬件、固件、软件或其任何组合中实现。对于硬件实现，这些处理单元可以在一个或多个专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理器件(DSPD)、可编程逻辑器件(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器、电子器件、设计成执行本文中所描述功能的其他电子单元或其组合内实现。
对于固件和/或软件实现，这些方法体系可以用执行本文中所描述功能的模块(例如，规程、函数等等)来实现。有形地体现指令的任何机器或计算机可读介质可用于实现本文中所描述的方法体系。例如，软件代码可被存储在存储器中并由处理器执行。当由处理器执行时，执行中的软件代码生成实现本文所呈现的教导的不同方面的各种方法体系和功能性的操作环境。存储器可以实现在处理器内部或处理器外部。如本文所使用的，术语“存储器”是指任何类型的长期、短期、易失性、非易失性、或其他存储器，且并不限于任何特定类型的存储器或特定数目的存储器、或记忆存储在其上的介质类型。
存储有定义本文所述方法体系和功能性的软件代码的机器或计算机可读介质包括物理计算机存储介质。存储介质可以是能被计算机访问的任何可用介质。作为示例而非限制，这些计算机可读介质可包括RAM、ROM、EEPROM、CD-ROM或其它光盘存储、磁盘存储或其它磁存储设备、或可被用来存储指令或数据结构形式的期望程序代码且可被计算机访问的任何其它介质。如本文所用的盘(disk)和/或碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多用碟(DVD)、软盘和蓝光碟，其中盘(disk)常常磁性地再现数据而碟(disc)用激光来光学地再现数据。上述的组合也应被包括在计算机可读介质的范围内。
除了存储在计算机可读介质上，指令和/或数据还可作为包括在通信装置中的传输介质上的信号来提供。例如，通信装置可包括具有指示指令和数据的信号的收发机。指令和数据被配置成致使一个或多个处理器实现权利要求中所述的功能。
尽管已详细描述了本教导及其优点，但是应当理解，能在本文中作出各种改变、替代和变更而不会脱离如由所附权利要求所定义的本教导的技术。而且，本申请的范围并非旨在被限定于说明书中所描述的过程、机器、制造、物质组成、装置、方法和步骤的特定方面。因为本领域普通技术人员将容易地从本公开领会到，根据本教导，可以利用现存或今后开发的与本文所描述的相应方面执行基本相同的功能或达成基本相同的结果的过程、机器、制造、物质组成、装置、方法或步骤。相应地，所附权利要求旨在将这样的过程、机器、制造、物质组成、装置、方法或步骤包括在其范围内。

Claims (17)

1.一种半导体标准单元，包括：
跨所述单元延伸并且还延伸到所述单元外的N型扩散区域；
跨所述单元延伸并且还延伸到所述单元外的P型扩散区域；
在每个扩散区域之上的至少一个导电栅极，以创建半导体器件；
虚设栅极对，每个虚设栅极布置在所述N型扩散区域和所述P型扩散区域之上以至少创建虚设器件对，该对虚设栅极布置在所述单元的相对的边缘处；以及
至少一个第一导线，所述至少一个第一导线被配置成将所述虚设器件对中的至少一个虚设器件耦合到供电源以禁用所述至少一个虚设器件，
其中所述供电源在所述单元的一侧上，其中耦合到所述至少一个第一导线的所述至少一个虚设器件布置在所述单元的仅一个边缘上，并且在所述单元的所述边缘的相对边缘上的至少一个虚设器件不耦合至在所述单元的所述一侧上的所述供电源。
2.如权利要求1所述的单元，其特征在于，所述至少一个第一导线与所述至少一个虚设器件的虚设栅极以及限定在所述至少一个导电栅极与所述至少一个虚设器件的虚设栅极之间的扩散区域部分接触。
3.如权利要求1所述的单元，其特征在于，所述至少一个导电栅极包括在每个扩散区域之上的多个导电栅极；并且
所述单元进一步包括布置在所述多个导电栅极之间的输出接头。
4.如权利要求1所述的单元，其特征在于，每个虚设栅极包括经切割的虚设栅极对，每个经切割的虚设栅极或是与所述P型扩散区域相关联或是与所述N型扩散区域相关联。
5.如权利要求4所述的单元，其特征在于，每个经切割的虚设栅极形成P型虚设器件或N型虚设器件的一部分。
6.如权利要求1所述的单元，其特征在于，进一步包括至少一个第二导线，所述至少一个第二导线被配置将所述虚设器件对中的至少一个虚设器件耦合到接地，以禁用所述至少一个虚设器件。
7.一种半导体单元制造方法，包括：
制造跨所述单元延伸并且还延伸到所述单元外的N型扩散区域；
制造跨所述单元延伸并且还延伸到所述单元外的P型扩散区域；
制造在每个扩散区域之上的至少一个导电栅极，以创建半导体器件；
制造虚设栅极对，每个虚设栅极布置在所述N型扩散区域和所述P型扩散区域之上以至少创建虚设器件对，该对虚设栅极布置在所述单元的相对的边缘处；以及
制造至少一个第一导线，所述至少一个第一导线被配置成将所述虚设器件对中的至少一个虚设器件耦合到供电源以禁用所述至少一个虚设器件，
其中所述供电源在所述单元的一侧上，其中制造所述至少一个第一导线包括将所述至少一个虚设器件耦合到所述至少一个第一导线，从而使所述至少一个虚设器件布置在所述单元的仅一个边缘上，并且在所述单元的所述边缘的相对边缘上的至少一个虚设器件不耦合至在所述单元的所述一侧上的所述供电源。
8.如权利要求7所述的方法，其特征在于，所述至少一个第一导线与所述至少一个虚设器件的虚设栅极以及限定在所述至少一个导电栅极与所述至少一个虚设器件的虚设栅极之间的扩散区域部分接触。
9.如权利要求7所述的方法，其特征在于，所述至少一个导电栅极包括在每个扩散区域之上的多个导电栅极；并且
所述方法进一步包括制造布置在所述多个导电栅极之间的输出接头。
10.如权利要求7所述的方法，其特征在于，还包括切割所述虚设栅极以制造经切割的虚设栅极对，每个经切割的虚设栅极或是与所述P型扩散区域相关联或是与所述N型扩散区域相关联。
11.如权利要求10所述的方法，其特征在于，每个经切割的虚设栅极形成P型虚设器件或N型虚设器件的一部分。
12.如权利要求7所述的方法，其特征在于，进一步包括：制造至少一个第二导线；以及经由所述至少一个第二导线把所述虚设器件对中的至少一个虚设器件耦合到接地以禁用所述至少一个虚设器件。
13.一种半导体标准单元，包括：
跨所述单元延伸并且还延伸到所述单元外的N型扩散区域；
跨所述单元延伸并且还延伸到所述单元外的P型扩散区域；
在每个扩散区域之上的至少一个导电栅极，以创建半导体器件；
虚设栅极对，每个虚设栅极布置在所述N型扩散区域和所述P型扩散区域之上以至少创建虚设器件对，该对虚设器件布置在所述单元的相对的边缘处；以及
至少一个导电装置，所述至少一个导电装置用于将所述虚设器件对中的至少一个虚设器件耦合到供电源以禁用所述至少一个虚设器件，
其中所述供电源在所述单元的一侧上，其中耦合到所述至少一个第一导电装置的所述至少一个虚设器件布置在所述单元的仅一个边缘上，并且在所述单元的所述边缘的相对边缘上的至少一个虚设器件不耦合至在所述单元的所述一侧上的所述供电源。
14.如权利要求13所述的单元，其特征在于，所述至少一个第一导电装置与所述至少一个虚设器件的虚设栅极以及限定在所述至少一个导电栅极与所述至少一个虚设器件的虚设栅极之间的扩散区域部分接触。
15.如权利要求13所述的单元，其特征在于，所述至少一个导电栅极包括在每个扩散区域之上的多个导电栅极；并且
所述单元进一步包括用于输出信号的输出装置，所述输出装置布置在所述多个导电栅极之间。
16.如权利要求13所述的单元，其特征在于，每个虚设栅极包括经切割的虚设栅极对，每个经切割的虚设栅极或是与所述N型扩散区域相关联或是与所述P型扩散区域相关联。
17.如权利要求16所述的单元，其特征在于，每个经切割的虚设栅极形成N型虚设器件或P型虚设器件的一部分。
CN201380057869.3A 2012-11-07 2013-11-04 共享扩散标准单元架构 Active CN104769718B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/671,114 2012-11-07
US13/671,114 US8836040B2 (en) 2012-11-07 2012-11-07 Shared-diffusion standard cell architecture
PCT/US2013/068334 WO2014074459A1 (en) 2012-11-07 2013-11-04 Shared-diffusion standard cell architecture

Publications (2)

Publication Number Publication Date
CN104769718A CN104769718A (zh) 2015-07-08
CN104769718B true CN104769718B (zh) 2019-08-09

Family

ID=49640169

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380057869.3A Active CN104769718B (zh) 2012-11-07 2013-11-04 共享扩散标准单元架构

Country Status (7)

Country Link
US (1) US8836040B2 (zh)
EP (1) EP2917939B1 (zh)
JP (3) JP2015537383A (zh)
KR (1) KR101600960B1 (zh)
CN (1) CN104769718B (zh)
TW (1) TWI474469B (zh)
WO (1) WO2014074459A1 (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123565B2 (en) * 2012-12-31 2015-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Masks formed based on integrated circuit layout design having standard cell that includes extended active region
US9245887B2 (en) * 2013-07-31 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method and layout of an integrated circuit
US10361195B2 (en) * 2014-09-04 2019-07-23 Samsung Electronics Co., Ltd. Semiconductor device with an isolation gate and method of forming
US9306570B1 (en) * 2015-01-22 2016-04-05 Qualcomm Incorporated Continuous diffusion configurable standard cell architecture
US9607988B2 (en) * 2015-01-30 2017-03-28 Qualcomm Incorporated Off-center gate cut
US20160284836A1 (en) * 2015-03-25 2016-09-29 Qualcomm Incorporated System, apparatus, and method for n/p tuning in a fin-fet
US9583493B2 (en) 2015-04-08 2017-02-28 Samsung Electronics Co., Ltd. Integrated circuit and semiconductor device
US9853112B2 (en) * 2015-07-17 2017-12-26 Qualcomm Incorporated Device and method to connect gate regions separated using a gate cut
KR102342851B1 (ko) 2015-08-17 2021-12-23 삼성전자주식회사 반도체 칩, 테스트 시스템 및 반도체 칩의 테스트 방법
US10146900B2 (en) * 2015-09-17 2018-12-04 Qualcomm Incorporated Hybrid diffusion standard library cells, and related systems and methods
US9673101B2 (en) 2015-09-30 2017-06-06 International Business Machines Corporation Minimize middle-of-line contact line shorts
US10163879B2 (en) 2015-10-05 2018-12-25 Samsung Electronics Co., Ltd. Semiconductor device having jumper pattern
US9871039B2 (en) * 2015-12-28 2018-01-16 Arm Limited Resistance mitigation in physical design
US9634026B1 (en) * 2016-07-13 2017-04-25 Qualcomm Incorporated Standard cell architecture for reduced leakage current and improved decoupling capacitance
US10354947B2 (en) * 2017-02-06 2019-07-16 Samsung Electronics Co., Ltd. Integrated circuit including standard cell
US10181522B2 (en) 2017-02-21 2019-01-15 Globalfoundries Inc. Simplified gate to source/drain region connections
KR102596528B1 (ko) 2018-01-15 2023-11-01 삼성전자주식회사 반도체 장치
US10600866B2 (en) * 2018-02-01 2020-03-24 Qualcomm Incorporated Standard cell architecture for gate tie-off
US11030381B2 (en) * 2019-01-16 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage analysis on semiconductor device
CN113412537A (zh) * 2019-02-18 2021-09-17 株式会社索思未来 半导体集成电路装置
JP7268408B2 (ja) * 2019-03-06 2023-05-08 ユナイテッド・セミコンダクター・ジャパン株式会社 半導体装置及びその製造方法
JPWO2021065590A1 (zh) * 2019-10-02 2021-04-08

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4570176A (en) * 1984-04-16 1986-02-11 At&T Bell Laboratories CMOS Cell array with transistor isolation
CN1779986A (zh) * 1993-02-15 2006-05-31 株式会社半导体能源研究所 半导体器件

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04372168A (ja) * 1991-06-21 1992-12-25 Mitsubishi Electric Corp レイアウトパターンデータの作成方法
JPH09289251A (ja) * 1996-04-23 1997-11-04 Matsushita Electric Ind Co Ltd 半導体集積回路のレイアウト構造およびその検証方法
JPH11204767A (ja) * 1998-01-16 1999-07-30 Mitsubishi Electric Corp 半導体装置
JP2003188361A (ja) * 2001-12-20 2003-07-04 Mitsubishi Electric Corp ゲートアレイ構造の半導体集積回路
JP4161892B2 (ja) * 2003-12-04 2008-10-08 ソニー株式会社 半導体装置
JP2005197462A (ja) * 2004-01-07 2005-07-21 Toshiba Corp 半導体装置及びその製造方法
US7266787B2 (en) 2005-02-24 2007-09-04 Icera, Inc. Method for optimising transistor performance in integrated circuits
US7259393B2 (en) * 2005-07-26 2007-08-21 Taiwan Semiconductor Manufacturing Co. Device structures for reducing device mismatch due to shallow trench isolation induced oxides stresses
JP2007335512A (ja) * 2006-06-13 2007-12-27 Renesas Technology Corp 半導体装置及びその製造方法
JP2008118004A (ja) * 2006-11-07 2008-05-22 Nec Electronics Corp 半導体集積回路
WO2008114341A1 (ja) * 2007-03-16 2008-09-25 Fujitsu Microelectronics Limited 半導体装置およびその製造方法
JP4543061B2 (ja) * 2007-05-15 2010-09-15 株式会社東芝 半導体集積回路
KR100855558B1 (ko) * 2007-07-02 2008-09-01 삼성전자주식회사 반도체 집적 회로 장치 및 그 제조 방법
US7562326B2 (en) 2007-08-09 2009-07-14 United Microelectronics Corp. Method of generating a standard cell layout and transferring the standard cell layout to a substrate
JPWO2009078069A1 (ja) * 2007-12-14 2011-04-28 富士通株式会社 半導体装置
JP5590802B2 (ja) 2008-04-11 2014-09-17 ピーエスフォー ルクスコ エスエイアールエル 基本セルおよび半導体装置
JP5230251B2 (ja) * 2008-04-25 2013-07-10 パナソニック株式会社 標準セルのレイアウト構造、標準セルライブラリ、及び半導体集積回路のレイアウト構造
JP5319247B2 (ja) * 2008-11-14 2013-10-16 株式会社東芝 半導体装置の製造方法
US7919792B2 (en) * 2008-12-18 2011-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell architecture and methods with variable design rules
WO2010122754A1 (ja) * 2009-04-22 2010-10-28 パナソニック株式会社 半導体集積回路
KR20110002180A (ko) * 2009-07-01 2011-01-07 주식회사 하이닉스반도체 반도체 메모리 장치에서 로직 어레이를 포함하는 회로 블럭
US8324668B2 (en) * 2009-12-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy structure for isolating devices in integrated circuits
JP2011146478A (ja) * 2010-01-13 2011-07-28 Renesas Electronics Corp 半導体集積回路および半導体集積回路設計方法
US8735994B2 (en) * 2012-03-27 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical-free dummy gate
US9041115B2 (en) * 2012-05-03 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure for FinFETs
US8618607B1 (en) * 2012-07-02 2013-12-31 Globalfoundries Inc. Semiconductor devices formed on a continuous active region with an isolating conductive structure positioned between such semiconductor devices, and methods of making same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4570176A (en) * 1984-04-16 1986-02-11 At&T Bell Laboratories CMOS Cell array with transistor isolation
CN1779986A (zh) * 1993-02-15 2006-05-31 株式会社半导体能源研究所 半导体器件

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Diffusion sharing across cell boundaries in cell based design;KRISHNA B等;《IEEE 39TH MIDWEST SYMPOSIUM ON AMES》;19960818;全文 *

Also Published As

Publication number Publication date
WO2014074459A1 (en) 2014-05-15
JP2017022395A (ja) 2017-01-26
CN104769718A (zh) 2015-07-08
KR20150066607A (ko) 2015-06-16
US20140124868A1 (en) 2014-05-08
JP2015537383A (ja) 2015-12-24
EP2917939B1 (en) 2021-06-23
KR101600960B1 (ko) 2016-03-08
TW201426974A (zh) 2014-07-01
EP2917939A1 (en) 2015-09-16
JP2018125542A (ja) 2018-08-09
TWI474469B (zh) 2015-02-21
US8836040B2 (en) 2014-09-16

Similar Documents

Publication Publication Date Title
CN104769718B (zh) 共享扩散标准单元架构
KR101445033B1 (ko) ＦｉｎＦＥＴ를 포함하는 ＳＲＡＭ 셀
EP2625689B1 (en) Magnetic random access memory (mram) layout with uniform pattern
CN105321555B (zh) 存储芯片和制造存储芯片的布局设计
US9799824B2 (en) STT-MRAM design enhanced by switching current induced magnetic field
CN107210735A (zh) 公共n阱状态保持触发器
TW201205578A (en) A Schmitt Trigger Based FinFET Sub-threshold static random access memory (SRAM) Cells
EP2883151B1 (en) Tunable multi-tiered stt-mram cache for multi-core processors
CN105206577A (zh) 一种半导体器件及其制作方法和电子装置
US10910556B2 (en) Magnetic and spin logic devices based on Jahn-Teller materials
US9257407B2 (en) Heterogeneous channel material integration into wafer
KR20180022829A (ko) 매칭된 스핀 전달 층으로부터의 높은 스핀 주입 효율을 갖는 스핀 로직 디바이스
KR102029523B1 (ko) Otp 메모리에 기초한 mrom 메모리 제조 방법
WO2019190552A1 (en) Spin orbit logic with neel spin orbit coupling material
JP2010225738A (ja) 半導体集積回路
TWM290306U (en) Solder wire structure of semiconductor power transistor

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
EXSB Decision made by sipo to initiate substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant