CN104756240A - 半导体封装的制造方法、半导体芯片支撑载体及芯片安装装置 - Google Patents

半导体封装的制造方法、半导体芯片支撑载体及芯片安装装置 Download PDF

Info

Publication number
CN104756240A
CN104756240A CN201480002863.0A CN201480002863A CN104756240A CN 104756240 A CN104756240 A CN 104756240A CN 201480002863 A CN201480002863 A CN 201480002863A CN 104756240 A CN104756240 A CN 104756240A
Authority
CN
China
Prior art keywords
supporting member
adhesive sheet
semiconductor chip
chip
adhesive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480002863.0A
Other languages
English (en)
Other versions
CN104756240B (zh
Inventor
石川隆稔
木立哲宏
中村崇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of CN104756240A publication Critical patent/CN104756240A/zh
Application granted granted Critical
Publication of CN104756240B publication Critical patent/CN104756240B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67132—Apparatus for placing on an insulating substrate, e.g. tape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6838—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping with gripping and holding devices using a vacuum; Bernoulli devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Adhesive Tapes (AREA)

Abstract

在粘合片材(2)上形成内置有多个半导体芯片(21)的模制体(31)后，将粘合载体片材(1A)相对于支持基板(1B)向上方拉出。由于与支持基板(1B)的上表面(b1)接触的粘合载体片材(1A)的下表面是非粘合层，因此不对芯片(21)的功能面(21b)施加应力就能够使粘合载体片材(1A)与支持基板(1B)分离。此后，从粘合片材(2)剥离模制体(31)，在功能面(21b)形成外部连接用的再布线层(32)和凸部(33)。接着，对内置于模制体(31)的各芯片(21、21)之间进行切断，获得单片的半导体封装(35)。

Description

半导体封装的制造方法、半导体芯片支撑载体及芯片安装装置
技术领域
本发明涉及内置有半导体芯片的半导体封装的制造方法、在半导体封装的制造方法中使用的半导体芯片支撑载体以及在半导体封装的制造方法中使用的芯片安装装置。
背景技术
近年来，随着便携型信息终端和便携电话这样的电子设备的高性能化、薄型化，内置在这些电子设备中的半导体封装也被称呼为CSP(Chip Size Package：芯片尺寸封装)的被小型化的产品正在被使用。另外，作为制造CSP的工艺，近年来，eWLP(Embedded Wafer LevelPackaging：嵌入式晶圆级封装)被关注，并在一部分的CSP的制造中已经被采用(例如专利文献1、2)。
在通过上述的eWLP来制造半导体封装时，在制造过程中需要使用用于从下方支撑半导体芯片的基板(支撑基板)。因此，在专利文献1的制造方法中，在基板上粘贴在两面具有粘合层的粘合片材，在粘合片材的上表面安装多个半导体芯片。接着，将粘合片材上的多个半导体芯片一并进行树脂密封，完成内置有半导体芯片的树脂部。接着，对粘合片材加热使粘合层膨胀，从而使粘合层和基板的粘接力下降来将粘合片材和基板剥离。并且，使树脂部从粘合片材剥离，由此在露出的半导体芯片的面上形成布线层等，此后，对树脂部切割来形成单片。另外，在专利文献2的方法中，作为粘合片材和基板的分离方法，也提出了以铜构成基板并通过使用氯化铁水溶液等的蚀刻进行去除的方法。
现有技术文献
专利文献
专利文献1:日本国特开2011-134811号公报
专利文献2:日本国特开2012-109306号公报
发明内容
发明要解决的课题
与粘合片材接触的半导体芯片的面作为形成有外部连接用的部件的功能面，因此在基板与粘合片材剥离时为了防止该功能面的破损而需要给予细心的注意。因此，以往通过使基板变形并同时剥离粘合片材来抑制对半导体芯片的应力以防止功能面的破损。但是，在半导体芯片的安装时和树脂密封时等对基板要求一定以上的硬度，因此基板采用SUS等金属材料。因此，基板难以变形，利用上述的方法剥离基板与粘合片材是极为困难的。
关于这一点，在专利文献1所记载的方法中，通过加热粘合片材使粘合层与基板的粘接力下降，从而容易进行粘合片材与基板的剥离，但是，粘合片材与基板是通过一定的粘接力而粘接的状态并没有变化。另外，形成在粘合片材上的树脂部极薄，半导体芯片的功能面在基板与粘合片材的剥离时可能承受一定的应力。另外，在专利文献2所记载的方法中，存在蚀刻用的水溶液所包含的成分对半导体芯片带来不良影响的风险。根据以上的理由，从保护半导体芯片的观点来看，专利文献1、2所记载的基板与粘合片材的分离方法很难说是优异的方法。
因此，本发明的目的在于提供能够防止半导体芯片破损并且能够简单地进行支撑基板与粘合片材的分离的半导体封装的制造方法、在半导体封装的制造方法中使用的半导体芯片支撑载体以及在半导体封装的制造方法中使用的芯片安装装置。
用于解决课题的技术方案
本发明的半导体封装的制造方法，包括如下工序：第一支撑构件支撑工序，通过支撑基板支撑在框部件安装粘合片材而成的第一支撑构件，所述粘合片材在一个面具有粘合层且另一个面由非粘合层构成，所述支撑基板构成第二支撑构件，且以使所述一个面朝上的状态通过所述支撑基板支撑所述第一支撑构件；芯片安装工序，在所述粘合片材的一个面安装多个半导体芯片；树脂部形成工序，通过对所述多个半导体芯片进行树脂密封，而在所述粘合片材上形成内置有所述多个半导体芯片的树脂部；第一支撑构件卸下工序，从所述第二支撑构件卸下在所述粘合片材上形成有所述树脂部的所述第一支撑构件；片材剥离工序，从所述粘合片材剥离所述树脂部；外部连接用部件形成工序，在内置于所述树脂部的所述多个半导体芯片形成外部连接用的部件；以及半导体封装获得工序，将内置于所述树脂部的各半导体芯片间切断来获得单片的半导体封装。
本发明的半导体芯片支撑载体，是在所述半导体封装的制造方法中使用的半导体芯片支撑载体，包括：第一支撑构件，在框部件安装粘合片材而成，该粘合片材在一个面具有粘合层且另一个面由非粘合层构成；以及第二支撑构件，具备以使所述一个面朝上的状态支撑所述第一支撑构件的支撑基板。
本发明的芯片安装装置，是在所述半导体封装的制造方法中使用的芯片安装装置，包括：载置台，保持半导体芯片支撑载体，该半导体芯片支撑载体具有第一支撑构件和第二支撑构件，该第一支撑构件在框部件安装粘合片材而成，该粘合片材在一个面具有粘合层且另一个面由非粘合层构成，该第二支撑构件具备以使所述一个面朝上的状态支撑所述第一支撑构件的支撑基板；吸引构件，从下方吸引由所述载置台保持的所述第一支撑构件和所述第二支撑构件；以及安装头，用于在所述粘合片材的一个面安装半导体芯片。
发明的效果
根据本发明，通过构成第二支撑构件的支撑基板将在框部件安装在一个面具有粘合层且另一个面由非粘合层构成的粘合片材而成的第一支撑构件支撑为使一个面朝上的状态；在粘合片材的一个面安装多个半导体芯片；通过对多个半导体芯片进行树脂密封，而在粘合片材上形成内置有多个半导体芯片的树脂部；从第二支撑构件卸下在粘合片材上形成有树脂部的第一支撑构件；从粘合片材剥离树脂部；在内置于树脂部的多个半导体芯片形成外部连接用的部件；将内置于树脂部的各半导体芯片间切断而获得单片的半导体封装，因此能够防止半导体芯片的破损并且能够使在半导体封装的制造过程中使用的支撑基板和粘合片材简单地分离，从而能够容易地制造半导体封装。
附图说明
图1(a)是在本发明的一个实施方式的半导体封装的制造方法中使用的第一支撑构件的俯视图，(b)是在本发明的一个实施方式的半导体封装的制造方法中使用的第一支撑构件的剖视图，(c)是在本发明的一个实施方式的半导体封装的制造方法中使用的第一支撑构件的部分放大剖视图。
图2(a)是在本发明的一个实施方式的半导体封装的制造中使用的第二支撑构件的俯视图，(b)是在本发明的一个实施方式的半导体封装的制造中使用的第二支撑构件的剖视图。
图3(a)是在本发明的一个实施方式的半导体封装的制造中使用的半导体芯片支撑载体的俯视图，(b)是在本发明的一个实施方式的半导体封装的制造中使用的半导体芯片支撑载体的剖视图。
图4(a)、(b)、(c)是表示本发明的一个实施方式的半导体封装的制造工序的剖视图。
图5(a)、(b)是表示本发明的一个实施方式的半导体封装的制造工序的剖视图。
图6是表示本发明的一个实施方式的半导体封装的制造工序的部分剖视图。
图7(a)、(b)是表示本发明的一个实施方式的半导体封装的制造工序的剖视图。
图8(a)、(b)、(c)是表示本发明的一个实施方式的半导体封装的制造工序的剖视图。
图9(a)、(b)是表示本发明的一个实施方式的半导体封装的制造工序的剖视图。
图10(a)、(b)、(c)、(d)是表示本发明的一个实施方式的半导体封装的制造工序的剖视图。
具体实施方式
以下，参照附图对半导体封装的制造方法、在该方法中使用的半导体芯片支撑载体以及芯片安装装置进行说明。在本实施方式中制造的半导体封装通过eWLP来进行制造，成为具有对从半导体晶片切出的半导体芯片进行密封的模制体、外部连接用的再布线层和凸部的结构。在具有这样的结构的半导体封装的制造中，使用以下说明的半导体芯片支撑载体、芯片安装装置以及模塑装置。
接着，参照图1(a)～(c)、图2(a)、(b)以及图3(a)、(b)对半导体芯片支撑载体1进行说明。半导体芯片支撑载体1是用于在半导体封装的制造过程中支撑半导体芯片21(图5(b))的工具，由图1(a)～(c)所示的粘合载体片材1A以及图2(a)、(b)所示的支撑基板1B构成。图1(b)是图1(a)所示的粘合载体片材1A的A-A剖视图，图2(b)是图2(a)所示的支撑基板1B的B-B剖视图。
在图1(a)、(b)中，粘合载体片材1A是在粘合片材2的上表面安装环状的框部件3而构成的。在图1(c)中，粘合片材2是在作为由硅树脂等构成的非粘合层的透明的基材4的上表面同样地形成透明的粘合层5的2层结构。在粘合层5的上表面粘贴有用于防止粘合层5劣化的保护膜6，在制造半导体封装时从粘合片材2剥下。粘合片材2的形成有粘合层5的一个面作为用于保持半导体芯片21的芯片保持面。此外，基材4和粘合层5具有某种程度的透明度即可。
在图1(b)、(c)中，框部件3以其下表面3a沿着基材4的边缘部从四方围绕粘合层5和保护膜6的状态进行安装。该框部件3用作在从搬运粘合片材2开始的预定的作业时供操作者进行保持的保持部。另外，在俯视视角中，在框部件3的上表面的预定的位置形成有多个第一基准标记7(在本实施方式中每1边各1个共计4个)。在上述结构中，粘合载体片材1A成为在框部件3安装粘合片材2而成的第一支撑构件，该粘合片材2在一个面具有粘合层5，其另一个面由非粘合层(基材4)构成。
在图2(a)、(b)中，支撑基板1B是将SUS等金属性的材料呈矩形地进行成型而制成，具有平坦的上表面b1，该上表面b1能够从下方支撑处于一个面(形成有粘合层5的面)朝上的状态下的粘合载体片材1A的下表面a(图1(b))。该支撑基板1B的面积设计成比粘合载体片材1A的面积大。即，支撑基板1B作为将粘合载体片材1A支撑为一个面朝上的状态的第二支撑构件。支撑基板1B的上表面b1作为不粘贴粘合材料的非粘合面。
在支撑基板1B的上表面b1的边缘部的每一边竖立设置有多根(在本实施方式中为2根)定位销8。当将粘合载体片材1A载置于支撑基板1B时，如图3(a)、(b)所示，使框部件3的外周的侧面3b的一部分沿着各定位销8并且使粘合载体片材1A相对于支撑基板1B下降，使作为非粘合层的基材4着陆到支撑基板1B的上表面b1。因此，粘合载体片材1A以框部件3的外周的侧面3b的一部分抵接于定位销8的状态支撑在支撑基板1B上，由此，粘合载体片材1A在水平方向的移动被限制。这样一来，定位销8作为用于将粘合载体片材1A定位在支撑基板1B上的预定的位置的定位构件。此外，定位销8的根数和竖立设置位置是任意的。
在图3(a)、(b)中，在由支撑基板1B支撑粘合载体片材1A的状态下，在与位于框部件3下方的粘合片材2(基材4)接触的支撑基板1B的预定的位置形成有多个(在本实施方式中为8个)沿上下方向贯通的吸引路径9(也一并参照图2(a))。并且，在由支撑基板1B支撑粘合载体片材1A的状态下，在被框部件3围绕的支撑基板1B的上表面b1的预定的位置形成有多个(在本实施方式中为8个)第二基准标记(基准标记)10。形成粘合片材2的基材4和粘合层5是透明的，因此能够从上方隔着粘合片材2识别第二基准标记10。第一基准标记7和第二基准标记10用于后述的半导体芯片21的安装位置的计算。
半导体芯片支撑载体1由以上的结构构成，接着，参照图4(a)～图9(b)，对使用半导体芯片支撑载体1的半导体封装的制造方法进行说明。以下，将水平面的一个方向设为X方向，将在水平面上与X方向正交的方向设为Y方向。
首先，准备粘合载体片材1A和支撑基板1B(ST1:第一、第二支撑构件准备工序)。接着，如图4(a)所示，剥下粘贴于粘合片材2的保护膜6，使粘合层5露出。接着，如图4(b)所示，以使粘合层5朝上的状态将粘合载体片材1A载置在支撑基板1B的上表面b1上，由支撑基板1B支撑粘合载体片材1A(ST2:第一支撑构件支撑工序)。
接着，使用图4(c)所示的芯片安装装置11进行在粘合片材2上安装半导体芯片21的作业。首先，在芯片安装装置11所具备的载置台12的上表面保持由支撑基板1B支撑粘合载体片材1A而成的半导体芯片支撑载体1(ST3:第一载置台载置工序)。
在此，参照图4(c)说明载置台12对半导体芯片支撑载体1的保持状态的详细情况。在载置台12的上表面的两端部分别设置有作为定位部的抵接部件13，使支撑基板1B的侧面b2沿着抵接部件13的内侧面并且使半导体芯片支撑载体1下降而载置在载置台12上。载置台12内置有加热器(省略图示)，以预定的温度对载置台12所保持的粘合片材2进行加热。
在载置台12中，在与支撑基板1B的吸引路径9连通的位置形成有多个沿上下方向贯通的第一吸引路径14。第一吸引路径14也与第一吸引机构15连通，通过芯片安装装置11所具备的具有演算处理功能的控制部18控制第一吸引机构15，经由吸引路径9和第一吸引路径14从下方吸引由支撑基板1B支撑的粘合片材2。
进而，在载置台12中，在比第一吸引路径14靠内侧的位置形成有多个沿上下方向贯通的第二吸引路径16。在由载置台12保持半导体芯片支撑载体1的状态下，第二吸引路径16的上方的开口端与支撑基板1B的下表面b3的一部分接触。并且，第二吸引路径16与第二吸引机构17连通，控制部18控制第二吸引机构17，从而经由第二吸引路径16从下方吸引支撑基板1B。
在上述结构中，第一吸引路径14、第二吸引路径16、第一吸引机构15以及第二吸引机构17作为从下方吸引载置台12所保持的第一支撑构件(粘合载体片材1A)和第二支撑构件(支撑基板1B)的吸引构件。另外，吸引构件对第一支撑构件的吸引是经由形成于第二支撑构件的吸引路径9进行的。利用以上说明的吸引构件从下方吸引粘合载体片材1A和支撑基板1B，从而能够使这些各部件固定于载置台12。
在由载置台12保持半导体芯片支撑载体1之后，如图5(a)所示，通过作为摄像构件的摄像装置19拍摄第二基准标记10(ST4:基准标记拍摄工序)。摄像装置19能通过摄像装置移动机构(图示省略)而在XY方向上水平移动，由此能够拍摄全部的第二基准标记10。取得的摄像数据通过识别处理部20进行识别处理，并基于识别处理结果求出安装于粘合片材2的全部的半导体芯片21的安装位置。即，摄像装置19以及识别处理部20作为对形成于支撑基板1B的第二基准标记10进行识别的基准标记识别构件。
此外，在无法通过使用透明度低的粘合片材2来识别第二基准标记10的情况下，利用摄像装置19拍摄形成于框部件3的第一基准标记7，并基于取得的摄像数据求出半导体芯片21的安装位置。另外，即使在能够识别第二基准标记10的情况下，也可以识别第一基准标记7而求出安装位置，或者也可以识别第一基准标记7、第二基准标记10这双方而求出安装位置。
接着，基于图5(b)所示的芯片安装装置11所具备的安装头22进行半导体芯片21(以下，简称为“芯片”)安装。在该动作的说明之前，对安装头22的结构进行说明。安装头22具有将芯片21安装于粘合片材2的一个面的功能，并且安装头22通过头移动机构(省略图示)向XY方向移动。
在安装头22通过工具支架23而可升降地安装有保持工具24。在保持工具24的下表面设置有吸附孔，通过控制与该吸附孔连通的吸引机构，从而能够吸附并保持芯片21。工具支架23内置有加热器25，对保持工具24所保持的芯片21进行加热。安装头22等的各部分由控制部18进行控制。
如果在前工序中已计算出芯片21的安装位置，则控制部18使安装头22移动到芯片供给位置，并在该位置吸附并保持芯片21。此时，如图6所示，在使形成有外部连接用端子21a的一个面即功能面21b朝下的状态下，吸附与功能面21b相反的上表面。接着，控制部18使保持芯片21的安装头22移动到安装位置的上方。此时，芯片21由加热器25加热到预定的温度。
接着，如图7(a)所示，使对加热到预定的温度的状态的芯片21进行保持的保持工具24相对于粘合片材2下降(箭头A)。接着，将芯片21的下表面(功能面21b)相对于粘合层5按压一定时间。由此，热压接芯片21而将其安装于粘合片材2。此时，粘合片材2由具有一定的硬度的支撑基板1B从下方支撑，因此能够切实地按压芯片21。
接着，如图7(b)所示，在经过一定时间后，使安装头22上升，从而使芯片21从保持工具24分离，由此完成芯片安装动作。将以上说明的芯片安装动作重复与应该安装于粘合片材2的芯片21的数量对应的多次。即，在此，在粘合片材2的一个面安装多个芯片21(ST5:芯片安装工序)。此时，以由基准标记识别构件识别的第二基准标记10或第一基准标记7为基准来安装芯片21。在本实施方式中，在粘合片材2上呈矩阵状地安装有16个芯片21(图9(a))。此外，并不一定必须在工具支架23设置加热器25，也可以在不加热芯片21的情况下将其压接于粘合片材2。
如果全部的芯片21的安装结束，则接着进行如下树脂模塑作业：使用图8(b)、(c)所示的模塑装置26，利用树脂对多个芯片21进行密封。首先，从芯片安装装置11取出半导体芯片支撑载体1(参照图8(a))，并在模塑装置26所具备的载置台27的上表面进行保持(ST6:第二载置台保持工序)(参照图8(b))。在载置台27的上表面的两端部分别设置有作为定位部的抵接部件28，使支撑基板1B的侧面b2沿着抵接部件28的内侧面并且使半导体芯片支撑载体1下降而载置在载置台27上。由此，将半导体芯片支撑载体1定位在载置台27上的预定的位置。
接着，如图8(b)所示，使在下表面形成有凹部29a的模具29从被载置台27保持的半导体芯片支撑载体1的上方下降，将多个芯片21封入由凹部29a和粘合片材2形成的空间S。接着，如图8(c)所示，向形成于模具29并在凹部29a的上方与凹部29a连通的连通路径29b注入熔融的树脂30而使其填充于空间S。接着，在保持该状态地放置预定时间而使填充到空间S的树脂30硬化后，使模具29上升。由此，如图9(a)所示，在粘合片材2上形成利用树脂30对多个芯片21进行密封而成的树脂部即模制体31。即，在此，通过对多个芯片21进行树脂密封，从而在粘合片材2上形成内置有多个芯片21的树脂部(ST7:树脂部形成工序)。此外，图9(b)是沿图9(a)所示的C-C线的剖视图。
如果已形成模制体31，则从模塑装置26取出半导体芯片支撑载体1。接着，如图10(a)所示，操作者保持框部件3并将粘合载体片材1A相对于支撑基板1B向上方拉出，使两者分离(箭头B)。即，在此，从第二支撑构件(支撑基板1B)卸下在粘合片材2上形成有树脂部的第一支撑构件(粘合载体片材1A)(ST8:第一支撑构件卸下工序)。
在此，形成粘合载体片材1A的下表面a的基材4是非粘合层，因此在使基材4朝向下方的状态下由支撑基板1B支撑粘合载体片材1A时，两者未成为粘接的状态。因此，不对与粘合片材2的粘合层5接触的芯片21的功能面21b施加应力，就能够使粘合载体片材1A与支撑基板1B简单地分离。由此，能够解决以往由于将在两面具有粘合层的粘合片材粘贴在支撑体(相当于支撑基板1B)而产生的粘合片材与支撑基板1B分离困难这样的问题。
在将粘合载体片材1A与支撑基板1B分离后，如图10(b)所示，操作者保持框部件3并将模制体31从粘合片材2剥离(ST9:片材剥离工序)。在该剥离工序中，由于支撑基板1B在前工序中已被卸下，因此能够使粘合片材2容易地弯曲并且从模制体31简单地剥离。由此，模制体31与粘合载体片材1A分离，成为芯片21的功能面21b露出的状态。
接着，在芯片21的功能面21b以下述方式形成外部连接用的再布线层32和凸部33。首先，使模制体31翻转而使功能面21b朝向上方，并在功能面21b形成再布线层32。接着，在再布线层32上形成凸部33(参照图10(c))。即，在此，在内置于树脂部的多个芯片21形成外部连接用的部件(再布线层32、凸部33)(ST10:外部连接用部件形成工序)。由此，单片前半导体封装部件34完成。
接着，利用切割用的切割刀具(省略图示)沿着图10(c)所示的虚线将内置于模制体31的各芯片21、21之间切断。由此，能够获得图10(d)所示的单片的半导体封装35。即，在此，将内置于树脂部的各芯片21之间切断而获得单片的半导体封装35(ST11:半导体封装获得工序)。经过以上的工序，制造出半导体封装35。
如以上说明地，在以往的基于eWLP的半导体封装部件的制造中，在向粘合片材安装半导体芯片时需要使用支撑用的硬质的支撑体(支撑基板1B)。以往，在支撑体的上表面粘贴在两面具有粘合层的胶带，并在制造过程中在胶带上形成内置有基板芯片的树脂部(模制体31)。因此，支撑体和树脂部的剥离作业极为困难，剥离时经常发生半导体芯片的破损。
与此相对地，根据本发明，在粘合片材2上形成内置有半导体芯片21的树脂部(模制体31)，与支撑基板1B接触的面即粘合片材2的下表面是由作为非粘合层的基材4形成的。因此，仅向上方拉出粘合片材2就能使粘合片材2与支撑基板1B简单地分离，并且能够防止半导体芯片21的破损。
本发明不限于此前说明的实施方式。例如，第一基准标记7、第二基准标记10的数量也可以分别是1个，但为了高精度地计算半导体芯片21的安装位置，优选各基准标记分别至少形成2个。另外，定位构件能够应用除了定位销8以外的构件。例如，也可以是，在支撑基板1B的上表面b1形成具有与粘合载体片材1A相同或者其以上的一定面积的槽，并将粘合载体片材1A嵌入该槽而进行定位。
虽然参照详细且特定的实施方式对本发明进行了说明，但在不脱离本发明的精神与范围的情况下能够进行各种变更和修正对于本领域技术人员来说是不言自明的。
本申请是基于2013年3月26日提出的日本专利申请(日本特愿2013-063464)的申请，其内容在此作为参考而被援引。
产业上的应用可能性
根据本发明，能够防止半导体芯片的破损并且使在半导体封装的制造过程中使用的支撑基板和粘合片材简单地分离，在通过eWLP制造半导体封装的领域中发挥作用。
标号说明
1  半导体芯片支撑载体
1A  粘合载体片材(第一支撑构件)
1B  支撑基板(第二支撑构件)
2  粘合片材
3  框部件
4  基材(非粘合层)
5  粘合层
8  定位销(定位构件)
9  吸引路径
10  基准标记
11  芯片安装装置
12  载置台
14  第一吸引路径(吸引构件)
15  第一吸引机构(吸引构件)
16  第二吸引路径(吸引构件)
17  第二吸引机构(吸引构件)
19  摄像装置
20  识别处理部
21  半导体芯片
22  安装头
31  模制体(树脂部)
32  再布线层(外部连接用部件)
33  凸部(外部连接用部件)
35  半导体封装

Claims (7)

1.一种半导体封装的制造方法，其特征在于，包括如下工序：
第一支撑构件支撑工序，通过支撑基板支撑在框部件安装粘合片材而成的第一支撑构件，所述粘合片材在一个面具有粘合层且另一个面由非粘合层构成，所述支撑基板构成第二支撑构件，且以使所述一个面朝上的状态通过所述支撑基板支撑所述第一支撑构件；
芯片安装工序，在所述粘合片材的一个面安装多个半导体芯片；
树脂部形成工序，通过对所述多个半导体芯片进行树脂密封，而在所述粘合片材上形成内置有所述多个半导体芯片的树脂部；
第一支撑构件卸下工序，从所述第二支撑构件卸下在所述粘合片材上形成有所述树脂部的所述第一支撑构件；
片材剥离工序，从所述粘合片材剥离所述树脂部；
外部连接用部件形成工序，在内置于所述树脂部的所述多个半导体芯片形成外部连接用的部件；以及
半导体封装获得工序，将内置于所述树脂部的各半导体芯片间切断来获得单片的半导体封装。
2.一种半导体芯片支撑载体，在权利要求1所述的半导体封装的制造方法中使用，其特征在于，包括：
第一支撑构件，在框部件安装粘合片材而成，该粘合片材在一个面具有粘合层且另一个面由非粘合层构成；以及
第二支撑构件，具备以使所述一个面朝上的状态支撑所述第一支撑构件的支撑基板。
3.根据权利要求2所述的半导体芯片支撑载体，其特征在于，
在与所述第一支撑构件接触的所述支撑基板的预定的位置形成有沿上下方向贯通的吸引路径。
4.根据权利要求2或3所述的半导体芯片支撑载体，其特征在于，
在所述支撑基板设置有用于将所述第一支撑构件定位在所述支撑基板上的预定的位置的定位构件。
5.一种芯片安装装置，在权利要求1所述的半导体封装的制造方法中使用，其特征在于，包括：
载置台，保持半导体芯片支撑载体，该半导体芯片支撑载体具有第一支撑构件和第二支撑构件，该第一支撑构件在框部件安装粘合片材而成，该粘合片材在一个面具有粘合层且另一个面由非粘合层构成，该第二支撑构件具备以使所述一个面朝上的状态支撑所述第一支撑构件的支撑基板；
吸引构件，从下方吸引由所述载置台保持的所述第一支撑构件和所述第二支撑构件；以及
安装头，用于在所述粘合片材的一个面安装半导体芯片。
6.根据权利要求5所述的芯片安装装置，其特征在于，
所述吸引构件对所述第一支撑构件的吸引通过形成于所述第二支撑构件的吸引路径而进行。
7.根据权利要求5或6所述的芯片安装装置，其特征在于，
还具备对形成于所述第二支撑构件的基准标记进行识别的基准标记识别构件，以由所述基准标记识别构件识别到的所述基准标记为基准，将半导体芯片安装于所述粘合片材的一个面。
CN201480002863.0A 2013-03-26 2014-03-14 半导体封装的制造方法、半导体芯片支撑载体及芯片安装装置 Active CN104756240B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013063464A JP6043959B2 (ja) 2013-03-26 2013-03-26 半導体パッケージの製造方法、半導体チップ支持キャリア及びチップ搭載装置
JP2013-063464 2013-03-26
PCT/JP2014/001475 WO2014156035A1 (ja) 2013-03-26 2014-03-14 半導体パッケージの製造方法、半導体チップ支持キャリア及びチップ搭載装置

Publications (2)

Publication Number Publication Date
CN104756240A true CN104756240A (zh) 2015-07-01
CN104756240B CN104756240B (zh) 2018-06-22

Family

ID=51623053

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480002863.0A Active CN104756240B (zh) 2013-03-26 2014-03-14 半导体封装的制造方法、半导体芯片支撑载体及芯片安装装置

Country Status (4)

Country Link
US (1) US9530680B2 (zh)
JP (1) JP6043959B2 (zh)
CN (1) CN104756240B (zh)
WO (1) WO2014156035A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107009524A (zh) * 2015-09-29 2017-08-04 三星钻石工业股份有限公司 脆性基板的截断方法
CN111095489A (zh) * 2017-09-12 2020-05-01 日本碍子株式会社 芯片部件的制造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6536152B2 (ja) * 2015-04-24 2019-07-03 大日本印刷株式会社 樹脂封止部品の製造方法
JP6573481B2 (ja) * 2015-05-27 2019-09-11 株式会社Ｆｕｊｉ グリップリング、アダプタ及びダイ位置特定装置
JP2017139365A (ja) * 2016-02-04 2017-08-10 パナソニックＩｐマネジメント株式会社 半導体パッケージの製造方法
GB2551732B (en) * 2016-06-28 2020-05-27 Disco Corp Method of processing wafer
CN110524889A (zh) * 2019-08-08 2019-12-03 广州明森合兴科技有限公司 一种非接触智能卡制造设备的定位系统
CN110524890A (zh) * 2019-08-08 2019-12-03 广州明森合兴科技有限公司 一种用于非接触智能卡生产设备的定位平台
JP7281741B2 (ja) * 2019-08-23 2023-05-26 パナソニックＩｐマネジメント株式会社 素子チップのスムージング方法および素子チップの製造方法
JP7406675B2 (ja) 2021-12-27 2023-12-27 三井金属鉱業株式会社 シート固定装置、シート剥離装置及びシートの剥離方法
JP2023183851A (ja) * 2022-06-16 2023-12-28 日東電工株式会社 部材加工方法
CN116313936B (zh) * 2023-05-16 2023-08-15 青岛明毅通达科技有限公司 集成电路芯片封装设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1325136A (zh) * 2000-05-24 2001-12-05 三洋电机株式会社 板状体和半导体器件的制造方法
US20050176171A1 (en) * 2002-04-10 2005-08-11 Yoshinori Miyaki Semiconductor device and its manufacturing method
JP2006019363A (ja) * 2004-06-30 2006-01-19 Sanyo Electric Co Ltd 半導体装置およびその製造方法
TW201030859A (en) * 2008-11-21 2010-08-16 Ibm Semiconductor package and method for manufacturing the same
JP2012009476A (ja) * 2010-06-22 2012-01-12 Fujitsu Ltd 半導体装置とその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2101293C (en) * 1992-08-05 2004-06-29 David A. Nicholas Articulating endoscopic surgical apparatus
US5809987A (en) * 1996-11-26 1998-09-22 Micron Technology,Inc. Apparatus for reducing damage to wafer cutting blades during wafer dicing
US6130473A (en) * 1998-04-02 2000-10-10 National Semiconductor Corporation Lead frame chip scale package
JP4137471B2 (ja) * 2002-03-04 2008-08-20 東京エレクトロン株式会社 ダイシング方法、集積回路チップの検査方法及び基板保持装置
US6777265B2 (en) * 2002-04-29 2004-08-17 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US8084335B2 (en) * 2008-07-11 2011-12-27 Semiconductor Components Industries, Llc Method of thinning a semiconductor wafer using a film frame
JP2010165940A (ja) * 2009-01-16 2010-07-29 Shinko Electric Ind Co Ltd 半導体素子の樹脂封止方法
JP5144634B2 (ja) 2009-12-22 2013-02-13 日東電工株式会社 基板レス半導体パッケージ製造用耐熱性粘着シート、及びその粘着シートを用いる基板レス半導体パッケージ製造方法
JP5647492B2 (ja) 2010-11-15 2014-12-24 新光電気工業株式会社 半導体パッケージの製造方法
JP5926632B2 (ja) * 2012-06-28 2016-05-25 株式会社ディスコ 半導体チップの樹脂封止方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1325136A (zh) * 2000-05-24 2001-12-05 三洋电机株式会社 板状体和半导体器件的制造方法
US20050176171A1 (en) * 2002-04-10 2005-08-11 Yoshinori Miyaki Semiconductor device and its manufacturing method
JP2006019363A (ja) * 2004-06-30 2006-01-19 Sanyo Electric Co Ltd 半導体装置およびその製造方法
TW201030859A (en) * 2008-11-21 2010-08-16 Ibm Semiconductor package and method for manufacturing the same
JP2012009476A (ja) * 2010-06-22 2012-01-12 Fujitsu Ltd 半導体装置とその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107009524A (zh) * 2015-09-29 2017-08-04 三星钻石工业股份有限公司 脆性基板的截断方法
CN107009524B (zh) * 2015-09-29 2019-03-29 三星钻石工业股份有限公司 脆性基板的截断方法
CN111095489A (zh) * 2017-09-12 2020-05-01 日本碍子株式会社 芯片部件的制造方法
CN111095489B (zh) * 2017-09-12 2023-11-28 日本碍子株式会社 芯片部件的制造方法

Also Published As

Publication number Publication date
US20160005634A1 (en) 2016-01-07
JP2014192184A (ja) 2014-10-06
JP6043959B2 (ja) 2016-12-14
WO2014156035A1 (ja) 2014-10-02
CN104756240B (zh) 2018-06-22
US9530680B2 (en) 2016-12-27

Similar Documents

Publication Publication Date Title
CN104756240A (zh) 半导体封装的制造方法、半导体芯片支撑载体及芯片安装装置
US10950503B2 (en) Method of separating electronic devices having a back layer and apparatus
US20090221114A1 (en) Packaging an integrated circuit die using compression molding
JPH11512875A (ja) リード変形を有する接続多重超小形電子素子
JP2011040744A (ja) 半導体チップ付着装置、及び半導体チップ付着方法
JP2006190975A (ja) ウェハレベルパッケージの封止材充填構造、及びその方法
CN109524313B (zh) 半导体制造装置、半导体器件的制造方法及筒夹
EP3229266A1 (en) Resin molding device and resin molding method
CN104124216A (zh) 一种基板片式载体csp封装件及其制造方法
WO2006125206A2 (en) Method and apparatus for rfid device assembly
TWI682512B (zh) 熱壓結合器及其操作方法，以及用於細間距覆晶組裝的互連方法
US10568245B2 (en) Electronic-component mounting apparatus
CN111276440A (zh) 微型器件转移头及其制造方法、微型器件的转移方法
US9780514B2 (en) Component mounting method
JPH11163006A (ja) ペレットボンディング方法
CN111128789B (zh) 微元件的转移装置及其转移方法
CN112967956A (zh) 一种芯片包装结构、芯片转移方法及显示装置
TW200824522A (en) Printed circuit board, printed circuit board assembly, electronic device, manufacturing method of printed circuit board, and warpage correcting method of printed circuit board
CN214378483U (zh) 元件剥离装置
JP2006005276A (ja) 導電性ボールの配列用マスクおよびそれを用いた配列装置
JP7122606B2 (ja) 熱圧着装置及び熱圧着方法
JP7122607B2 (ja) 熱圧着装置及び熱圧着方法
US7666714B2 (en) Assembly of thin die coreless package
JPH1187423A (ja) 半導体チップの実装方法
JP3881447B2 (ja) Ｔａｂテープ貼付け装置およびｔａｂテープ貼付け方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant