CN104750922A - Soi四端口网络及其模型拓扑结构 - Google Patents

Abstract

本发明提供一种SOI四端口网络及其模型拓扑结构，包括：第一端口、第二端口、第三端口以及第四端口，所述SOI器件进行射频建模时，栅极与所述第一端口连接，漏极与所述第二端口连接，源极与所述第三端口连接，体极与所述第四端口连接。通过SOI四端口网络，可以采用共源、共栅以及共漏电路中任意一种结构进行建模，各个端口根据需要进行电压设置。传统的两端口网络体电极只能接地，本发明的四端口网络体电极可以通过设置，获得不同体电压下的射频特性及噪声特性，使建模过程更加灵活。

Description

SOI四端口网络及其模型拓扑结构

技术领域

本发明涉及射频器件的建模领域，特别是涉及一种SOI四端口网络及其模型拓扑结构。

背景技术

随着集成电路技术的发展和越来越广泛的应用，集成电路设计时必须考虑其高可靠性、高性能、低成本的要求，人们对IC CAD软件统计容差分析、优化设计、成品率、成本分析及可靠性预测的功能和精度要求也越来越高。而在IC CAD软件中，MOSFET的器件模型是将IC设计和IC产品功能与性能联系起来的关键纽带。伴随着集成器件尺寸越来越小，集成规模越来越大，集成电路工序越来越复杂，对器件模型的精度要求也越来越高。当今一个精确的MOSFET模型无疑已成为IC CAD设计者首要解决的问题，一直也是国际上研究的重点和热点。目前业界主流的MOSFET器件模型为BSIM模型，所对应的SOI MOSFET器件模型BSIMSOI模型。

通常，SOI器件射频建模采用两端口网络进行S参数测试，SOI两端口网络采用放大器中常用的共源结构，如图1所示。而对于采用共栅或者共漏结构的电路，该建模方法并不能反映工作状态下的特性。如图2所示为两端口共栅测试结构，在共栅极测试结构中，栅极和体极共同接在零电势上，此时器件工作在截止区，不能反映器件在工作区域时的电学特性。同理，如图3所示为两端口共漏测试结构，漏极和体极共同接在零电势上，此时器件工作在截止区，也不能反映器件在工作区域时的电学特性。

因此，本发明提出一种SOI四端口网络及其模型拓扑结构，利用四端口网络可以进行SOIMOSFET S参数的测试，根据需要组成共源、共栅、共漏网络，具有更好的灵活性。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种SOI四端口网络及其模型拓扑结构，用于解决现有技术中两端口网络采用共栅、共漏结构电路会出现工作在截止区，不能反映器件工作时的电学特性的问题。

为实现上述目的及其他相关目的，本发明提供一种SOI四端口网络，所述SOI四端口网络至少包括：

第一端口、第二端口、第三端口以及第四端口，所述SOI器件进行射频建模时，栅极与所述第一端口连接，漏极与所述第二端口连接，源极与所述第三端口连接，体极与所述第四端口连接。

作为本发明SOI四端口网络的一种优化的方案，栅极与所述第一端口的焊垫连接，漏极与所述第二端口的焊垫连接，源极与所述第三端口的焊垫连接，体极与所述第四端口的焊垫连接。

作为本发明SOI四端口网络的一种优化的方案，所述四端口网络与测试器件之间包括外部寄生模型。

作为本发明SOI四端口网络的一种优化的方案，所述外部寄生模型包括四个端口分别到测试器件的串联电阻、四个端口分别对地的导纳以及两两端口互相之间的导纳。

作为本发明SOI四端口网络的一种优化的方案，通过短路结构进行所述串联电阻的去嵌入，通过开路结构进行导纳的去嵌入。

本发明还提供一种SOI四端口网络的模型拓扑结构，所述模型拓扑结构至少包括：

体极的本征电阻、栅极的本征电阻、源极的本征电阻、漏极的本征电阻；

栅极与漏极之间的寄生电容，栅极与源极之间的寄生电容，体极与源极之间的寄生电容，体极与漏极之间的寄生电容；

栅极通过体接触有源区与源极之间的寄生电容，栅极通过体接触有源区与漏极之间的寄生电容，体极通过体接触有源区与漏极之间的寄生电容，体极通过体接触有源区与源极之间的寄生电容。

作为本发明SOI四端口网络的模型拓扑结构的一种优化的方案，所述SOI器件模型为BSIMSOI、PSPSOI或HiSIMSOI。

如上所述，本发明的SOI四端口网络及其模型拓扑结构，包括：第一端口、第二端口、第三端口以及第四端口，所述SOI器件进行射频建模时，栅极与所述第一端口连接，漏极与所述第二端口连接，源极与所述第三端口连接，体极与所述第四端口连接。通过SOI四端口网络，可以采用共源、共栅以及共漏电路中任意一种结构进行建模，各个端口根据需要进行电压设置。传统的两端口网络体电极只能接地，本发明的四端口网络体电极可以通过设置，获得不同体电压下的射频特性及噪声特性。

附图说明

图1为现有技术的两端口共源测试结构示意图。

图2为现有技术的两端口共栅测试结构示意图。

图3为现有技术的两端口共漏测试结构示意图。

图4为本发明四端口网络结构示意图。

图5为本发明四端口网络外部寄生模型。

图6为本发明SOI晶体管四端口网络拓扑结构示意图。

元件标号说明

101                    第一端口

102                    第二端口

103                    第三端口

104                    第四端口

201、202、203、204     焊垫

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅附图。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

本发明提供一种SOI四端口网络，如图1所示，SOI四端口网络至少包括：第一端口101、第二端口102、第三端口103以及第四端口104，所述SOI器件进行射频建模时，需要将SOI晶体管器件的栅极G、漏极D、源极S以及体极B分别与第一端口101、第二端口102、第三端口103、第四端口104相连，具体为：栅极G与所述第一端口101连接，漏极D与所述第二端口102连接，源极S与所述第三端口103连接，体极B与所述第四端口104连接。

更为具体地，所述栅极G与所述第一端口101的焊垫201连接，漏极D与所述第二端口102的焊垫202连接，源极S与所述第三端口103的焊垫203连接，体极B与所述第四端口104的焊垫204连接，并分别通过差分探针与外界信号相连。

为了组成共源结构，则将第三端口和第四端口的电压设置为零，即接地，这种接法可以实现现有技术中的两端口共源结构测试，当第三端口和第四端口根据需要接相应电压时，便可以实现四端口的网络测试。

若将第一端口和第四端口的电压设置为零，即接地，便可以组成共栅极测试结构，当第一端口和第四端口根据需要接相应电压时，便可以实现四端口的网络测试。

若将第二端口和第四端口的电压设置为零，即接地，便可以组成共漏测试结构，当第二端口和第四端口根据需要接相应电压时，便可以实现四端口的网络测试。

由上可知，与传统两端口网络的体电极只能接地不同，本发明提供的四端口网络中，体电极电压可以进行设置，从而获得不同体电压下的射频特性及噪声特性。

由于四端口网络需要与测试器件DUT(Device Under Test)电连，在四端口网络与测试器件之间包括外部寄生模型。所述外部寄生模型如图4所示，所述外部寄生模型包括四个端口分别到测试器件的串联电阻、四个端口分别对地的导纳以及两两端口互相之间的导纳。其中，具体地，Z1表示第一端口到测试器件的串联电阻、Z2表示第二端口到测试器件的串联电阻、Z3表示第三端口到测试器件的串联电阻、Z4表示第四端口到测试器件的串联电阻。Y12、Y32、Y42分别表示第一端口、第三端口、第四端口与第二端口之间的的导纳，当然，四端口中两两端口之间均相互有导纳，图4中没有表示没有全部表示出来，例如，第一端口与第三端口之间导纳、第一端口和第四端口之间的导纳以及第二端口和第四端口之间的导。Y1、Y2、Y3、Y4分别表示第一端口、第二端口、第三端口和第四端口分别对地的导纳。

为了实现射频测试，必须对上述外部寄生模型进行去嵌入。对于电阻部分，即串联电阻Z1、Z2、Z3、Z4，可以采用短路(short)结构进行去嵌入，对于导纳部分，可以利用开路(open)结构进行去嵌入。去嵌入的算法如下：

Ytotal-Yopen→Zdut’

Yshort-Yopen→Zseries

Zdut’-Zseries→Sdut

其中，Ytotal为未去嵌结构的导纳参数，Yopen为开路结构的导纳参数，Yshort为短路结构的导纳参数，Z表示阻抗参数，Sdut为去嵌后的S参数。其中，去嵌所采用的短路结构和开路结构均为常规的去嵌结构，在此不再一一赘述。

本发明还提供一种SOI四端口网络的模型拓扑结构，如图6所示，所述模型拓扑结构至少包括：

体极的本征电阻Rbe、栅极的本征电阻Rge、源极的本征电阻Rse、漏极的本征电阻Rde；

栅极与漏极之间的寄生电容Cgde，栅极与源极之间的寄生电容Cgse，体极与源极之间的寄生电容Cbse，体极与漏极之间的寄生电容Cbde，源极和漏极之间的寄生电容Cdse；

栅极通过体接触有源区与源极之间的寄生电容Cgsa，栅极通过体接触有源区与漏极之间的寄生电容Cgda，体极通过体接触有源区与漏极之间的寄生电容Cbda，体极通过体接触有源区与源极之间的寄生电容Cbsa。

在SOI器件的版图结构中，栅极、源极、漏极及体极均需要通过体接触孔与金属连接线以及焊垫连接，其之间具有寄生电阻和寄生电容，在建模时不可忽视。

本实施例中，所述SOI器件模型采用BSIMSOI模型，当然，在其他实施例中，也可以是其他合适的器件模型，例如，PSPSOI或HiSIMSOI等模型，在此不作限制。

综上所述，本发明提供一种SOI四端口网络及其模型拓扑结构，包括：第一端口、第二端口、第三端口以及第四端口，所述SOI器件进行射频建模时，栅极与所述第一端口连接，漏极与所述第二端口连接，源极与所述第三端口连接，体极与所述第四端口连接。通过SOI四端口网络，可以采用共源、共栅以及共漏电路中任意一种结构进行建模，各个端口根据需要进行电压设置。传统的两端口网络体电极只能接地，本发明的四端口网络体电极可以通过设置，获得不同体电压下的射频特性及噪声特性，使建模过程更加灵活。。

所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (7)

1.一种SOI四端口网络，其特征在于，所述SOI四端口网络至少包括：

第一端口、第二端口、第三端口以及第四端口，所述SOI器件进行射频建模时，栅极与所述第一端口连接，漏极与所述第二端口连接，源极与所述第三端口连接，体极与所述第四端口连接。

2.根据权利要求1所述的SOI四端口网络，其特征在于：栅极与所述第一端口的焊垫连接，漏极与所述第二端口的焊垫连接，源极与所述第三端口的焊垫连接，体极与所述第四端口的焊垫连接。

3.根据权利要求1所述的SOI四端口网络，其特征在于：所述四端口网络与测试器件之间包括外部寄生模型。

4.根据权利要求1所述的SOI四端口网络，其特征在于：所述外部寄生模型包括四个端口分别到测试器件的串联电阻、四个端口分别对地的导纳以及两两端口互相之间的导纳。

5.根据权利要求1所述的SOI四端口网络，其特征在于：通过短路结构进行所述串联电阻的去嵌入，通过开路结构进行导纳的去嵌入。

6.一种SOI四端口网络的模型拓扑结构，其特征在于，所述模型拓扑结构至少包括：

体极的本征电阻、栅极的本征电阻、源极的本征电阻、漏极的本征电阻；

栅极与漏极之间的寄生电容，栅极与源极之间的寄生电容，体极与源极之间的寄生电容，体极与漏极之间的寄生电容，源极和漏极之间的寄生电容；

栅极通过体接触有源区与源极之间的寄生电容，栅极通过体接触有源区与漏极之间的寄生电容，体极通过体接触有源区与漏极之间的寄生电容，体极通过体接触有源区与源极之间的寄生电容。

7.根据权利要求6所述的SOI四端口网络的模型拓扑结构，其特征在于：所述SOI器件模型为BSIMSOI、PSPSOI或HiSIMSOI。