CN104733444B - 具有电磁干扰屏蔽层的半导体封装体、其制造方法 - Google Patents

具有电磁干扰屏蔽层的半导体封装体、其制造方法 Download PDF

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Abstract

提供了半导体封装体。在一些实施例中，所述半导体封装体包括：衬底；第一接地线，其包括沿着衬底的边缘设置的第一内部接地线、和在第一内部接地线与衬底的侧壁之间的多个第一延伸接地线；芯片，其在衬底上；模制构件，其被设置于衬底上以覆盖芯片；以及电磁干扰EMI屏蔽层，其覆盖模制构件，EMI屏蔽层沿着衬底的侧壁延伸，并且接触多个第一延伸接地线的端部。多个第一延伸接地线包括暴露在衬底的侧壁处的端部。

Description

具有电磁干扰屏蔽层的半导体封装体、其制造方法
相关申请的交叉引用
本申请要求2013年12月23日向韩国知识产权局提交的申请号为10-2013-0160949的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及半导体封装体，并且更具体地涉及具有电磁干扰(EMI)屏蔽层的半导体封装体、其制造方法、包括其的电子系统以及包括其的存储卡。
背景技术
当从电子电路或电子系统产生的高频噪声影响其它电路或其他系统的性能时，电磁干扰(EMI)发生。电磁干扰也可能对人类有不利影响。通常情况下，试图抑制电磁干扰包括设计电子电路(或电子系统)来防止高频噪声的产生、屏蔽电子电路(或电子系统)来防止高频噪声的传播等。
发明内容
各种实施例涉及具有EMI屏蔽层的半导体封装体、其制造方法、包括其的电子系统以及包括其的存储卡。
根据一些实施例，一种半导体封装体，包括：衬底；第一接地线，其包括沿着衬底的边缘设置的第一内部接地线、和在第一内部接地线与衬底的侧壁之间的多个第一延伸接地线；芯片，其在衬底上；模制构件，其设置在衬底上以覆盖芯片；以及电磁干扰(EMI)屏蔽层，其覆盖模制构件，EMI屏蔽层沿着衬底的侧壁延伸，并且接触多个第一延伸接地线的端部。多个第一延伸接地线包括暴露在衬底的侧壁处的端部。
根据进一步的实施例，一种半导体封装体包括：衬底；第一接地线，其包括沿着衬底的边缘设置的第一内部接地线、和在第一内部接地线与衬底的侧壁之间延伸的多个第一延伸接地线；第二接地线，其包括沿着衬底的边缘设置的第二内部接地线、和在第二内部接地线和衬底的侧壁之间延伸的多个第二延伸接地线；芯片，其在衬底上；模制构件，其被设置在衬底上以覆盖芯片；以及电磁干扰(EMI)屏蔽层，其覆盖模制构件且沿着衬底的侧壁延伸。多个第一延伸接地线包括暴露在衬底的侧壁处的端部。多个第二延伸接地线包括暴露在衬底的侧壁处的端部。EMI屏蔽层接触多个第一延伸接地线的端部和多个第二延伸接地线的端部。
根据进一步的实施例，一种半导体封装体包括：衬底；第一接地线，其包括沿着衬底的边缘设置的第一内部接地线、和在第一内部接地线与衬底的侧壁之间延伸的多个第一延伸接地线；第二接地线，其包括沿着衬底的边缘设置的第二内部接地线、和在第二内部接地线与衬底的侧壁之间延伸的多个第二延伸接地线；第三接地线，其包括沿着衬底的边缘设置的第三内部接地线、和在第三内部接地线与衬底的侧壁之间延伸的多个第三延伸接地线；芯片，其在衬底上；模制构件，其被设置在衬底上以覆盖芯片；以及电磁干扰(EMI)屏蔽层，其覆盖模制构件且延伸至在衬底的侧壁上。多个第一延伸接地线包括暴露在衬底的侧壁处的端部。多个第二延伸接地线包括暴露在衬底的侧壁处的端部。多个第三延伸接地线包括暴露在衬底的侧壁处的端部。EMI屏蔽层接触多个第一延伸接地线的端部、多个第二延伸接地线的端部以及多个第三延伸接地线的端部。
根据进一步的实施例，一种制造半导体封装体的方法包括以下步骤：提供具有多个接地线的衬底条，其中多个接地线包括多个横向布置的内部接地线、和在多个内部接地线之间延伸以将多个内部接地线彼此连接的多个延伸接地线。芯片被附接至衬底条的顶表面。模制层形成在衬底条的顶表面上以覆盖芯片。模制层和衬底条被分割以将衬底条分成具有侧壁的多个衬底，以将模制层分成多个模制构件，以及暴露出衬底的侧壁处的延伸接地线的端部。形成电磁干扰(EMI)屏蔽层以覆盖模制构件中的每个，并且沿着每个衬底的侧壁延伸。EMI屏蔽层接触延伸接地线的暴露出的端部。
根据进一步的实施例，一种电子系统包括：存储器和通过总线而与存储器耦接的控制器。存储器或控制器包括：衬底；第一接地线，其包括沿着衬底的边缘设置的第一内部接地线、和在第一内部接地线与衬底的侧壁之间的多个第一延伸接地线；芯片，其在衬底上；模制构件，其被设置在衬底上以覆盖芯片；以及电磁干扰(EMI)屏蔽层，其覆盖模制构件，EMI屏蔽层沿着衬底的侧壁延伸，并且接触多个第一延伸接地线的端部。多个第一延伸接地线包括暴露在衬底的侧壁处的端部。
根据进一步的实施例，一种电子系统包括：存储器和通过总线而与存储器耦接的控制器。存储器或控制器包括：衬底；第一接地线，其包括沿着衬底的边缘设置的第一内部接地线、和在第一内部接地线与衬底的侧壁之间延伸的多个第一延伸接地线；第二接地线，其包括沿着衬底的边缘设置的第二内部接地线、和在第二内部接地线与衬底的侧壁之间延伸的多个第二延伸接地线；芯片，其在衬底上；模制构件，其被设置在衬底上以覆盖芯片；以及电磁干扰(EMI)屏蔽层，其覆盖模制构件，并且沿着衬底的侧壁延伸。多个第一延伸接地线包括暴露在衬底的侧壁处的端部。多个第二延伸接地线包括暴露在衬底的侧壁处的端部。EMI屏蔽层接触多个第一延伸接地线的端部和多个第二延伸接地线的端部。
根据进一步的实施例中，一种电子系统包括：存储器和通过总线与存储器耦接的控制器。存储器或控制器包括：衬底；第一接地线，其包括沿着衬底的边缘设置的第一内部接地线、和在第一内部接地线与衬底的侧壁之间延伸的多个第一延伸接地线；第二接地线，其包括沿着衬底的边缘设置的第二内部接地线、和在第二内部接地线与衬底的侧壁之间延伸的多个第二延伸接地线；第三接地线，其包括沿着衬底的边缘设置的第三内部接地线、和在第三内部接地线与衬底的侧壁之间延伸的多个第三延伸接地线；芯片，其在衬底上；模制构件，其被设置在衬底上以覆盖芯片；以及电磁干扰(EMI)屏蔽层，其覆盖模制构件，并且延伸至衬底的侧壁上。多个第一延伸接地线包括暴露在衬底的侧壁处的端部。多个第二延伸接地线包括暴露在衬底的侧壁处的端部。多个第三延伸接地线包括暴露在衬底的侧壁处的端部。EMI屏蔽层接触多个第一延伸接地线的端部、多个第二延伸接地线的端部以及多个第三延伸接地线的端部。
根据进一步的实施例，一种存储卡包括：存储器和适合用于控制存储器的操作的存储器控制器。存储器包括：衬底；第一接地线，其包括沿着衬底的边缘设置的第一内部接地线、和在第一内部接地线与衬底的侧壁之间的多个第一延伸接地线；芯片，其在衬底上；模制构件，其被设置在衬底上以覆盖芯片；以及电磁干扰(EMI)屏蔽层，其覆盖模制构件，EMI屏蔽层沿着衬底的侧壁延伸，并且接触多个第一延伸接地线的端部。多个第一延伸接地线包括暴露在衬底的侧壁处的端部。
根据进一步的实施例，一种存储卡包括：存储器和适合用于控制存储器的操作的存储器控制器。存储器包括：衬底；第一接地线，其包括沿着衬底的边缘设置的第一内部接地线、和在第一内部接地线与衬底的侧壁之间延伸的多个第一延伸接地线；第二接地线，其包括沿着衬底的边缘设置的第二内部接地线、和在第二内部接地线与衬底的侧壁之间延伸的多个第二延伸接地线；芯片，其在衬底上；模制构件，其设置在衬底上以覆盖芯片；以及电磁干扰(EMI)屏蔽层，其覆盖模制构件，并且沿着衬底的侧壁延伸。多个第一延伸接地线包括暴露在衬底的侧壁处的端部。多个第二延伸接地线包括暴露在衬底的侧壁处的端部。EMI屏蔽层接触多个第一延伸接地线的端部和多个第二延伸接地线的端部。
根据进一步的实施例，一种存储卡包括：存储器和适合用于控制存储器的操作的存储器控制器。存储器包括：衬底；第一接地线，其包括沿着衬底的边缘设置的第一内部接地线、和在第一内部接地线与衬底的侧壁之间延伸的多个第一延伸接地线；第二接地线，其包括沿着衬底的边缘设置的第二内部接地线、和在第二内部接地线与衬底的侧壁之间延伸的多个第二延伸接地线；第三接地线，其包括沿着衬底的边缘设置的第三内部接地线、和在第三内部接地线与衬底的侧壁之间延伸的多个第三延伸接地线；芯片，其在衬底上；模制构件，其被设置在衬底上以覆盖芯片；以及电磁干扰(EMI)屏蔽层，其覆盖模制构件，并且沿着衬底的侧壁延伸。多个第一延伸接地线包括暴露在衬底的侧壁处的端部。多个第二延伸接地线包括暴露在衬底的侧壁处的端部。多个第三延伸接地线包括暴露在衬底的侧壁处的端部。EMI屏蔽层接触多个第一延伸接地线的端部、多个第二延伸接地线的端部以及多个第三延伸接地线的端部。
附图说明
结合附图和所附详细描述，本发明的实施例将变得更加显然，其中：
图1是说明根据本公开的一个实施例的半导体封装体的截面图；
图2是说明包括在图1的半导体封装体中的第一接地线的布局图；
图3是说明包括在图1的半导体封装体中的第三接地线的布局图；
图4是说明根据本公开的另一个实施例的半导体封装体的截面图；
图5是说明包括在图4的半导体封装体中的第一接地线的布局图；
图6是说明包括在图4的半导体封装体中的第二接地线的布局图；
图7是说明包括在图4的半导体封装体中的第三接地线的布局图；
图8是说明根据本公开的另一个实施例的半导体封装体的截面图；
图9是说明包括在图8的半导体封装体中的第一接地线的布局图；
图10是说明包括在图8的半导体封装体中的第二接地线的布局图；
图11是说明包括在图8的半导体封装体中的第三接地线的布局图；
图12、14、15和16是说明根据本公开的一些实施例的制造半导体封装体的方法的截面图；
图13是说明根据本公开的一些实施例的制造半导体封装体的方法的布局图；
图17是说明包括根据本发明的一些实施例的半导体封装体的电子系统的框图；以及
图18是说明包括根据本发明的一些实施例的半导体封装体的另一个电子系统的框图。
具体实施方式
根据本公开的一个实施例的半导体封装体可以包括接地线和电磁干扰(EMI)屏蔽层。接地线可以包括内部接地线和多个延伸接地线。内部接地线可以沿着衬底的边缘运行，以形成闭环形状，并且多个延伸接地线可以从内部接地线延伸至达衬底的侧壁。因此，多个延伸接地线的端部可以暴露在衬底的侧壁处。
EMI屏蔽层可以接触延伸接地线的暴露出的端部和衬底的侧壁。因此，EMI屏蔽层可以接触衬底的侧壁、和可沿着衬底的侧壁交替的延伸接地线的暴露出的端部。结果，EMI屏蔽层的总粘合强度可以比EMI屏蔽层与接地线中的一个之间的粘合强度更高或更大。此外，由于设置在衬底的底表面上的接地线包括延伸接地线，所以设置在衬底的底表面上的阻焊层也可以沿着衬底的边缘交替地接触衬底和接地线(例如，延伸接地线)。因而，即使阻焊层和接地线之间的粘合强度低，阻焊层和衬底之间的相对高的粘合强度也可以防止阻焊层从衬底脱离。
参见图1，根据一个实施例的半导体封装体100可以包括衬底110、设置在衬底110上的芯片141和142、以及覆盖芯片141和142的模制构件160。衬底110可以包括绝缘层111。尽管图1说明了两个芯片141和142被设置在衬底110上的实例，但是其他的配置也是可能的。例如，在一些实施例中，单个芯片或至少三个芯片也可以被设置在衬底110上。
当至少两个芯片被设置在衬底110上时，至少两个芯片可以垂直地层叠在衬底110上，或者可以横向地布置在衬底110上。在本实施例中，下芯片141和上芯片142可以通过第一导线151而彼此电连接，并且下芯片141和衬底110可以通过第二导线152而彼此电连接。在一些实施例中，下芯片141和上芯片142可以是倒装芯片。在一些实施例中，下芯片141和上芯片142可以与衬底110电连接，而不使用第一导线151和第二导线152。衬底110的顶表面、下芯片141和上芯片142以及第一导线151和第二导线152可以用模制构件160来覆盖。在一些实施例中，模制构件160可以是环氧树脂模制化合物(epoxy molding compound，EMC)材料。模制构件160的侧壁可以与衬底110的侧壁垂直地对齐。
第一接地线121可以被设置在衬底110的顶表面上。尽管在附图中未示出，但是多个电力线和信号线可以被设置在衬底110的顶表面上。如图2中所示，第一接地线121可以包括沿着衬底110的边缘而设置在衬底110的顶表面上的第一内部接地线121a、和从第一内部接地线121a朝向衬底110的侧壁延伸的第一延伸接地线121b。在一些实施例中，第一内部接地线121a和第一延伸接地线121b可以包括铜材料。
在本实施例中，第一内部接地线121a可以在平面图中具有矩形闭环形状。然而，第一内部接地线121a可以采用各种不同的形状或几何图形来配置。例如，在一些实施例中，第一内部接地线121a可以在平面图中具有开放的环路形状。尽管在附图中未示出，但是另一个内部接地线可以被另外设置在衬底110上，并且被第一内部接地线121a包围。
第一延伸接地线121b可以从第一内部接地线121a朝向衬底110的侧壁延伸，使得第一延伸接地线121b的端部暴露在衬底110的侧壁处。第一延伸接地线121b的数目可以是至少两个，并且第一延伸接地线121b可以沿着衬底110的边缘布置，使得它们通过预定的距离而被均匀地或不均匀地彼此间隔开。在一些实施例中，绝缘层111和第一延伸接地线121b可以被布置成沿着衬底110的边缘交替。
EMI屏蔽层170可以被设置在模制构件160的顶表面和侧壁上，并且可以沿着衬底110的侧壁以预定长度延伸。在一些实施例中，EMI屏蔽层170可以包括至少一个金属层。延伸至衬底110的侧壁上的EMI屏蔽层170的一部分可以接触被布置成沿着衬底110的侧壁交替的绝缘层111和第一延伸接地线121b。
即，EMI屏蔽层170可以接触被布置成沿着衬底110的侧壁交替的第一延伸接地线121b的端部171a和绝缘层111的暴露部分172a，如图2所示。
在一些实施例中，EMI屏蔽层170和第一延伸接地线121b之间的粘合强度可以不同于EMI屏蔽层170和绝缘层111之间的粘合强度。然而，根据本实施例，EMI屏蔽层170可以交替地接触第一延伸接地线121b的端部171a和绝缘层111的暴露部分172a，如本文中所述。因而，当EMI屏蔽层170和第一延伸接地线121b之间的粘合强度和/或EMI屏蔽层170和绝缘层111之间的粘合强度中的一个相对低时，EMI屏蔽层170的总粘合强度可以被改善。换言之，EMI屏蔽层170和一种材料之间的较高的粘合强度可以补偿EMI屏蔽层170和另一种材料之间的较低的粘合强度。此外，因为多个第一延伸接地线121b与EMI屏蔽层170接触，所以EMI屏蔽层170和第一延伸接地线121b之间的总接触面积可以足以获得在EMI屏蔽层170和第一延伸接地线121b之间的良好的或期望的电接触电阻值。
在一些实施例中，第二接地线122可以被设置在衬底110中。多个电力线和信号线(未示出)可以被设置在衬底110中。第二接地线122可以通过第一通孔接触插塞131与第一接地线121电连接。第二接地线122的外侧壁可以暴露在衬底110的侧壁处。第一接地线121和第二接地线122可以用作用于提供至芯片141和142和EMI屏蔽层170的接地路径的路径。在一些实施例中，第二接地线122不包括在半导体封装体100中。
在一些实施例中，第三接地线123可以被设置在衬底110的相对于芯片141和142的底表面上。尽管在附图中未示出，但是多个电力线和信号线可以被设置在衬底110的底表面上。第三接地线123可以通过第二通孔接触插塞132与第二接地线122电连接。如图3中所示，第三接地线123可以包括沿着衬底110的边缘设置在衬底110的底表面上的第三内部接地线123a、和从第三内部接地线123a朝向衬底110的侧壁延伸的第三延伸接地线123b。在一些实施例中，第三内部接地线123a和第三延伸接地线123b可以包括铜材料。在本实施例中，第三内部接地线123a可以在平面图中具有矩形闭环形状。第三内部接地线123a可以采用各种不同的形状或几何图形来配置。例如，在一些实施例中，第三内部接地线123a可以在平面图中具有开环形状。
尽管在附图中未示出，另一个内部接地线可以被另外设置在衬底110的底表面上并且被第三内部接地线123a包围。第三延伸接地线123b可以从第三内部接地线123a朝向衬底110的侧壁延伸，使得第三延伸接地线123b的端部暴露在衬底110的侧壁处。第三延伸接地线123b的数目可以是至少两个，并且第三延伸接地线123b可以沿着衬底110的边缘来布置，使得它们通过预定的距离而均匀地或不均匀地彼此间隔开。
在一些实施例中，绝缘层111和第三延伸接地线123b可以被布置成沿着衬底110的侧壁交替。另外，绝缘层111和第三延伸接地线123b可以被布置成沿着衬底110的底表面的边缘交替。
阻焊层180可以被设置在衬底110的底表面上。尽管在附图中未示出，但是用于外部连接的开口也可以形成在阻焊层180中。阻焊层180的顶表面可以附接至衬底110的底表面和第三接地线123的底表面。例如，阻焊层180可以附接至被布置成沿着衬底110的边缘交替的绝缘层111和第三延伸接地线123b。因而，尽管阻焊层180和第三延伸接地线123b之间的粘合强度是比阻焊层180和衬底110之间的粘合强度更低，但是阻焊层180的总粘合强度可以由于阻焊层180和绝缘层111之间高的粘合强度而改善或增强。
参见图4，根据另一个实施例的半导体封装体200可以包括衬底210、在衬底210上的芯片241和242、以及覆盖芯片241和242的模制构件260。衬底210可以包括绝缘层211。尽管图4说明设置在衬底210上的两个芯片241和242，但是一些实施例可以包括设置在衬底210上的单个芯片、至少三个芯片或其它数目个芯片。
当至少两个芯片被设置在衬底210上，所述至少两个芯片可以垂直地层叠在衬底210上，和/或可以被横向地布置在衬底210上。在本实施例中，下芯片241和上芯片242可以通过第一导线251而彼此电连接，以及下芯片241和衬底210可以通过第二导线252而彼此电连接。在一些实施例中，下芯片241和上芯片242可以是倒装芯片。在一些实施例中，下芯片241和上芯片242可以与衬底210电连接，而不使用第一导线251和第二导线251和252。
在一些实施例中，衬底210的顶表面、下芯片241和上芯片242以及第一导线251和第二导线252可以用模制构件260来覆盖。在一些实施例中，模制构件260可以是环氧树脂模制化合物(EMC)材料。模制构件260的侧壁可以与衬底210的侧壁垂直地对齐。
第一接地线221可以被设置在衬底210的顶表面上。尽管在附图中未示出，但是多个电力线和信号线可以被设置在衬底210的上表面上。如图5中所示，第一接地线221可以包括沿着衬底210的边缘设置在衬底210的顶表面上的第一内部接地线221a、和从第一内部接地线221a朝向衬底210的侧壁延伸的第一延伸接地线221b。在一些实施例中，第一内部接地线221a和第一延伸接地线221b可以包括铜材料。在本实施例中，第一内部接地线221a可以在平面图中具有矩形闭环形状。第一内部接地线221a可以采用各种不同的形状或几何图形来配置。例如，在一些实施例中，第一内部接地线221a可以在平面图中具有开环形状。尽管在附图中未示出，但是另一个内部接地线可以被另外设置在衬底210的顶表面上并且被第一内部接地线221a所包围。
第一延伸接地线221b可以从第一内部接地线221a朝向衬底的侧壁210延伸，使得第一延伸接地线221b的端部暴露在衬底210的侧壁处。第一延伸接地线221b的数目可以是至少两个，并且第一延伸接地线221b可以沿着衬底210的边缘来布置，使得它们通过预定的距离而均匀地或不均匀地彼此间隔开。在一些实施例中，绝缘层211和第一延伸接地线221b可以被布置成沿着衬底210的边缘交替。
第二接地线222可以被设置在衬底210中。多个电力线和信号线(未示出)可以被设置在衬底210中。第二接地线222可以通过第一通孔接触插塞231而与一接地线221电连接。当从平面图观察时，第二接地线222可以与第一接地线221重叠。如图6中所示，第二接地线222可以包括沿着衬底210的边缘设置在衬底210中的第二内部接地线222a、和从第二内部接地线222a朝向衬底210的侧壁延伸的第二延伸接地线222b。在一些实施例中，第二内部接地线222a和第二延伸接地线222b可以包括铜材料或由铜材料形成。
在本实施例中，第二内部接地线222a可以在平面图中具有矩形闭环形状。第二内部接地线器222a可以采用各种不同的形状或几何图形来配置。例如，在一些实施例中，第二内部接地线222a可以在平面图中具有开环形状。尽管在附图中未示出，另一个第二内部接地线可以被另外设置在被第二内部接地线222a包围的衬底210中。第二延伸接地线222b可以从第二内部接地线222a朝向衬底的侧壁210延伸，使得第二延伸接地线222b的端部暴露在衬底210的侧壁处。第二延伸接地线222b的数目可以是至少两个，并且第二延伸接地线222b可以沿着衬底210的边缘来布置，使得它们通过预定的距离而均匀地或不均匀地彼此间隔开。在一些实施例中，绝缘层211和第二延伸接地线222b可以被布置成沿着衬底210的侧壁交替。
EMI屏蔽层270可以被设置在模制构件260的顶表面和侧壁上，并且可以延伸至衬底210的侧壁上或通过预定的长度沿着衬底210的侧壁延伸。在一些实施例中，EMI屏蔽层270可以包括至少一个金属层。延伸至衬底210的侧壁上或沿着衬底210的侧壁延伸的EMI屏蔽层270的一部分可以接触被布置成沿着衬底210的侧壁交替的绝缘层211和第一延伸接地线221b。因而，EMI屏蔽层270可以接触被布置成沿着衬底210的侧壁交替的第一延伸接地线221b的端部271a和绝缘层211的暴露部分272a，如图5中所示。
延伸至衬底210的侧壁上或沿着衬底210的侧壁延伸的EMI屏蔽层270的一部分也可以接触被布置成沿着衬底210的侧壁交替的绝缘层211和第二延伸接地线222b。因而，EMI屏蔽层270可以接触被布置成沿着衬底210的侧壁交替的第二延伸接地线222b的端部271b和绝缘层211的暴露部分272b，如图6中所示。
在一些实施例中，EMI屏蔽层270与第一延伸接地线221b和第二延伸接地线222b之间的粘合强度可以不同于EMI屏蔽层270与绝缘层211之间的粘合强度。然而，根据本实施例，EMI屏蔽层270可以交替地接触第一延伸接地线221b的端部271a和绝缘层211的暴露部分272a，和/或可以交替地接触第二延伸接地线222b的端部271b和绝缘层211的暴露部分272b，如本文中所述。因而，EMI屏蔽层270的总粘合强度可以被改善，尽管EMI屏蔽层270与第一延伸接地线221b和第二延伸接地线222b之间的粘合强度、以及EMI屏蔽层270与绝缘层211之间的粘合强度相对低。因为多个第一延伸接地线221b和第二延伸接地线222b与EMI屏蔽层270接触，所以EMI屏蔽层270与第一延伸接地线221b和第二延伸接地线222b之间的总接触面积可以足以获得EMI屏蔽层270与接地线221和222之间良好的或期望的电接触电阻值。
在一些实施例中，第三接地线223可以被设置在衬底210的相对于芯片241和242的底表面上。多个电力线和信号线(未示出)可以被设置在衬底110的底表面上。第三接地线223可以通过第二通孔接触插塞232而与第二接地线122电连接。如图7中所示，第三接地线223可以包括沿着衬底210的边缘设置在衬底210的底表面上的第三内部接地线223a、和从第三内部接地线223a朝向衬底210的侧壁延伸的第三延伸接地线223b。在一些实施例中，第三内部接地线223a和第三延伸接地线223b可以包括铜材料。
在本实施例中，第三内部接地线223a可以在平面图中具有矩形闭环形状。第三内部接地线223a可以采用各种不同的形状或几何图形来配置。例如，在一些实施例中，第三内部接地线223a可以在平面图中具有开环形状。尽管在附图中未示出，另一个内部接地线可以被另外设置在衬底210的底表面上并且被第三内部接地线223a包围。第三延伸接地线223b可以从第三内部接地线223a朝向衬底210的侧壁延伸，使得第三延伸接地线223b的端部暴露在衬底210的侧壁处。第三延伸接地线223b的数目可以是至少两个，并且第三延伸接地线223b可以沿着衬底210的边缘来布置，使得它们通过预定的距离而均匀地或不均匀地彼此间隔开。
在一些实施例中，绝缘层211和第三延伸接地线223b可以被布置成沿着衬底210的侧壁交替。另外，绝缘层211和第三延伸接地线223b可以被布置成沿着衬底210的底表面的边缘交替。
阻焊层280可以被设置在衬底210的底表面上。尽管在附图中未示出，用于外部连接的开口可以形成在阻焊层180中。阻焊层280的顶表面可以附接至衬底210的底表面和第三接地线223的底表面。例如，阻焊层280可以附接至被布置成沿着衬底210的边缘交替的绝缘层211和第三延伸接地线223b。因而，即使当阻焊层280和第三延伸接地线223b之间的粘合强度比阻焊层280和衬底210之间的粘合强度更低，由于阻焊层280和绝缘层211之间高的粘合强度高，阻焊层280的总粘合强度可以被改善或增强。因此，实施例可以提供用于粘合到EMI屏蔽层270和阻焊层280的两种不同的材料的两种不同的粘合表面。
参见图8，根据另一个实施例的半导体封装体300可以包括衬底310、在衬底310上的芯片341和342以及覆盖芯片341和342的模制构件360。衬底310可以包括绝缘层311。尽管图8说明仅两个芯片341和342被设置在衬底310上的实例，但是一些实施例可以包括设置在衬底310上的单个芯片、至少三个芯片或任何数目个芯片。
当至少两个芯片被设置在衬底310上时，所述至少两个芯片可以垂直地层叠在衬底310上，或者可以横向地布置在衬底310上。在本实施例中，下芯片341和上芯片342可以通过第一导线351而彼此电连接，并且下芯片341和衬底310可以通过第二导线352而彼此电连接。在一些实施例中，下芯片341和上芯片342可以是倒装芯片。在一些实施例中，下芯片341和上芯片342可以与衬底310电连接而不使用第一导线351和第二导线352。衬底310的顶表面、下芯片341和上芯片342以及第一导线351和第二导线352可以用模制构件360来覆盖。在一些实施例中，模制构件360可以是环氧树脂模制化合物(EMC)材料。模制构件360的侧壁可以与衬底310的侧壁垂直地对齐。
第一接地线321可以被设置在衬底310的顶表面上。尽管在附图中未示出，但是多个电力线和信号线可以被设置在衬底310的顶表面上。如图9中所示，第一接地线321可以包括沿着衬底310的边缘设置在衬底310的顶表面上的第一内部接地线321a、和从第一内部接地线321a朝向衬底310的侧壁延伸的第一延伸接地线321b。在一些实施例中，第一内部接地线321a和第一延伸接地线321b可以包括铜材料。
在本实施例中，第一内部接地线321a可以在平面图中具有矩形闭环形状。第一内部接地线321a可以采用各种不同的形状或几何图形来配置。例如，在一些实施例中，第一内部接地线321a可以在平面图中具有开环形状。尽管在附图中未示出，另一个内部接地线可以被另外设置在衬底310的顶表面上并且被第一内部接地线321a包围。第一延伸接地线321b可以从第一内部接地线321a朝向衬底310的侧壁延伸，使得第一延伸接地线321b的端部暴露在衬底310的侧壁处。第一延伸接地线321b的数目可以是至少两个，并且第一延伸接地线321b可以沿着衬底310的边缘来布置，使得它们通过预定的距离而均匀地或不均匀地彼此间隔开。在一些实施例中，绝缘层311和第一延伸接地线321b可以被布置成沿着衬底310的侧壁交替。
第二接地线322可以被设置在衬底310中。第二接地线322可以通过第一通孔接触插塞331与第一接地线321电连接。多个电力线和信号线(未示出)可以被设置在衬底310中。当从平面图观察时，第二接地线322可以与第一接地线321重叠。如图10中所示，第二接地线322可以包括沿着衬底310的边缘设置在衬底310中的第二内部接地线322a、和从第二内部接地线322a朝向衬底310的侧壁延伸的第二延伸接地线322b。在一些实施例中，第二内部接地线322a和第二延伸接地线322b可以包括铜材料。
在本实施例中，第二内部接地线322a可以在平面图中具有矩形闭环形状。第二内部接地线222a可以采用各种不同的形状或几何图形来配置。例如，在一些实施例中，第二内部接地线322a可以在平面图中具有开环形状。尽管在附图中未示出，另一个内部接地线可以被另外设置在衬底310中并且被第二内部接地线322a包围。第二延伸接地线322b可以从第二内部接地线322a朝向衬底310的侧壁延伸，使得第二延伸接地线322b的端部暴露在衬底310的侧壁处。第二延伸接地线322b的数目可以是至少两个，并且第二延伸接地线322b可以沿着衬底310的边缘来布置，使得它们通过预定的距离而均匀地或不均匀地彼此间隔开。在一些实施例中，绝缘层311和第二延伸接地线322b可以被布置成沿着衬底310的侧壁交替。
第三接地线323可以被设置在衬底310的相对于芯片341和342的底表面上。尽管在附图中未示出，多个电力线和信号线可以被设置在衬底310的底表面上。第三接地线323可以通过第二通孔接触插塞332而与第二接地线322电连接。如图11中所示，第三接地线323可以包括沿着衬底310的边缘设置在衬底310的底表面上的第三内部接地线323a、和从第三内部接地线323a朝向衬底310的侧壁延伸的第三延伸接地线323b。在一些实施例中，第三内部接地线323a和第三延伸接地线323b可以包括铜材料。
在本实施例中，第三内部接地线323a可以在平面图中具有矩形闭环形状。第三内部接地线323a可以采用各种不同的形状或几何图形来配置。例如，在一些实施例中，第三内部接地线323a可以在平面图中具有开环形状。尽管在附图中未示出，但是另一个内部接地线可以被另外设置在衬底310的底表面上并且被第三内部接地线323a包围。第三延伸接地线323b可以从第三内部接地线323a朝向衬底310的侧壁延伸，使得第三延伸接地线323b的端部暴露在衬底310的侧壁处。第三延伸接地线323b的数目可以是至少两个，并且第三延伸接地线323b可以沿着衬底310的边缘来布置，使得它们通过预定的距离而均匀地或不均匀地彼此间隔开。在一些实施例中，绝缘层311和第三延伸接地线323b可以被布置成沿着衬底310的侧壁交替。另外，绝缘层311和第三延伸接地线323b可以被布置成沿着衬底310的底表面的边缘交替。
EMI屏蔽层370可以被设置在顶表面上并且沿着或邻近模制构件360的侧壁设置，以及可以延伸以覆盖衬底310的侧壁的整个表面。在一些实施例中，EMI屏蔽层370可以包括至少一个金属层。延伸至衬底310的侧壁上或者沿着衬底310的侧壁延伸的EMI屏蔽层370的上部可以接触被布置成沿着衬底310的侧壁交替的绝缘层311和第一延伸接地线321b。因而，EMI屏蔽层370可以接触被布置成沿着衬底310的上侧壁交替的第一延伸接地线321b的端部371a和绝缘层311的暴露部分372a，如图9中所示。
延伸至衬底310的侧壁上或着沿着衬底310的侧壁的EMI屏蔽层370的中间部分也可以接触被布置成沿着衬底310的侧壁交替的绝缘层311和第二延伸接地线322b。因而，EMI屏蔽层370可以接触被布置成沿着衬底310的中间侧壁交替的第二延伸接地线322b的端部371b和绝缘层311的暴露部分372b，如图10中所示。
延伸至衬底310的侧壁上或者沿着衬底310的侧壁的EMI屏蔽层370的下部也可以接触被布置成沿着衬底310的侧壁交替的绝缘层311和第三延伸接地线323b。因而，EMI屏蔽层370可以接触被布置成沿着衬底310的下侧壁交替的第三延伸接地线323b的端部371c和绝缘层311的暴露部分372c，如图11中所示。
在一些实施例中，EMI屏蔽层370与第一延伸接地线至第三延伸接地线321b、322b和323b之间的粘合强度可以不同于EMI屏蔽层370与绝缘层311之间的粘合强度。然而，根据本实施例，EMI屏蔽层370可以沿着衬底310的上侧壁而交替地接触第一延伸接地线321b的端部371a和绝缘层311的暴露部分372a，并且可以沿着衬底310的中间侧壁而交替地接触第二延伸接地线322b的端部371b和绝缘区域311的暴露部分372b。另外，EMI屏蔽层370可以沿着衬底310的侧壁而交替地接触第三延伸接地线323b的端部371c和绝缘层311的暴露部分372c。因而，EMI屏蔽层370的总粘合强度可以被改善或增强，尽管EMI屏蔽层370与第一延伸接地线至第三延伸接地线321b、322b和323b之间的粘合强度以及EMI屏蔽层370与绝缘层311之间的粘合强度相对低。因此，由于多个第一延伸接地线至第三延伸接地线321b、322b和323b都与EMI屏蔽层370接触，所以在EMI屏蔽层370与第一延伸接地线至第三延伸接地线321b、322b和323b之间的总接触面积可以足以获得EMI屏蔽层370与第一接地线至第三接地线321、322和323之间良好的或期望的电接触电阻值。
阻焊层380可以被设置在衬底310的底表面上。尽管在附图中未示出，但是用于外部连接的开口可以形成在阻焊层380中。阻焊层380的顶表面可以附接至衬底310的底表面和第三接地线323的底表面。例如，阻焊层380可以附接至被布置成沿着衬底310的边缘交替的绝缘层311和第三延伸接地线323b。因而，即使阻焊层380和第三延伸接地线323b之间的粘合强度比阻焊层380和衬底310之间的粘合强度更低，阻焊层380的总粘合强度可以由于阻焊层380和绝缘层311之间高的粘合强度而被改善或增强。
图12、14、15和16是说明在一些实施例中的一种制造半导体封装体的方法的截面图，以及图13是说明在一些实施例中的一种制造半导体封装体的方法的布局图。图12是沿着图13的线I-I’截取的截面图。参见图12，可以提供衬底条301。衬底条301可以包括多个衬底310，其通过附图中的虚线表示的分割线400来描绘。衬底条301可以包括绝缘层311。每个衬底310可以包括第一接地线321、第二接地线322和第三接地线323。第一接地线321可以被设置在衬底310的顶表面上。第二接地线322可以被设置在衬底310中的一个中。第三接地线323可以被设置在衬底310的底表面上或中。在每个衬底310中，第一接地线321和第二接地线322可以通过第一通孔接触插塞331而彼此电连接，并且第二接地线322和第三接地线323可以通过第二通孔接触插塞332而彼此电连接。阻焊层380可以形成在衬底条301的底表面上以覆盖第三接地线323。
参见图13，每个衬底310可以包括第一接地线321，并且第一接地线321可以被形成为包括第一内部接地线321a和第一延伸接地线321b。第一内部接地线321a可以被形成以具有闭环形状或开环形状，其被设置成沿着每个衬底310的边缘。在每个衬底310中，第一延伸接地线321b可以被形成为从第一延伸内部接地线321a朝向衬底310的侧壁延伸。一对紧邻或接近的衬底310的第一内部接地线321a可以通过位于或设置在衬底310之间的第一延伸接地线321b而彼此物理连接。分割线400可以穿过将一对紧邻的衬底310的第一内部接地线321a彼此连接的第一延伸接地线321b的中心部分。第二接地线322和第三接地线323可以被形成为具有与第一接地线321类似的结构。具体地，第二延伸接地线322b和第三延伸接地线323b可以沿着每个衬底310的边缘，采用与第一延伸接地线321b的类似的配置来形成。
参见图14，下芯片341和上芯片342可以被安装或设置在每个衬底310的顶表面上。随后，第一导线351和第二导线352可以被形成以将下芯片341和上芯片342与衬底310彼此电连接，尽管也可以在下芯片341和上芯片342与衬底310之间形成其它的电连接。在一些实施例中，下芯片341和上芯片342可以采用倒装芯片的形式被安装在衬底310上。在一些实施例中，下芯片341和上芯片342可以与衬底310电连接，而不使用第一导线351和第二导线352。模制层360可以形成在衬底310的顶表面上以覆盖下芯片341和上芯片342以及第一导线351和第二导线352。在一些实施例中，模制层360可以由环氧树脂模制化合物(EMC)材料形成。
参见图15，锯切或分割过程可以沿着分割线400来执行以将衬底310彼此分开。锯切过程也可以将模制层360分成多个模制构件。作为锯切过程的结果，第一延伸接地线321b、第二延伸接地线322b和第三延伸接地线323b的端部可以暴露在分开的衬底310的侧壁处。例如，如参照图9、10和11所述，第一延伸接地线321b和衬底310的部分可以沿着每个分开的衬底310的上侧壁交替地暴露出，第二延伸接地线322b和衬底310的部分可以沿着每个分开的衬底310的中间侧壁交替地暴露出，以及第三延伸接地线323b和衬底310的部分可以沿着每个分开的衬底310的下侧壁交替地暴露出。
锯切过程也可以将阻焊层380分成多个图案。当阻焊层380仅沿着衬底310的边缘接触第三接地线323时，由于阻焊层380和第三接地线323之间弱的粘合强度，阻焊层380可以与衬底310脱离。然而，根据本实施例，阻焊层380可以接触被布置成沿着每个衬底310的边缘交替的第三延伸接地线323b和绝缘层311。因而，即使阻焊层380和第三延伸接地线323b之间的粘合强度低，阻焊层380的总粘合强度也可以由于阻焊层380的绝缘层311之间相对强的粘合强度而被改善或增强。因此，可以在锯切过程期间防止、减少或最小化阻焊层380的脱离。
参见图16，EMI屏蔽层370可以形成在每个模制构件360上。EMI屏蔽层370可以被形成为覆盖模制构件360的顶表面和侧壁，并且可以延伸至分开的衬底310的侧壁上或者沿着分开的衬底310的侧壁延伸。因而，在一些实施例中，EMI屏蔽层370可以被形成为接触第一延伸接地线321b、第二延伸接地线322b、第三延伸接地线323b和衬底310。
如参照图15所述，衬底310可以通过单个锯切或分割过程而彼此分开。在一些实施例中，衬底310可以通过多个锯切过程而彼此分开。例如，第一锯切过程可以沿着分割线400执行，直到第一延伸接地线321b被暴露出，并且EMI屏蔽层370可以被形成为覆盖分开的模制构件370且接触第一延伸接地线321b。
随后，第二锯切过程可以被执行以完全地将衬底310彼此分开。因而，可以形成图1中所示的半导体封装体100。类似地，第一锯切过程可以沿着分割线400来执行，直到第一延伸接地线321b和第二延伸接地线322b被暴露出，并且EMI屏蔽层370可以被形成为覆盖分开的模制构件370，并且接触第一延伸接地线321b和第二延伸接地线322b。随后，第二锯切过程可以被执行以将衬底310完全地彼此分开。因而，可以形成图4中所示的半导体封装体200。
在一些实施例中，具有上述EMI屏蔽层的半导体封装体可以被应用到各种电子系统。
参见图17，本文所述的半导体封装体可以被应用于电子系统1710。电子系统1710可以包括控制器1711、输入/输出单元1712和存储器1713。控制器1711、输入/输出单元1712和存储器1713可以经由提供传送数据路径的总线1715而彼此耦接。
例如，控制器1711可以包括至少一个微处理器、至少一个数字信号处理器、至少一个微控制器以及能够执行与这些构件相同功能的逻辑设备中至少任意一种。控制器1711或存储器1713可以包括本文中所述的半导体封装体中的至少任意一种。输入/输出单元1712可以包括选自键区、键盘、显示设备、触摸屏等中的至少一种。存储器1713是一种用于储存数据的器件。存储器1713可以储存要通过控制器1711执行的数据和/或命令等。
存储器1713可以包括诸如DRAM的易失性存储器件和/或诸如快闪存储器的非易失性存储器件。例如，快闪存储器可以被安装到诸如移动终端或台式电脑的的信息处理系统。快闪存储器可以构成固态盘(solid state disk，SSD)。因而，电子系统1710可以将大量的数据稳定地储存在快闪存储器系统中。
电子系统1710可以还包括接口1714，其适用于将数据传送至通信网络和从通信网络接收数据。接口1714可以是有线或无线类型。例如，接口1714可以包括天线、或有线或无线收发器。
电子系统1710可以是移动系统、个人计算机、工业计算机或执行各种功能的逻辑系统的一部分或以此来实现。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板电脑、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和/或信息发送/接收系统中任意一种。
当电子系统1710包括能够执行无线通信的构件时，电子系统1710可以用于如下的通信系统中，诸如CDMA(code division multiple access，码分多址)、GSM(global systemfor mobile communications，全球移动通信系统)、NADC(North American DigitalCellular，北美数字移动蜂窝)、E-TDMA(enhanced-time division multiple access，增强时分多址)、WCDMA(wideband code division multiple access，宽带码分多址)、CDMA2000、LTE(long term evolution，长期演进)以及Wibro(wireless broadbandinternet，无线宽带网络)。
参见图18，本文中所述的半导体封装体可以被提供为存储卡1800的形式。例如，存储卡1800可以包括诸如非易失性存储器件的存储器1810和存储器控制器1820。存储器1810和存储器控制器1820可以储存数据或读取储存的数据。
存储器1810可以包括应用有本文中所述的封装技术的至少各种非易失性存储器件。存储器控制器1820可以控制存储器1810，使得响应于来自主机1830的读取/写入请求而将储存的数据读出或储存数据。
已经出于说明性的目的公开了实施例。本领域的技术人员将理解的是，在不脱离所附权利要求所公开的本发明构思的范围和精神的情况下，各种修改、添加和替换都是可能的。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体封装体，包括：
衬底；
第一接地线，其包括沿着所述衬底的边缘设置的第一内部接地线、和在所述第一内部接地线与所述衬底的侧壁之间延伸的多个第一延伸接地线，所述多个第一延伸接地线包括暴露在所述衬底的侧壁处的端部；
芯片，其在所述衬底上；
模制构件，其被设置在所述衬底上以覆盖所述芯片；以及
电磁干扰EMI屏蔽层，其覆盖所述模制构件，所述EMI屏蔽层沿着所述衬底的侧壁延伸，并且接触所述多个第一延伸接地线的端部。
技术方案2.如技术方案1所述的半导体封装体，其中，所述多个第一延伸接地线沿着所述衬底的边缘而彼此间隔开。
技术方案3.如技术方案1所述的半导体封装体，其中，所述第一接地线被设置在所述衬底的顶表面上。
技术方案4.如技术方案3所述的半导体封装体，还包括：
第二接地线，其被设置在所述衬底中；以及
第三接地线，其被设置在所述衬底的相对于所述顶表面的底表面上。
技术方案5.如技术方案4所述的半导体封装体，
其中，所述第三接地线包括沿着所述衬底的边缘设置的第三内部接地线、和在所述第三内部接地线与所述衬底的侧壁之间延伸的多个第三延伸接地线；以及
其中，所述多个第三延伸接地线的端部被暴露在所述衬底的侧壁处。
技术方案6.如技术方案5所述的半导体封装体，其中，所述多个第三延伸接地线沿着所述衬底的边缘而彼此间隔开。
技术方案7.如技术方案6所述的半导体封装体，其中，所述衬底包括绝缘层。
技术方案8.如技术方案7所述的半导体封装体，还包括：
阻焊层，其被附接至所述绝缘层和所述第三延伸接地线。
技术方案9.一种半导体封装体，包括：
衬底；
第一接地线，其包括沿着所述衬底的边缘设置的第一内部接地线、和在所述第一内部接地线与所述衬底的侧壁之间延伸的多个第一延伸接地线，所述第一延伸接地线包括暴露在所述衬底的侧壁处的端部；
第二接地线，其包括沿着所述衬底的边缘设置的第二内部接地线、和在所述第二内部接地线与所述衬底的侧壁之间延伸的多个第二延伸接地线，所述多个第二延伸接地线包括暴露在所述衬底的侧壁处的端部；
芯片，其在衬底上；
模制构件，其被设置在所述衬底上以覆盖所述芯片；以及
电磁干扰EMI屏蔽层，其覆盖所述模制构件并且沿着所述衬底的侧壁延伸，所述EMI屏蔽层接触所述多个第一延伸接地线的端部和所述多个第二延伸接地线的端部。
技术方案10.如技术方案9所述的半导体封装体，
其中，所述多个第一延伸接地线沿着所述衬底的边缘而彼此间隔开；以及
其中，所述多个第二延伸接地线沿着所述衬底的边缘而彼此间隔开。
技术方案11.如技术方案9所述的半导体封装体，
其中，所述第一接地线被设置在所述衬底的顶表面上，以及
其中，所述第二接地线被设置在所述衬底中。
技术方案12.如技术方案9所述的半导体封装体，还包括：
第三接地线，其被设置在所述衬底的与所述顶表面相对的底表面上。
技术方案13.如技术方案12所述的半导体封装体，
其中，所述第三接地线包括沿着所述衬底的边缘设置的第三内部接地线、和在所述第三内部接地线与所述衬底的侧壁之间延伸的多个第三延伸接地线，所述第三外部接地线包括暴露在所述衬底的侧壁处的端部。
技术方案14.如技术方案13所述的半导体封装体，其中，所述多个第三延伸接地线沿着所述衬底的边缘而彼此间隔开。
技术方案15.如技术方案14所述的半导体封装体，其中，所述衬底包括绝缘层。
技术方案16.如技术方案15所述的半导体封装体，还包括：
阻焊层，其被附接至所述绝缘层和所述第三延伸接地线。
技术方案17.一种半导体封装体，包括：
衬底；
第一接地线，其包括沿着所述衬底的边缘设置的第一内部接地线、和在所述第一内部接地线与所述衬底的侧壁之间延伸的多个第一延伸接地线，所述多个第一延伸接地线包括暴露在所述衬底的侧壁处的端部；
第二接地线，其包括沿着所述衬底的边缘设置的第二内部接地线、和在所述第二内部接地线与所述衬底的侧壁之间延伸的多个第二延伸接地线，所述多个第二延伸接地线包括暴露在所述衬底的侧壁处的端部；
第三接地线，其包括沿着所述衬底的边缘设置的第三内部接地线、和在所述第三内部接地线与所述衬底的侧壁之间延伸的多个第三延伸接地线，所述多个第三延伸接地线包括暴露在所述衬底的侧壁处的端部；
芯片，其在所述衬底上；
模制构件，其被设置在所述衬底上以覆盖所述芯片；以及
电磁干扰EMI屏蔽层，其覆盖所述模制构件且沿着所述衬底的侧壁延伸，所述EMI屏蔽层接触所述多个第一延伸接地线的端部、所述多个第二延伸接地线的端部和所述多个第三延伸接地线的端部。
技术方案18.如技术方案17所述的半导体封装体，
其中，所述第一接地线被设置在所述衬底的顶表面上，
其中，所述第二接地线被设置在所述衬底中，以及
其中，所述第三接地线被设置在所述衬底的相对于所述顶表面的底表面上。
技术方案19.如技术方案18所述的半导体封装体，
其中，所述多个第一延伸接地线沿着所述衬底的边缘而彼此间隔开；
其中，所述多个第二延伸接地线沿着所述衬底的边缘而彼此间隔开；以及
其中，所述多个第三延伸接地线沿着所述衬底的边缘而彼此间隔开。
技术方案20.如技术方案19所述的半导体封装体，其中，所述衬底包括绝缘层。
技术方案21.如技术方案20所述的半导体封装体，还包括：
阻焊层，其被附接至所述绝缘层和所述第三延伸接地线。

Claims (15)

1.一种半导体封装体，包括：
衬底，其包括绝缘层；
第一接地线，其包括沿着所述衬底的边缘设置的第一内部接地线、和在所述第一内部接地线与所述衬底的侧壁之间延伸的多个第一延伸接地线，所述多个第一延伸接地线包括暴露在所述衬底的侧壁处的端部，并沿着所述衬底的边缘而被所述绝缘层彼此间隔开；
芯片，其在所述衬底上；
模制构件，其被设置在所述衬底上以覆盖所述芯片；以及
电磁干扰EMI屏蔽层，其覆盖所述模制构件，所述EMI屏蔽层沿着所述衬底的侧壁延伸，并且沿着所述衬底的外周交替地接触所述多个第一延伸接地线的端部和所述绝缘层的侧壁的暴露部分。
2.如权利要求1所述的半导体封装体，其中，所述第一接地线被设置在所述衬底的顶表面上。
3.如权利要求2所述的半导体封装体，还包括：
第二接地线，其被设置在所述衬底中；以及
第三接地线，其被设置在所述衬底的相对于所述顶表面的底表面上。
4.如权利要求3所述的半导体封装体，
其中，所述第三接地线包括沿着所述衬底的边缘设置的第三内部接地线、和在所述第三内部接地线与所述衬底的侧壁之间延伸的多个第三延伸接地线；以及
其中，所述多个第三延伸接地线的端部被暴露在所述衬底的侧壁处。
5.如权利要求4所述的半导体封装体，其中，所述多个第三延伸接地线沿着所述衬底的边缘而被所述绝缘层彼此间隔开。
6.如权利要求4所述的半导体封装体，还包括：
阻焊层，其被附接至所述绝缘层和所述第三延伸接地线。
7.一种半导体封装体，包括：
衬底，其包括绝缘层；
第一接地线，其包括沿着所述衬底的边缘设置的第一内部接地线、和在所述第一内部接地线与所述衬底的侧壁之间延伸的多个第一延伸接地线，所述第一延伸接地线包括暴露在所述衬底的侧壁处的端部，并沿着所述衬底的边缘而被所述绝缘层彼此间隔开；
第二接地线，其包括沿着所述衬底的边缘设置的第二内部接地线、和在所述第二内部接地线与所述衬底的侧壁之间延伸的多个第二延伸接地线，所述多个第二延伸接地线包括暴露在所述衬底的侧壁处的端部，并沿着所述衬底的边缘而被所述绝缘层彼此间隔开；
芯片，其在衬底上；
模制构件，其被设置在所述衬底上以覆盖所述芯片；以及
电磁干扰EMI屏蔽层，其覆盖所述模制构件并且沿着所述衬底的侧壁延伸，所述EMI屏蔽层沿着所述衬底的外周交替地接触所述多个第一延伸接地线的端部和所述多个第二延伸接地线的端部以及所述绝缘层的侧壁的暴露部分。
8.如权利要求7所述的半导体封装体，
其中，所述第一接地线被设置在所述衬底的顶表面上，以及
其中，所述第二接地线被设置在所述衬底中。
9.如权利要求7所述的半导体封装体，还包括：
第三接地线，其被设置在所述衬底的与顶表面相对的底表面上。
10.如权利要求9所述的半导体封装体，
其中，所述第三接地线包括沿着所述衬底的边缘设置的第三内部接地线、和在所述第三内部接地线与所述衬底的侧壁之间延伸的多个第三延伸接地线，所述第三延伸接地线包括暴露在所述衬底的侧壁处的端部。
11.如权利要求10所述的半导体封装体，其中，所述多个第三延伸接地线沿着所述衬底的边缘而被所述绝缘层彼此间隔开。
12.如权利要求10所述的半导体封装体，还包括：
阻焊层，其被附接至所述绝缘层和所述第三延伸接地线。
13.一种半导体封装体，包括：
衬底，其包括绝缘层；
第一接地线，其包括沿着所述衬底的边缘设置的第一内部接地线、和在所述第一内部接地线与所述衬底的侧壁之间延伸的多个第一延伸接地线，所述多个第一延伸接地线包括暴露在所述衬底的侧壁处的端部，并沿着所述衬底的边缘而被所述绝缘层彼此间隔开；
第二接地线，其包括沿着所述衬底的边缘设置的第二内部接地线、和在所述第二内部接地线与所述衬底的侧壁之间延伸的多个第二延伸接地线，所述多个第二延伸接地线包括暴露在所述衬底的侧壁处的端部，并沿着所述衬底的边缘而彼此间隔开；
第三接地线，其包括沿着所述衬底的边缘设置的第三内部接地线、和在所述第三内部接地线与所述衬底的侧壁之间延伸的多个第三延伸接地线，所述多个第三延伸接地线包括暴露在所述衬底的侧壁处的端部，并沿着所述衬底的边缘而彼此间隔开；
芯片，其在所述衬底上；
模制构件，其被设置在所述衬底上以覆盖所述芯片；以及
电磁干扰EMI屏蔽层，其覆盖所述模制构件且沿着所述衬底的侧壁延伸，所述EMI屏蔽层沿着所述衬底的外周交替地接触所述多个第一延伸接地线的端部、所述多个第二延伸接地线的端部和所述多个第三延伸接地线的端部以及所述绝缘层的侧壁的暴露部分。
14.如权利要求13所述的半导体封装体，
其中，所述第一接地线被设置在所述衬底的顶表面上，
其中，所述第二接地线被设置在所述衬底中，以及
其中，所述第三接地线被设置在所述衬底的与所述顶表面相对的底表面上。
15.如权利要求13所述的半导体封装体，还包括：
阻焊层，其被附接至所述绝缘层和所述第三延伸接地线。
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