CN108155107B - 半导体封装件及半导体封装件的制法 - Google Patents
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Abstract
一种半导体封装件及半导体封装件的制法，该半导体封装件包含一载板、一第一封装组件与一第二封装组件，该第一封装组件设置于该载板的设置面且包含至少一第一电子元件与包覆该至少一第一电子元件的一第一封装胶体，该第二封装组件设置于该载板的设置面且包含至少一第二电子元件与包覆该至少一第二电子元件的一第二封装胶体，该第一封装胶体的电磁波损耗率大于该第二封装胶体的电磁波损耗率，使半导体封装件能兼具抗电磁干扰以及良好的电磁辐射或感应效率。
Description
技术领域
本发明是关于一种半导体封装件及半导体封装件的制法，特别是指兼具抗电磁干扰以及提升电磁辐射或感应效率的半导体封装件及半导体封装件的制法。
背景技术
由于电子产业的蓬勃发展，电子产品朝向小型化及高速化的目标发展，尤其是无线通信产业的发展已普遍运用整合于各类电子产品，例如行动电话、笔记本电脑、智能手机、平板电脑…等，故前述电子产品使用具无线通信功能的半导体封装件。部份半导体封装件内部具有天线或是天线附属电路，但天线可能相邻设置数字集成电路、数字信号处理器(Digital Signal Processor,DSP)、基频(Base Band,BB)芯片或射频(Radio Frequency,RF)芯片…等，造成电磁干扰的现象，因此必需进行电磁屏蔽(ElectromagneticShielding)处理。
以下配合制法说明已知半导体封装件，请参考图1，于一载板10的一表面设置一第一电子元件11、一第二电子元件12与一屏蔽墙13，该屏蔽墙13可为金属墙，其中该第一电子元件11与该第二电子元件12为分离设置，该屏蔽墙13位于该第一电子元件11与该第二电子元件12之间。该第一电子元件11可为需要抗电磁干扰处理的元件，例如前述的数字集成电路、数字信号处理器、基频芯片或射频芯片…等，该第二电子元件12可为前述的天线。
请参考图2，在该载板10上形成一封装胶体14，该封装胶体14包覆该第一电子元件11、该第二电子元件12与该屏蔽墙13。请参考图3，在该封装胶体14的表面挖槽以形成一开口15，使该屏蔽墙13外露于该开口15。请参考图4，在该封装胶体14的表面对应于该第一电子元件11的部位形成一屏蔽层16，该屏蔽层16可为金属层，且该屏蔽层16填入该开口15内以连接该屏蔽墙13，完成已知半导体封装件100。需说明的是，半导体封装件100可包含更多电子元件，在此仅以该第一电子元件11与该第二电子元件12为例说明；此外，该载板10可为线路板且电连接该第一电子元件11与该第二电子元件12，且该载板10种类繁多并为业界的公知常识，在此不加以赘述。
如此一来，该第一电子元件11被该屏蔽墙13与该屏蔽层16包围，故对于该第一电子元件11来说，该屏蔽墙13能屏蔽来自于该第二电子元件12的电磁波，该屏蔽层16能屏蔽来自于外界环境的电磁波，而能避免该第一电子元件11受到电磁干扰的问题；另一方面，该第二电子元件12没有被屏蔽，故该第二电子元件12有效能对外辐射电磁波或感应外界电磁波。
此外，该封装胶体14也能采用具损耗电磁波功能的封装胶体，例如该封装胶体14可包含环氧树脂(epoxy resin)与掺在环氧树脂内而与环氧树脂混合的抗电磁干扰材料，抗电磁干扰材料可为吸波材料或微金属材料。
然而，因为该第一电子元件11与该第二电子元件12都被包覆在具相同抗电磁干扰材料的该封装胶体14内，当该封装胶体14的损耗电磁波能力较高，虽可有助于该第一电子元件11抗电磁干扰，但却相对限制该第二电子元件12对外辐射电磁波或感应外界电磁波的效率；相反的，当该封装胶体14的损耗电磁波能力较低，虽可有助于提升该第二电子元件12对外辐射电磁波或感应外界电磁波的效率，但却相对降低该第一电子元件11抗电磁干扰的功能。是以，该封装胶体14的材质选用往往无法同时满足该第一电子元件11与该第二电子元件12的需求。
发明内容
有鉴于此，本发明的主要目的是提供一种半导体封装件与半导体封装件的制法，使本发明半导体封装件能兼具抗电磁干扰以及提升电磁辐射或感应的效率，克服先前技术所述问题。
本发明半导体封装件包含：
一载板，具有一设置面；
一第一封装组件，设置于该载板的该设置面，该第一封装组件包含至少一第一电子元件与包覆该至少一第一电子元件的一第一封装胶体；以及
一第二封装组件，设置于该载板的该设置面，该第二封装组件包含至少一第二电子元件与包覆该至少一第二电子元件的一第二封装胶体，该第一封装胶体的电磁波损耗率大于该第二封装胶体的电磁波损耗率。
根据本发明的结构，该第一封装胶体与该第二封装胶体分别为不同的封装胶体，故本发明能依照该第一电子元件与该第二电子元件对于抗电磁干扰的需求而分别设定该第一封装胶体与该第二封装胶体的电磁波损耗率，进而同时满足该第一电子元件与该第二电子元件的需求，达到双赢状态。此外，和先前技术相比，本发明未设置屏蔽墙，故本发明的成本能相对于已知半导体封装件的成本更低。
本发明半导体封装件的制法包含：
于一载板的一设置面设置至少一第一电子元件与至少一第二电子元件；
于该载板的该设置面形成一第一封装胶体，且使该第一封装胶体包覆该至少一第一电子元件；以及
于该载板的该设置面形成一第二封装胶体，且使该第二封装胶体包覆该至少一第二电子元件，该第一封装胶体的电磁波损耗率大于该第二封装胶体的电磁波损耗率。
根据本发明的制法，本发明不需在封装胶体挖槽以形成开口，故本发明制法能相较于已知半导体封装件的制法更为简化。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为已知半导体封装件制法于载板的一表面设置第一电子元件、第二电子元件与屏蔽墙的示意图。
图2为于图1的载板上形成封装胶体的示意图。
图3为于图2的封装胶体形成开口的示意图。
图4为已知半导体封装件的示意图。
图5为本发明半导体封装件实施例的示意图。
图6为本发明半导体封装件另一实施例的示意图。
图7为本发明半导体封装件制法于载板的设置面设置第一电子元件与第二电子元件的示意图。
图8为于图6的载板上形成第一封装胶体的示意图。
图9为于图7的第一封装胶体上形成屏蔽元件的一实施例的示意图。
图10为于图7的第一封装胶体上形成屏蔽元件的另一实施例的示意图。
图11为本发明进行模压的示意图。
具体实施方式
请参考图5，本发明半导体封装件的实施例包含一载板20、一第一封装组件30与一第二封装组件40。
该载板20为线路板而具有导电线路，其种类繁多并为业界的公知常识，在此不加以赘述。该载板20具有一设置面21，该设置面21可为该载板20的顶面或底面。
该第一封装组件30设置于该载板20的设置面21，该第一封装组件30包含至少一第一电子元件31与一第一封装胶体32，或进一步包含一屏蔽元件33。该至少一第一电子元件31设置于该载板20的设置面21，其可以打线方式电连接该载板20上的导电线路，或者以芯片倒装(flip-chip)方式设置于该载板20的设置面21，图5是以芯片倒装方式设置于该载板20的一个第一电子元件31为例，该第一电子元件31通过焊球34而电连接该载板20上的导电线路。该第一封装胶体32设置于该载板20的设置面21并包覆该第一电子元件31，该屏蔽元件33完全包覆该第一封装胶体32。
如图5所示，该屏蔽元件33的一实施例可为一体成型的层状金属构件，该屏蔽元件33形成在该第一封装胶体32的表面并延伸连接到该载板20的设置面21，故该屏蔽元件33完全包覆该第一封装胶体32。如图6所示，该屏蔽元件35的另一实施例可为非一体成型的组件，例如为组合式组件，该屏蔽元件35可包含一屏蔽底座351与一屏蔽盖352，该屏蔽底座351具有一容置空间，该屏蔽底座351设置于该载板20的设置面21，该第一封装胶体32与该第一电子元件31位于该屏蔽底座351的该容置空间，该屏蔽盖352设置于该屏蔽底座351以完全覆盖该第一封装胶体32与该第一电子元件31。其中，该屏蔽元件33、35、该屏蔽底座351与该屏蔽盖352可为铜(Cu)层、镍(Ni)层、铁层(Fe)、铝(Al)层或不锈钢层…等制成的构件。
该第二封装组件40设置于该载板20的设置面21，亦即该第二封装组件40与该第一封装组件30设置于该载板20的相同表面，且该第二封装组件40可邻设该第一封装组件30。该第二封装组件40包含至少一第二电子元件41与一第二封装胶体42，该至少一第二电子元件41设置于该载板20的设置面21且与该第一电子元件31分离设置。该第二封装胶体42设置于该载板20的设置面21并包覆该至少一第二电子元件41，其中，如图5所示，本发明实施例以一个第二电子元件41为例，且该第二封装胶体42的侧面可邻设该屏蔽元件33、35的侧面。
本发明实施例中，该第一封装胶体32的电磁波损耗率大于该第二封装胶体42的电磁波损耗率。举例而言，该第一封装胶体32可包含环氧树脂(epoxy resin)与掺在环氧树脂内而与环氧树脂混合的抗电磁干扰材料，或者，该第一封装胶体32可包含聚合物材料(polymer material)与掺在聚合物材料内而与聚合物材料混合的抗电磁干扰材料；该第二封装胶体42可为环氧树脂(epoxy resin)或聚合物材料(polymer material)制成的构件。所述抗电磁干扰材料可为吸波材料或微金属材料，所述微金属材料可为镁或铝，而该第一封装胶体32与该第二封装胶体42整体仍为绝缘体。其中，所述抗电磁干扰材料用以吸收或反射电磁波，故使含有抗电磁干扰材料的该第一封装胶体32的电磁波损耗率能大于该第二封装胶体42的电磁波损耗率。
根据本发明的结构，因为该第一封装胶体32与该第二封装胶体42分别为不同的两个封装胶体，故本发明能依照该第一电子元件31与该第二电子元件41对于抗电磁干扰的需求而分别设定该第一封装胶体32与该第二封装胶体42的电磁波损耗率，本发明实施例是以该第一电子元件31可为需要抗电磁干扰处理的元件，例如数字集成电路、数字信号处理器、基频芯片或射频芯片…等为例，该第二电子元件12可为收及/或发电磁波构件，所述收及/或发电磁波构件可以天线为例。
如此一来，对于该第一电子元件31来说，该第一封装胶体32能损耗来自于该第二电子元件41与外界环境的电磁波，而能避免该第一电子元件31受到电磁干扰的问题；另一方面，该第二封装胶体42可不具抗电磁干扰材料，故电磁波损耗率较低，使该第二电子元件41能有效对外辐射电磁波或感应外界电磁波。再者，本发明通过该屏蔽元件33、35的设置，对于该第一电子元件31来说，该屏蔽元件33、35能进一步屏蔽来自于该第二电子元件41与外界环境的电磁波，因此本发明通过该第一封装胶体32与该屏蔽元件33、35可有效对该第一电子元件31抗电磁干扰。
以下配合制法说明本发明的半导体封装件，请参考图7，于一载板20的一设置面21设置至少一第一电子元件31与至少一第二电子元件41，该至少一第一电子元件31与该至少一第二电子元件41为分离设置。本发明实施例仅以一个第一电子元件31与一个第二电子元件41为例说明，但不以此为限。
请参考图8，于该载板20的设置面21形成一第一封装胶体32，且使该第一封装胶体32包覆该第一电子元件31。请参考图9，本发明可进一步设置一屏蔽元件33，该屏蔽元件33的一实施例为一体成型的层状金属构件，该屏蔽元件33形成在该第一封装胶体32的表面并延伸连接到该载板20的设置面21，该屏蔽元件33可为溅射(sputtering)成形的构件。请参考图10，该屏蔽元件35的另一实施例可为组合式组件，例如该屏蔽元件35可包含设置在该载板20的设置面21的一屏蔽底座351与设置于该屏蔽底座351的一屏蔽盖352，其中，该第一封装胶体32与该第一电子元件31位于该屏蔽底座351内，该屏蔽盖352设置于该屏蔽底座351以完全覆盖该第一封装胶体32与该第一电子元件31。
请参考图5，于该载板20的设置面21形成一第二封装胶体42，且使该第二封装胶体42包覆该第二电子元件41，完成本发明的半导体封装件。
于本发明制法中，该第一封装胶体32与该第二封装胶体42可通过模压方式或点胶方式制造而得，举例来说，请配合参考图11，模压需准备一模具50，该模具50具有对应于该第一电子元件31的第一模穴51与对应于第二电子元件41的第二模穴52，其中该第一模穴51设有封装胶53，该第二模穴52为空模穴。模压时将该载板20结合于该模具50，使该第一电子元件31浸入第一模穴51的封装胶53，且使该第二电子元件41位于该第二模穴52中。是以，当该封装胶53固化成型，并分离该载板20与模具50，该封装胶53即成为图8所示的第一封装胶体32。而当完成该第一封装胶体32与图9或图10所示的屏蔽元件33、35后，可以点胶方式形成图5所示的该第二封装胶体42。
以本发明的制法而言，和先前技术相比，本发明不需在图3所示的封装胶体14挖槽以形成开口15，故本发明制法能更为简化，且成本更低。
需说明的是，本发明仅以该第一电子元件31与该第二电子元件41为例说明，所述半导体封装件可包含更多电子元件，此为业界的公知常识，在此不加以赘述。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (17)
1.一种半导体封装件，其特征在于，包含：
一载板，具有一设置面；
一第一封装组件，设置于该载板的该设置面，该第一封装组件包含至少一第一电子元件与包覆该至少一第一电子元件的一第一封装胶体；以及
一第二封装组件，设置于该载板的该设置面，该第二封装组件包含至少一第二电子元件与包覆该至少一第二电子元件的一第二封装胶体，该至少一第二电子元件为天线，该第一封装胶体的电磁波损耗率大于该第二封装胶体的电磁波损耗率；
其中，该第一封装组件邻设该第二封装组件，该第二封装组件与该第一封装组件设置于该载板的相同表面，该至少一第一电子元件与该至少一第二电子元件设置于该载板的该设置面。
2.如权利要求1所述的半导体封装件，其特征在于，该第一封装组件进一步包含一屏蔽元件，该屏蔽元件完全包覆该第一封装胶体，且该第二封装胶体的侧面邻设该屏蔽元件的侧面。
3.如权利要求2所述的半导体封装件，其特征在于，该屏蔽元件为一体成型的层状金属构件，该屏蔽元件设置在该第一封装胶体的表面并延伸连接到该载板的该设置面。
4.如权利要求2所述的半导体封装件，其特征在于，该屏蔽元件为非一体成型的组件。
5.如权利要求4所述的半导体封装件，其特征在于，该屏蔽元件包含一屏蔽底座与一屏蔽盖，该屏蔽底座具有一容置空间，该屏蔽底座设置于该载板的该设置面，该第一封装胶体与该至少一第一电子元件位于该屏蔽底座的该容置空间，该屏蔽盖设置于该屏蔽底座以覆盖该第一封装胶体与该至少一第一电子元件。
6.如权利要求1至5中任一项所述的半导体封装件，其特征在于，该第一封装胶体包含抗电磁干扰材料。
7.如权利要求6所述的半导体封装件，其特征在于，所述抗电磁干扰材料为吸波材料或微金属材料。
8.如权利要求7所述的半导体封装件，其特征在于，所述微金属材料包含镁或铝。
9.一种半导体封装件的制法，其特征在于，包含：
于一载板的一设置面设置至少一第一电子元件与至少一第二电子元件，该至少一第二电子元件为天线；
于该载板的该设置面形成一第一封装胶体，且使该第一封装胶体包覆该至少一第一电子元件，而使一第一封装组件包含所述第一电子元件与所述第一封装胶体；以及
于该载板的该设置面形成一第二封装胶体，且使该第二封装胶体包覆该至少一第二电子元件，而使一第二封装组件包含所述第二电子元件与所述第二封装胶体，该第一封装胶体的电磁波损耗率大于该第二封装胶体的电磁波损耗率；
其中，该第一封装组件邻设该第二封装组件，该第二封装组件与该第一封装组件设置于该载板的相同表面，该至少一第一电子元件与该至少一第二电子元件设置于该载板的该设置面。
10.如权利要求9所述的半导体封装件的制法，其特征在于，进一步设置一屏蔽元件，该屏蔽元件完全包覆该第一封装胶体。
11.如权利要求10所述的半导体封装件的制法，其特征在于，该屏蔽元件为一体成型的层状金属构件，该屏蔽元件形成在该第一封装胶体的表面并延伸连接到该载板的设置面。
12.如权利要求11所述的半导体封装件的制法，其特征在于，该屏蔽元件为溅射成形的构件。
13.如权利要求10所述的半导体封装件的制法，其特征在于，进一步设置一屏蔽元件，该屏蔽元件为非一体成型的组件。
14.如权利要求13所述的半导体封装件的制法，其特征在于，该屏蔽元件包含一屏蔽底座与一屏蔽盖，该屏蔽底座具有一容置空间，该屏蔽底座设置于该载板的该设置面，该第一封装胶体与该至少一第一电子元件位于该屏蔽底座的该容置空间，该屏蔽盖设置于该屏蔽底座以覆盖该第一封装胶体与该至少一第一电子元件。
15.如权利要求9至14中任一项所述的半导体封装件的制法，其特征在于，该第一封装胶体包含抗电磁干扰材料。
16.如权利要求15所述的半导体封装件的制法，其特征在于，所述抗电磁干扰材料为吸波材料或微金属材料。
17.如权利要求16所述的半导体封装件的制法，其特征在于，所述微金属材料包含镁或铝。
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