TWM517418U - 隔室遮蔽之多晶片封裝構造 - Google Patents

隔室遮蔽之多晶片封裝構造 Download PDF

Info

Publication number
TWM517418U
TWM517418U TW104213071U TW104213071U TWM517418U TW M517418 U TWM517418 U TW M517418U TW 104213071 U TW104213071 U TW 104213071U TW 104213071 U TW104213071 U TW 104213071U TW M517418 U TWM517418 U TW M517418U
Authority
TW
Taiwan
Prior art keywords
shielding
substrate
wafer
spacer
chip package
Prior art date
Application number
TW104213071U
Other languages
English (en)
Inventor
張家維
袁家祥
沈光仁
Original Assignee
力成科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 力成科技股份有限公司 filed Critical 力成科技股份有限公司
Priority to TW104213071U priority Critical patent/TWM517418U/zh
Publication of TWM517418U publication Critical patent/TWM517418U/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Description

隔室遮蔽之多晶片封裝構造
本創作係有關於半導體封裝構造，特別係有關於一種隔室遮蔽之多晶片封裝構造。
習知半導體封裝構造會在封膠體的外部做EMI(Electromagnetic Disturbance)防護功能，例如外加金屬蓋(或金屬片)或是在封裝膠體表面鍍上金屬層。此防護機構主要是針對單晶片封裝構造對於外部環境的EMI防護。而當半導體封裝構造為多晶片結構時，在同一封膠體內部的晶片之間仍有互相電磁波干擾之情形。
為了解決上述之問題，本創作之主要目的係在於提供一種隔室遮蔽之多晶片封裝構造，利用內置型屏蔽間隔件、外塗式金屬遮蔽層以及基板接地層等多面不同元件的內外遮蔽組合以降低多晶片間電磁波的干擾，可降低多晶片封裝體中各個晶片彼此的電磁波干擾的效果，並且不需要傳統的外加金屬蓋(或金屬片)而有效降低封裝高度。
本創作的目的及解決其技術問題是採用以下技術方案來實現的。本創作揭示一種隔室遮蔽之多晶片封裝構造，包含 一基板、一第一晶片、一第二晶片、一屏蔽間隔件、一封膠體以及一金屬遮蔽層。該基板係包含一接地層。該第一晶片與該第二晶片係皆設置於該基板上。該屏蔽間隔件係結合在該基板上，該屏蔽間隔件係間隔在該第一晶片與該第二晶片之間並電性連接至該接地層。該封膠體係形成於該基板上，並密封該第一晶片、該第二晶片與該屏蔽間隔件。該金屬遮蔽層係形成在該封膠體之一上表面上，並電性連接至該屏蔽間隔件。其中該屏蔽間隔件之一第一設置高度係不小於該第一晶片之一第二設置高度，且不大於該封膠體之一封裝厚度，以使該屏蔽間隔件內置於該封膠體中。該屏蔽間隔件可提供內置型晶片間EMI防護效果，該基板之該接地層可提供內置型晶片底部EMI防護效果，該金屬遮蔽層可提供外置型晶片上方EMI防護效果。因此，本創作利用多面不同元件的內外遮蔽組合以降低多晶片間電磁波的干擾與降低封裝高度。
本創作的目的及解決其技術問題還可採用以下技術 措施進一步實現。
在前述多晶片封裝構造中，該封膠體係可具有一模 封通道孔，由該上表面連通至該屏蔽間隔件，該金屬遮蔽層係經由該模封通道孔電性連接至該屏蔽間隔件，故該金屬遮蔽層與該屏蔽間隔件之間有一較短縱向導接路徑。
在前述多晶片封裝構造中，該金屬遮蔽層係可更形 成於該模封通道孔中，使得該金屬遮蔽層直接導接至該屏蔽間隔 件。
在前述多晶片封裝構造中，該屏蔽間隔件係具有一 隔板部以及一遮板部，該隔板部係較佳地阻隔於該第一晶片與該第二晶片之間，該遮板部係可連接該隔板部並位於該第一晶片之上方，並且該模封通道孔連通至該遮板部。因此，該模封通道孔與該屏蔽間隔件之間的連通有更多的位置選擇變化並容許該模封通道孔之形成有更大的位置誤差。
在前述多晶片封裝構造中，可另包含一銲料，係可 接合至該隔板部之底部至該基板，使得該屏蔽間隔件可電性與機械地固定在該基板上。
在前述多晶片封裝構造中，該屏蔽間隔件係具有一 開口，係可朝向遠離該第二晶片之方向，故該第一晶片仍具有一面的無線訊號傳輸方向。
在前述多晶片封裝構造中，該金屬遮蔽層係可更形 成在該封膠體之兩對稱側面，故該金屬遮蔽層係可提供頂面與兩對稱側面的外置型EMI防護效果。
在前述多晶片封裝構造中，該金屬遮蔽層係可更延 伸至該基板之對應側邊，以連接至該接地層，故該金屬遮蔽層係可直接電性連接至該接地層。
在前述多晶片封裝構造中，該基板形成有該封膠體 之一內表面係可形成有一缺口槽，以顯露該接地層，該屏蔽間隔件係經由該缺口槽接合至該接地層，藉以加強該屏蔽間隔件與該 基板之間的結合。
在前述多晶片封裝構造中，可另包含一被動元件，係可設置在該基板上，並被該封膠體密封，以加強多晶片的電性保護與電子特性。
在前述多晶片封裝構造中，該基板係可為一模組板，故各式元件可安裝該基板上而成一模組機構。
在前述多晶片封裝構造中，該基板係可為球格陣列封裝基板，複數個銲球係設置於該基板之一外表面，故該些銲球可為該多晶片封裝構造之外接端子，以表面接合至外部電路板。
藉由上述的技術手段，本創作之隔室遮蔽之多晶片封裝構造可降低一封膠體中各個晶片彼此的電磁波干擾，以多道式內外阻隔達到EMI隔室遮蔽的效果；並且不需要傳統的外加金屬蓋(或金屬片)而能有效降低封裝高度。
H1‧‧‧第一設置高度
H2‧‧‧第二設置高度
T‧‧‧封裝厚度
100‧‧‧隔室遮蔽之多晶片封裝構造
110‧‧‧基板
111‧‧‧接地層
112‧‧‧內表面
113‧‧‧外表面
114‧‧‧缺口槽
115‧‧‧側邊
120‧‧‧第一晶片
121‧‧‧第一凸塊
130‧‧‧第二晶片
131‧‧‧第二凸塊
140‧‧‧屏蔽間隔件
141‧‧‧隔板部
142‧‧‧遮板部
143‧‧‧開口
150‧‧‧封膠體
151‧‧‧上表面
152‧‧‧模封通道孔
153‧‧‧側面
160‧‧‧金屬遮蔽層
200‧‧‧隔室遮蔽之多晶片封裝構造
270‧‧‧銲料
280‧‧‧被動元件
290‧‧‧銲球
300‧‧‧隔室遮蔽之多晶片封裝構造
371‧‧‧銲料
372‧‧‧插銷
第1圖：依據本創作之一第一具體實施例，一種隔室遮蔽之多晶片封裝構造之截面示意圖。
第2圖：依據本創作之一第一具體實施例，該多晶片封裝構造之屏蔽間隔件之立體示意圖。
第3圖：依據本創作之一第二具體實施例，另一種隔室遮蔽之多晶片封裝構造之截面示意圖。
第4圖：依據本創作之一第三具體實施例，另一種隔室遮蔽之 多晶片封裝構造之截面示意圖。
以下將配合所附圖示詳細說明本創作之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本創作之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。
依據本創作之一第一具體實施例，提供一種隔室遮蔽之多晶片封裝構造100舉例說明於第1圖之截面示意圖以及第2圖之屏蔽間隔件之立體示意圖。該隔室遮蔽之多晶片封裝構造100係包含一基板110、一第一晶片120、一第二晶片130、一屏蔽間隔件140、一封膠體150以及一金屬遮蔽層160。
如第1圖所示，該基板110係包含一接地層111。該基板110之該接地層111可提供內置型晶片底部EMI防護效果。該基板110係可為多層印刷電路板，該接地層111係可為多層結構。更具體地，該基板110係可為一模組板，故各式元件可安裝該基板110上而成一模組機構。
該第一晶片120係設置於該基板110上。該第一晶片120係可為射頻(Radio Frequency，RF)晶片，其主要功能在於處理與轉換無線高頻訊號，可進行訊號頻率轉換、加強、發射與接 收，使得通訊產品能夠以射頻帶來傳輸、接收數據或語音資訊，提供無線的傳送與接收功能。該第一晶片120係具有複數個第一凸塊121，該些第一凸塊121係可為該第一晶片120之外接端子，以供覆晶接合至該基板110之該內表面112。
如第1圖所示，該第二晶片130係設置於該基板110 上。該第二晶片130係可為無線區域網路(Wireless Fidelity，Wi-Fi)晶片，其主要功能在於提供無線網路訊號，並進行訊號頻率轉換、加強、發射與接收，使得通訊產品能夠具有無線傳輸、接收數據或語音資訊，提供無線的傳送與接收功能。該第二晶片130係具有複數個第二凸塊131，該些第二凸塊131係可為該第二晶片130之外接端子，以供覆晶接合至該基板110之該內表面112。
如第1及2圖所示，該屏蔽間隔件140係結合在該基 板110上，該屏蔽間隔件140係間隔在該第一晶片120與該第二晶片130之間並電性連接至該接地層111。該屏蔽間隔件140可提供內置型晶片間EMI防護效果。該屏蔽間隔件140之材質係可為金屬材質，以作為金屬屏蔽。該屏蔽間隔件140之材質係可選自於金屬或表面鍍有金屬之塑膠材料。再如第1及2圖所示，該屏蔽間隔件140係具有一隔板部141以及一遮板部142，該隔板部141係阻隔於該第一晶片120與該第二晶片130之間，該遮板部142係連接該隔板部141並位於該第一晶片120之上方，並且該模封通道孔152連通至該遮板部142。因此，該模封通道孔152與該屏蔽間隔件140之間的連通有更多的位置選擇變化並容許該模封通道孔 152之形成有更大的位置誤差。該隔板部141與該遮板部142係可為一體連接。該隔板部141係為縱向連接至該基板110之該接地層111。該遮板部142之延伸方向係為橫向遠離該第二晶片130之方向。該屏蔽間隔件140係不貼觸至該第一晶片120與該第二晶片130。在本實施例中，該屏蔽間隔件140係具有一開口143，係可朝向遠離該第二晶片130之方向，故該第一晶片120仍具有一面的無線訊號傳輸方向。該開口143係為該第一晶片120未被遮蔽之一側。該開口143方向係與該封膠體150被該金屬遮蔽層160覆蓋之側面153為不同側。
該基板110形成有該封膠體150之一內表面112係可 形成有一缺口槽114，以顯露該接地層111，該屏蔽間隔件140係經由該缺口槽114接合至該接地層111，藉以加強該屏蔽間隔件140與該基板110之間的結合。該內表面112係可為該基板110形成該封膠體150之表面。該缺口槽114之缺口面積係可略大於該屏蔽間隔件140之接合面積。
再如第1圖所示，該封膠體150係形成於該基板110上，並密封該第一晶片120、該第二晶片130與該屏蔽間隔件140。該封膠體150之材質係可為密封晶片之絕緣封裝材料，如環氧模封化合物(Epoxy Molding Compound,EMC)。
該金屬遮蔽層160係形成在該封膠體150之一上表面151上，並電性連接至該屏蔽間隔件140。該金屬遮蔽層160係可為電鍍(Plating)或濺鍍(Sputtering)方式在該封膠體150的該上 表面151鍍上一層連續的金屬。該金屬遮蔽層160可提供外置型晶片上方EMI防護效果。該金屬遮蔽層160與該屏蔽間隔件140之間的電性連接方式係可為間接、直接或是間接與直接的組合。
該屏蔽間隔件140之一第一設置高度H1係不小於該 第一晶片120之一第二設置高度H2，且不大於該封膠體150之一封裝厚度T，以使該屏蔽間隔件140內置於該封膠體150中。該第一設置高度H1係指該屏蔽間隔件140由該遮板部142至該基板110之內表面112之縱向距離；該第二設置高度H2係指該第一晶片120由其遠離該基板110之表面(覆晶接合方式該表面係為晶片背面)至該基板110之內表面112之縱向距離；該封裝厚度T係指該封膠體150由其上表面151至該基板110之內表面112之縱向距離。在本實施例中，該屏蔽間隔件140係能不貼觸該第一晶片120，且局部罩合該第一晶片120。在一變化實施例中，該屏蔽間隔件140亦能貼觸該第一晶片120。這是因為該模封通道孔152的存在，使得該屏蔽間隔件140之第一設置高度H1可以在上述第二設置高度H2與上述封裝厚度T之間任意變化，皆可達到該金屬遮蔽層160與該屏蔽間隔件140之間的電性連接。
因此，本創作提供之一種隔室遮蔽之多晶片封裝構 造係利用內置型屏蔽間隔件、外塗式金屬遮蔽層以及基板接地層等多面不同元件的內外遮蔽組合以降低多晶片間電磁波的干擾，可降低多晶片封裝體中各個晶片彼此的電磁波干擾的效果，並且不需要傳統的外加金屬蓋(或金屬片)而有效降低封裝高度。
具體地，該封膠體150係可具有一模封通道孔152，由該上表面151連通至該屏蔽間隔件140，該金屬遮蔽層160係經由該模封通道孔152電性連接至該屏蔽間隔件140，故該金屬遮蔽層160與該屏蔽間隔件140之間有一較短縱向導接路徑。該模封通道孔152係可由雷射切割方式形成。該模封通道孔152之深度係約為該封膠體150之封裝厚度T減去該屏蔽間隔件140之第一設置高度H1。該模封通道孔152之圖案形狀係為一孔狀或是一槽道狀。
該金屬遮蔽層160係可更形成於該模封通道孔152中，使得該金屬遮蔽層160可直接導接至該屏蔽間隔件140。或者，該模封通道孔152內有另具有鍍孔金屬。
此外，該金屬遮蔽層160係可更形成在該封膠體150之兩對稱側面153，故該金屬遮蔽層160係可提供頂面與兩對稱側面的外置型EMI防護效果。該金屬遮蔽層160係可順從於該封膠體150之外部表面形狀。該封膠體150之該些側面153係不顯露該第一晶片120與該第二晶片130。
該金屬遮蔽層160係可更延伸至該基板110之對應側邊115，以連接至該接地層111，故該金屬遮蔽層160係可直接電性連接至該接地層111。該基板110之對應側邊115係與該封膠體150之兩對稱側面153形成在同一切割斷面。
依據本創作之一第二具體實施例，提供另一種隔室遮蔽之多晶片封裝構造200舉例說明於第3圖之截面示意圖，其中對應於第一具體實施例相同名稱與功能之元件以第一具體實施例 的元件圖號表示，相同細部特徵不再贅述。該多晶片封裝構造200係包含一基板110、一第一晶片120、一第二晶片130、一屏蔽間隔件140、一封膠體150以及一金屬遮蔽層160。
如第3圖所示，該基板110係包含一接地層111。該 接地層111係可為單層結構。該第一晶片120係設置於該基板110之一內表面112上。該第二晶片130係設置於該基板110之該內表面112上。該第一晶片120係可為無線傳輸晶片。該第二晶片130係可為記憶體晶片，如NAND Flash。該屏蔽間隔件140係結合在該基板110上，該屏蔽間隔件140係間隔在該第一晶片120與該第二晶片130之間並電性連接至該接地層111。該封膠體150係形成於該基板110之該內表面112上，並密封該第一晶片120、該第二晶片130與該屏蔽間隔件140。該金屬遮蔽層160係形成在該封膠體150之一上表面151上，並電性連接至該屏蔽間隔件140。該屏蔽間隔件140之一第一設置高度H1係不小於該第一晶片120之一第二設置高度H2，且不大於該封膠體150之一封裝厚度T，以使該屏蔽間隔件140內置於該封膠體150中。
因此，本創作揭示一種隔室遮蔽之多晶片封裝構 造，利用內置型屏蔽間隔件、外塗式金屬遮蔽層以及基板接地層等多面不同元件的內外遮蔽組合以降低多晶片間電磁波的干擾，可降低多晶片封裝體中各個晶片彼此的電磁波干擾的效果，並且不需要傳統的外加金屬蓋(或金屬片)而有效降低封裝高度。
再如第3圖所示，該封膠體150係可具有一模封通道 孔152，由該上表面151連通至該屏蔽間隔件140，該金屬遮蔽層160係經由該模封通道孔152電性連接至該屏蔽間隔件140，故該金屬遮蔽層160與該屏蔽間隔件140之間有一較短縱向導接路徑。該金屬遮蔽層160係更形成於該模封通道孔152中，使得該金屬遮蔽層160直接導接至該屏蔽間隔件140。
再如第3圖所示，該屏蔽間隔件140係具有一隔板部 141以及一遮板部142，該隔板部141係阻隔於該第一晶片120與該第二晶片130之間，該遮板部142係連接該隔板部141並位於該第一晶片120之上方，並且該模封通道孔152連通至該遮板部142。 該多晶片封裝構造200係可另包含一銲料270，係可接合至該隔板部141之底部至該基板110，使得該屏蔽間隔件140可電性與機械地固定在該基板110上。該銲料270之材質係可為錫鉛或是無鉛銲料。
再如第3圖所示，該多晶片封裝構造200係可另包含 一被動元件280，係可設置在該基板110上，並被該封膠體150密封，以加強多晶片的電性保護與電子特性。該被動元件280係可為電容、電感或電阻，可供加強多晶片的電性保護功能之元件。
再如第3圖所示，該基板110係可為球格陣列封裝基 板，複數個銲球290係設置於該基板110之一外表面113，故該些銲球290可為該多晶片封裝構造200之外接端子，以表面接合至外部電路板。
依據本創作之一第三具體實施例，提供另一種隔室 遮蔽之多晶片封裝構造300舉例說明於第4圖之截面示意圖，其中對應於第一具體實施例相同名稱與功能之元件以第一具體實施例的元件圖號表示，相同細部特徵不再贅述。該多晶片封裝構造300係包含一基板110、一第一晶片120、一第二晶片130、一屏蔽間隔件140、一封膠體150以及一金屬遮蔽層160。
如第4圖所示，該基板110係包含一接地層111。該 第一晶片120係設置於該基板110之內表面112上，例如覆晶接合方式。該第二晶片130亦設置於該基板110之內表面112上。該第一晶片120係可為特殊應用積體電路(ASIC)晶片；該第二晶片130係可為動態隨機存取記憶體(DRAM)晶片，其具體可為DDR、DDR2或DDR3等。該屏蔽間隔件140係結合在該基板110上，該屏蔽間隔件140係可為一金屬蓋，其對該基板110之結合方式係可為利用銲料371之接合、該屏蔽間隔件140之底部插銷372對該基板110之一對應插槽之結合、或以上兩者的組合。該屏蔽間隔件140係間隔在該第一晶片120與該第二晶片130之間並電性連接至該接地層111。該封膠體150係形成於該基板110上，並密封該第一晶片120、該第二晶片130與該屏蔽間隔件140。該金屬遮蔽層160係形成在該封膠體150之一上表面151上，並電性連接至該屏蔽間隔件140。該金屬遮蔽層160係可為服貼於該封膠體150表面之遮蔽型金屬濺鍍層。該屏蔽間隔件140之一第一設置高度H1係不小於該第一晶片120之一第二設置高度H2，且不大於該封膠體150之一封裝厚度，以使該屏蔽間隔件140內置於該封膠體150中。在 本實施例中，該屏蔽間隔件140之該第一設置高度H1係接近或等於該封膠體150之封裝厚度。該屏蔽間隔件140係能完全罩合該第一晶片120。
因此，本創作揭示一種隔室遮蔽之多晶片封裝構造，利用內置型屏蔽間隔件、外塗式金屬遮蔽層以及基板接地層等多面不同元件的內外遮蔽組合以降低多晶片間電磁波的干擾，可降低多晶片封裝體中各個晶片彼此的電磁波干擾的效果，並且不需要傳統的外加金屬蓋(或金屬片)而有效降低封裝高度。
再如第4圖所示，該封膠體150係可具有一模封通道孔152，由該上表面151連通至該屏蔽間隔件140，該金屬遮蔽層160係經由該模封通道孔152電性連接至該屏蔽間隔件140，故該金屬遮蔽層160與該屏蔽間隔件140之間有一較短縱向導接路徑。該金屬遮蔽層160係更形成於該模封通道孔152中，使得該金屬遮蔽層160直接導接至該屏蔽間隔件140。較佳地，在該金屬遮蔽層160形成之前，該屏蔽間隔件140局部外露在該封膠體150之上表面151之部位係可作為鑽孔形成該模封通道孔152之辨識點。
再如第4圖所示，該多晶片封裝構造300係可另包含一被動元件380，係可設置在該基板110上。此外，該基板110係可為球格陣列封裝基板，複數個銲球390係設置於該基板110之一外表面113，故該些銲球290可為該多晶片封裝構造300之外接端子，以表面接合至外部電路板。
以上所揭露的僅為本創作較佳實施例而已，當然不 能以此來限定本創作之權利範圍，因此依本創作權利要求所作的等同變化，仍屬本創作所涵蓋的範圍。
H1‧‧‧第一設置高度
H2‧‧‧第二設置高度
T‧‧‧封裝厚度
100‧‧‧隔室遮蔽之多晶片封裝構造
110‧‧‧基板
111‧‧‧接地層
112‧‧‧內表面
113‧‧‧外表面
114‧‧‧缺口槽
115‧‧‧側邊
120‧‧‧第一晶片
121‧‧‧第一凸塊
130‧‧‧第二晶片
131‧‧‧第二凸塊
140‧‧‧屏蔽間隔件
141‧‧‧隔板部
142‧‧‧遮板部
143‧‧‧開口
150‧‧‧封膠體
151‧‧‧上表面
152‧‧‧模封通道孔
153‧‧‧側面
160‧‧‧金屬遮蔽層

Claims (12)

  1. 一種隔室遮蔽之多晶片封裝構造，包含：一基板，係包含一接地層；一第一晶片，係設置於該基板上；一第二晶片，係設置於該基板上；一屏蔽間隔件，係結合在該基板上，該屏蔽間隔件係間隔在該第一晶片與該第二晶片之間並電性連接至該接地層；一封膠體，係形成於該基板上，並密封該第一晶片、該第二晶片與該屏蔽間隔件；以及一金屬遮蔽層，係形成在該封膠體之一上表面上，並電性連接至該屏蔽間隔件；其中該屏蔽間隔件之一第一設置高度係不小於該第一晶片之一第二設置高度，且不大於該封膠體之一封裝厚度，以使該屏蔽間隔件內置於該封膠體中。
  2. 如申請專利範圍第1項所述之隔室遮蔽之多晶片封裝構造，其中該封膠體係具有一模封通道孔，由該上表面連通至該屏蔽間隔件，該金屬遮蔽層係經由該模封通道孔電性連接至該屏蔽間隔件。
  3. 如申請專利範圍第2項所述之隔室遮蔽之多晶片封裝構造，其中該金屬遮蔽層係更形成於該模封通道孔中。
  4. 如申請專利範圍第2項所述之隔室遮蔽之多晶片封裝構造，其中該屏蔽間隔件係具有一隔板部以及一遮板部，該隔板部係阻隔於該第一晶片與該第二晶片之間，該遮板部係連接該隔板部並位於該第一晶片之上方，並且該模封通道孔 連通至該遮板部。
  5. 如申請專利範圍第4項所述之隔室遮蔽之多晶片封裝構造，另包含一銲料，係接合至該隔板部之底部至該基板。
  6. 如申請專利範圍第1項所述之隔室遮蔽之多晶片封裝構造，其中該屏蔽間隔件係具有一開口，係朝向遠離該第二晶片之方向。
  7. 如申請專利範圍第1項所述之隔室遮蔽之多晶片封裝構造，其中該金屬遮蔽層係更形成在該封膠體之兩對稱側面。
  8. 如申請專利範圍第7項所述之隔室遮蔽之多晶片封裝構造，其中該金屬遮蔽層係更延伸至該基板之對應側邊，以連接至該接地層。
  9. 如申請專利範圍第1項所述之隔室遮蔽之多晶片封裝構造，其中該基板形成有該封膠體之一內表面係形成有一缺口槽，以顯露該接地層，該屏蔽間隔件係經由該缺口槽接合至該接地層。
  10. 如申請專利範圍第1項所述之隔室遮蔽之多晶片封裝構造，另包含一被動元件，係設置在該基板上，並被該封膠體密封。
  11. 如申請專利範圍第1至10項任一項所述之隔室遮蔽之多晶片封裝構造，其中該基板係為一模組板。
  12. 如申請專利範圍第1至10項任一項所述之隔室遮蔽之多晶片封裝構造，其中該基板係為球格陣列封裝基板，複數個銲球係設置於該基板之一外表面。
TW104213071U 2015-08-13 2015-08-13 隔室遮蔽之多晶片封裝構造 TWM517418U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW104213071U TWM517418U (zh) 2015-08-13 2015-08-13 隔室遮蔽之多晶片封裝構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW104213071U TWM517418U (zh) 2015-08-13 2015-08-13 隔室遮蔽之多晶片封裝構造

Publications (1)

Publication Number Publication Date
TWM517418U true TWM517418U (zh) 2016-02-11

Family

ID=55811547

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104213071U TWM517418U (zh) 2015-08-13 2015-08-13 隔室遮蔽之多晶片封裝構造

Country Status (1)

Country Link
TW (1) TWM517418U (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI635595B (zh) * 2017-08-28 2018-09-11 晨星半導體股份有限公司 電路板及晶片封裝體
TWI636540B (zh) * 2016-12-05 2018-09-21 矽品精密工業股份有限公司 半導體封裝件及半導體封裝件的製法
US11304347B2 (en) 2020-05-19 2022-04-12 Pegatron Corporation Electronic device
TWI766164B (zh) * 2019-05-28 2022-06-01 力成科技股份有限公司 封裝結構

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI636540B (zh) * 2016-12-05 2018-09-21 矽品精密工業股份有限公司 半導體封裝件及半導體封裝件的製法
TWI635595B (zh) * 2017-08-28 2018-09-11 晨星半導體股份有限公司 電路板及晶片封裝體
TWI766164B (zh) * 2019-05-28 2022-06-01 力成科技股份有限公司 封裝結構
US11304347B2 (en) 2020-05-19 2022-04-12 Pegatron Corporation Electronic device

Similar Documents

Publication Publication Date Title
US11031366B2 (en) Shielded electronic component package
KR102361804B1 (ko) 부분 emi 차폐 기능을 갖춘 반도체 디바이스 및 그 제조 방법
US8890628B2 (en) Ultra slim RF package for ultrabooks and smart phones
US20180096967A1 (en) Electronic package structure and method for fabricating the same
US8912959B2 (en) Packaging structure and method of fabricating the same
US8299610B1 (en) Semiconductor device having RF shielding and method therefor
US9362209B1 (en) Shielding technique for semiconductor package including metal lid
US8766416B2 (en) Semiconductor package and fabrication method thereof
US20070176281A1 (en) Semiconductor package
US20120286415A1 (en) Method of producing semiconductor module and semiconductor module
TW201605010A (zh) 封裝結構及其製法
US9018741B2 (en) Semiconductor package and manufacturing method thereof
CN103165563B (zh) 半导体封装件及其制法
JP2009302227A5 (zh)
US10847480B2 (en) Semiconductor package with in-package compartmental shielding and fabrication method thereof
US20110298102A1 (en) Semiconductor package and method of manufacturing the semiconductor package
TWM517418U (zh) 隔室遮蔽之多晶片封裝構造
US20150282328A1 (en) Communication module
US20150123251A1 (en) Semiconductor package
US8703535B2 (en) Integrated circuit packaging system with warpage preventing mechanism and method of manufacture thereof
US20180331049A1 (en) Chip on film package
CN112151468A (zh) 天线封装模组及天线封装工艺
US9704812B1 (en) Double-sided electronic package
CN115939109A (zh) 封装结构、封装结构的制作方法及电子设备
TWI416694B (zh) 全罩式屏蔽至接地銲球之晶片封裝構造