TW201822324A - 半導體封裝件及半導體封裝件的製法 - Google Patents

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Abstract

一種半導體封裝件及半導體封裝件的製法，該半導體封裝件包含一載板、一第一封裝組件與一第二封裝組件，該第一封裝組件設置於該載板的設置面且包含至少一第一電子元件與包覆該至少一第一電子元件的一第一封裝膠體，該第二封裝組件設置於該載板的設置面且包含至少一第二電子元件與包覆該至少一第二電子元件的一第二封裝膠體，該第一封裝膠體的電磁波損耗率大於該第二封裝膠體的電磁波損耗率，使半導體封裝件能兼具抗電磁干擾以及良好的電磁輻射或感應效率。

Description

半導體封裝件及半導體封裝件的製法
本創作是關於一種半導體封裝件及半導體封裝件的製法，特別是指兼具抗電磁干擾以及提升電磁輻射或感應效率的半導體封裝件及半導體封裝件的製法。
由於電子產業的蓬勃發展，電子產品朝向小型化及高速化的目標發展，尤其是無線通訊產業的發展已普遍運用整合於各類電子產品，例如行動電話、筆記型電腦、智慧型手機、平板電腦…等，故前述電子產品使用具無線通訊功能的半導體封裝件。部份半導體封裝件內部具有天線或是天線附屬電路，但天線可能相鄰設置數位積體電路、數位訊號處理器(Digital Signal Processor, DSP)、基頻(Base Band, BB)晶片或射頻(Radio Frequency, RF)晶片…等，造成電磁干擾的現象，因此必需進行電磁屏蔽(Electromagnetic Shielding)處理。
以下配合製法說明習知半導體封裝件，請參考圖1，於一載板10的一表面設置一第一電子元件11、一第二電子元件12與一屏蔽牆13，該屏蔽牆13可為金屬牆，其中該第一電子元件11與該第二電子元件12為分離設置，該屏蔽牆13位於該第一電子元件11與該第二電子元件12之間。該第一電子元件11可為需要抗電磁干擾處理的元件，例如前述的數位積體電路、數位訊號處理器、基頻晶片或射頻晶片…等，該第二電子元件12可為前述的天線。
請參考圖2，在該載板10上形成一封裝膠體14，該封裝膠體14包覆該第一電子元件11、該第二電子元件12與該屏蔽牆13。請參考圖3，在該封裝膠體14的表面挖槽以形成一開口15，使該屏蔽牆13外露於該開口15。請參考圖4，在該封裝膠體14的表面對應於該第一電子元件11的部位形成一屏蔽層16，該屏蔽層16可為金屬層，且該屏蔽層16填入該開口15內以連接該屏蔽牆13，完成習知半導體封裝件100。需說明的是，半導體封裝件100可包含更多電子元件，在此僅以該第一電子元件11與該第二電子元件12為例說明；此外，該載板10可為線路板且電性連接該第一電子元件11與該第二電子元件12，且該載板10種類繁多並為業界的公知常識，在此不加以贅述。
如此一來，該第一電子元件11被該屏蔽牆13與該屏蔽層16包圍，故對於該第一電子元件11來說，該屏蔽牆13能屏蔽來自於該第二電子元件12的電磁波，該屏蔽層16能屏蔽來自於外界環境的電磁波，而能避免該第一電子元件11受到電磁干擾的問題；另一方面，該第二電子元件12沒有被屏蔽，故該第二電子元件12有效能對外輻射電磁波或感應外界電磁波。
此外，該封裝膠體14也能採用具損耗電磁波功能的封裝膠體，例如該封裝膠體14可包含環氧樹脂(epoxy resin)與掺在環氧樹脂內而與環氧樹脂混合的抗電磁干擾材料，抗電磁干擾材料可為吸波材料或微金屬材料。
然而，因為該第一電子元件11與該第二電子元件12都被包覆在具相同抗電磁干擾材料的該封裝膠體14內，當該封裝膠體14的損耗電磁波能力較高，雖可有助於該第一電子元件11抗電磁干擾，但卻相對限制該第二電子元件12對外輻射電磁波或感應外界電磁波的效率；相反的，當該封裝膠體14的損耗電磁波能力較低，雖可有助於提升該第二電子元件12對外輻射電磁波或感應外界電磁波的效率，但卻相對降低該第一電子元件11抗電磁干擾的功能。是以，該封裝膠體14的材質選用往往無法同時滿足該第一電子元件11與該第二電子元件12的需求。
有鑒於此，本創作的主要目的是提供一種半導體封裝件與半導體封裝件的製法，使本創作半導體封裝件能兼具抗電磁干擾以及提升電磁輻射或感應的效率，克服先前技術所述問題。
本創作半導體封裝件包含： 一載板，具有一設置面； 一第一封裝組件，設置於該載板的該設置面，該第一封裝組件包含至少一第一電子元件與包覆該至少一第一電子元件的一第一封裝膠體；以及 一第二封裝組件，設置於該載板的該設置面，該第二封裝組件包含至少一第二電子元件與包覆該至少一第二電子元件的一第二封裝膠體，該第一封裝膠體的電磁波損耗率大於該第二封裝膠體的電磁波損耗率。
根據本創作的結構，該第一封裝膠體與該第二封裝膠體分別為不同的封裝膠體，故本創作能依照該第一電子元件與該第二電子元件對於抗電磁干擾的需求而分別設定該第一封裝膠體與該第二封裝膠體的電磁波損耗率，進而同時滿足該第一電子元件與該第二電子元件的需求，達到雙贏狀態。此外，和先前技術相比，本創作未設置屏蔽牆，故本創作的成本能相對於習知半導體封裝件的成本更低。
本創作半導體封裝件的製法包含： 於一載板的一設置面設置至少一第一電子元件與至少一第二電子元件； 於該載板的該設置面形成一第一封裝膠體，且使該第一封裝膠體包覆該至少一第一電子元件；以及 於該載板的該設置面形成一第二封裝膠體，且使該第二封裝膠體包覆該至少一第二電子元件，該第一封裝膠體的電磁波損耗率大於該第二封裝膠體的電磁波損耗率。
根據本創作的製法，本創作不需在封裝膠體挖槽以形成開口，故本創作製法能相較於習知半導體封裝件的製法更為簡化。
請參考圖5，本創作半導體封裝件的實施例包含一載板20、一第一封裝組件30與一第二封裝組件40。
該載板20為線路板而具有導電線路，其種類繁多並為業界的公知常識，在此不加以贅述。該載板20具有一設置面21，該設置面21可為該載板20的頂面或底面。
該第一封裝組件30設置於該載板20的設置面21，該第一封裝組件30包含至少一第一電子元件31與一第一封裝膠體32，或進一步包含一屏蔽元件33。該至少一第一電子元件31設置於該載板20的設置面21，其可以打線方式電性連接該載板20上的導電線路，或者以覆晶(flip-chip)方式設置於該載板20的設置面21，圖5是以覆晶方式設置於該載板20的一個第一電子元件31為例，該第一電子元件31通過焊球34而電性連接該載板20上的導電線路。該第一封裝膠體32設置於該載板20的設置面21並包覆該第一電子元件31，該屏蔽元件33係完全包覆該第一封裝膠體32。
如圖5所示，該屏蔽元件33的一實施例可為一體成型的層狀金屬構件，該屏蔽元件33形成在該第一封裝膠體32的表面並延伸連接到該載板20的設置面21，故該屏蔽元件33係完全包覆該第一封裝膠體32。如圖6所示，該屏蔽元件35的另一實施例可為非一體成型的組件，例如為組合式組件，該屏蔽元件35可包含一屏蔽底座351與一屏蔽蓋352，該屏蔽底座351具有一容置空間，該屏蔽底座351設置於該載板20的設置面21，該第一封裝膠體32與該第一電子元件31位於該屏蔽底座351的該容置空間，該屏蔽蓋352設置於該屏蔽底座351以完全覆蓋該第一封裝膠體32與該第一電子元件31。其中，該屏蔽元件33、35、該屏蔽底座351與該屏蔽蓋352可為銅(Cu)層、鎳(Ni)層、鐵層(Fe)、鋁(Al)層或不鏽鋼層…等製成的構件。
該第二封裝組件40設置於該載板20的設置面21，亦即該第二封裝組件40與該第一封裝組件30設置於該載板20的相同表面，且該第二封裝組件40可鄰設該第一封裝組件30。該第二封裝組件40包含至少一第二電子元件41與一第二封裝膠體42，該至少一第二電子元件41設置於該載板20的設置面21且與該第一電子元件31分離設置。該第二封裝膠體42設置於該載板20的設置面21並包覆該至少一第二電子元件41，其中，如圖5所示，本創作實施例以一個第二電子元件41為例，且該第二封裝膠體42的側面可鄰設該屏蔽元件33、35的側面。
本創作實施例中，該第一封裝膠體32的電磁波損耗率大於該第二封裝膠體42的電磁波損耗率。舉例而言，該第一封裝膠體32可包含環氧樹脂(epoxy resin)與掺在環氧樹脂內而與環氧樹脂混合的抗電磁干擾材料，或者，該第一封裝膠體32可包含聚合物材料(polymer material)與掺在聚合物材料內而與聚合物材料混合的抗電磁干擾材料；該第二封裝膠體42可為環氧樹脂(epoxy resin)或聚合物材料(polymer material)製成的構件。所述抗電磁干擾材料可為吸波材料或微金屬材料，所述微金屬材料可為鎂或鋁，而該第一封裝膠體32與該第二封裝膠體42整體仍為絕緣體。其中，所述抗電磁干擾材料係用以吸收或反射電磁波，故使含有抗電磁干擾材料的該第一封裝膠體32的電磁波損耗率能大於該第二封裝膠體42的電磁波損耗率。
根據本創作的結構，因為該第一封裝膠體32與該第二封裝膠體42分別為不同的兩個封裝膠體，故本創作能依照該第一電子元件31與該第二電子元件41對於抗電磁干擾的需求而分別設定該第一封裝膠體32與該第二封裝膠體42的電磁波損耗率，本創作實施例是以該第一電子元件31可為需要抗電磁干擾處理的元件，例如數位積體電路、數位訊號處理器、基頻晶片或射頻晶片…等為例，該第二電子元件12可為收及/或發電磁波構件，所述收及/或發電磁波構件可以天線為例。
如此一來，對於該第一電子元件31來說，該第一封裝膠體32能損耗來自於該第二電子元件41與外界環境的電磁波，而能避免該第一電子元件31受到電磁干擾的問題；另一方面，該第二封裝膠體42可不具抗電磁干擾材料，故電磁波損耗率較低，使該第二電子元件41能有效對外輻射電磁波或感應外界電磁波。再者，本創作藉由該屏蔽元件33、35的設置，對於該第一電子元件31來說，該屏蔽元件33、35能進一步屏蔽來自於該第二電子元件41與外界環境的電磁波，因此本創作透過該第一封裝膠體32與該屏蔽元件33、35可有效對該第一電子元件31抗電磁干擾。
以下配合製法說明本創作的半導體封裝件，請參考圖7，於一載板20的一設置面21設置至少一第一電子元件31與至少一第二電子元件41，該至少一第一電子元件31與該至少一第二電子元件41為分離設置。本創作實施例僅以一個第一電子元件31與一個第二電子元件41為例說明，但不以此為限。
請參考圖8，於該載板20的設置面21形成一第一封裝膠體32，且使該第一封裝膠體32包覆該第一電子元件31。請參考圖9，本創作可進一步設置一屏蔽元件33，該屏蔽元件33的一實施例為一體成型的層狀金屬構件，該屏蔽元件33形成在該第一封裝膠體32的表面並延伸連接到該載板20的設置面21，該屏蔽元件33可為濺鍍(sputtering)成形的構件。請參考圖10，該屏蔽元件35的另一實施例可為組合式組件，例如該屏蔽元件35可包含設置在該載板20之設置面21的一屏蔽底座351與設置於該屏蔽底座351的一屏蔽蓋352，其中，該第一封裝膠體32與該第一電子元件31位於該屏蔽底座351內，該屏蔽蓋352設置於該屏蔽底座351以完全覆蓋該第一封裝膠體32與該第一電子元件31。
請參考圖5，於該載板20的設置面21形成一第二封裝膠體42，且使該第二封裝膠體42包覆該第二電子元件41，完成本創作的半導體封裝件。
於本創作製法中，該第一封裝膠體32與該第二封裝膠體42可透過模壓方式或點膠方式製造而得，舉例來說，請配合參考圖11，模壓需準備一模具50，該模具50具有對應於該第一電子元件31的第一模穴51與對應於第二電子元件41的第二模穴52，其中該第一模穴51設有封裝膠53，該第二模穴52為空模穴。模壓時將該載板20結合於該模具50，使該第一電子元件31浸入第一模穴51的封裝膠53，且使該第二電子元件41位於該第二模穴52中。是以，當該封裝膠53固化成型，並分離該載板20與模具50，該封裝膠53即成為圖8所示的第一封裝膠體32。而當完成該第一封裝膠體32與圖9或圖10所示的屏蔽元件33、35後，可以點膠方式形成圖5所示的該第二封裝膠體42。
以本創作的製法而言，和先前技術相比，本創作不需在圖3所示的封裝膠體14挖槽以形成開口15，故本創作製法能更為簡化，且成本更低。
需說明的是，本創作僅以該第一電子元件31與該第二電子元件41為例說明，所述半導體封裝件可包含更多電子元件，此為業界的公知常識，在此不加以贅述。
100‧‧‧半導體封裝件
10‧‧‧載板
11‧‧‧第一電子元件
12‧‧‧第二電子元件
13‧‧‧屏蔽牆
14‧‧‧封裝膠體
15‧‧‧開口
16‧‧‧屏蔽層
20‧‧‧載板
21‧‧‧設置面
30‧‧‧第一封裝組件
31‧‧‧第一電子元件
32‧‧‧第一封裝膠體
33、35‧‧‧屏蔽元件
34‧‧‧焊球
351‧‧‧屏蔽底座
352‧‧‧屏蔽蓋
40‧‧‧第二封裝組件
41‧‧‧第二電子元件
42‧‧‧第二封裝膠體
50‧‧‧模具
51‧‧‧第一模穴
52‧‧‧第二模穴
53‧‧‧封裝膠
圖1：習知半導體封裝件製法於載板的一表面設置第一電子元件、第二電子元件與屏蔽牆的示意圖。 圖2：於圖1的載板上形成封裝膠體的示意圖。 圖3：於圖2的封裝膠體形成開口的示意圖。 圖4：習知半導體封裝件的示意圖。 圖5：本創作半導體封裝件實施例的示意圖。 圖6：本創作半導體封裝件另一實施例的示意圖。 圖7：本創作半導體封裝件製法於載板的設置面設置第一電子元件與第二電子元件的示意圖。 圖8：於圖6的載板上形成第一封裝膠體的示意圖。 圖9：於圖7的第一封裝膠體上形成屏蔽元件之一實施例的示意圖。 圖10：於圖7的第一封裝膠體上形成屏蔽元件之另一實施例的示意圖。 圖11：本創作進行模壓的示意圖。

Claims (22)

  1. 一種半導體封裝件，包含： 一載板，具有一設置面； 一第一封裝組件，設置於該載板的該設置面，該第一封裝組件包含至少一第一電子元件與包覆該至少一第一電子元件的一第一封裝膠體；以及 一第二封裝組件，設置於該載板的該設置面，該第二封裝組件包含至少一第二電子元件與包覆該至少一第二電子元件的一第二封裝膠體，該第一封裝膠體的電磁波損耗率大於該第二封裝膠體的電磁波損耗率。
  2. 如請求項1所述之半導體封裝件，該第一封裝組件鄰設該第二封裝組件。
  3. 如請求項2所述之半導體封裝件，該第一封裝組件進一步包含一屏蔽元件，該屏蔽元件係完全包覆該第一封裝膠體，且該第二封裝膠體的側面鄰設該屏蔽元件的側面。
  4. 如請求項3所述之半導體封裝件，該屏蔽元件為一體成型的層狀金屬構件，該屏蔽元件設置在該第一封裝膠體的表面並延伸連接到該載板的該設置面。
  5. 如請求項3所述之半導體封裝件，該屏蔽元件為非一體成型的組件。
  6. 如請求項5所述之半導體封裝件，該屏蔽元件包含一屏蔽底座與一屏蔽蓋，該屏蔽底座具有一容置空間，該屏蔽底座設置於該載板的該設置面，該第一封裝膠體與該至少一第一電子元件位於該屏蔽底座的該容置空間，該屏蔽蓋設置於該屏蔽底座以覆蓋該第一封裝膠體與該至少一第一電子元件。
  7. 如請求項1至6中任一項所述之半導體封裝件，該第一封裝膠體包含抗電磁干擾材料。
  8. 如請求項7所述之半導體封裝件，所述抗電磁干擾材料為吸波材料或微金屬材料。
  9. 如請求項8所述之半導體封裝件，所述微金屬材料包含鎂或鋁。
  10. 如請求項1所述之半導體封裝件，該至少一第二電子元件為收及/或發電磁波構件。
  11. 如請求項10所述之半導體封裝件，所述收及/或發電磁波構件為天線。
  12. 一種半導體封裝件的製法，包含： 於一載板的一設置面設置至少一第一電子元件與至少一第二電子元件； 於該載板的該設置面形成一第一封裝膠體，且使該第一封裝膠體包覆該至少一第一電子元件；以及 於該載板的該設置面形成一第二封裝膠體，且使該第二封裝膠體包覆該至少一第二電子元件，該第一封裝膠體的電磁波損耗率大於該第二封裝膠體的電磁波損耗率。
  13. 如請求項12所述之半導體封裝件的製法，進一步設置一屏蔽元件，該屏蔽元件完全包覆該第一封裝膠體。
  14. 如請求項13所述之半導體封裝件的製法，該屏蔽元件為一體成型的層狀金屬構件，該屏蔽元件形成在該第一封裝膠體的表面並延伸連接到該載板的設置面。
  15. 如請求項14所述之半導體封裝件的製法，該屏蔽元件為濺鍍成形的構件。
  16. 如請求項13所述之半導體封裝件的製法，進一步設置一屏蔽元件，該屏蔽元件為非一體成型的組件。
  17. 如請求項16所述之半導體封裝件的製法，該屏蔽元件包含一屏蔽底座與一屏蔽蓋，該屏蔽底座具有一容置空間，該屏蔽底座設置於該載板的該設置面，該第一封裝膠體與該至少一第一電子元件位於該屏蔽底座的該容置空間，該屏蔽蓋設置於該屏蔽底座以覆蓋該第一封裝膠體與該至少一第一電子元件。
  18. 如請求項12至17中任一項所述之半導體封裝件的製法，該第一封裝膠體包含抗電磁干擾材料。
  19. 如請求項18所述之半導體封裝件的製法，所述抗電磁干擾材料為吸波材料或微金屬材料。
  20. 如請求項19所述之半導體封裝件的製法，所述微金屬材料包含鎂或鋁。
  21. 如請求項12所述之半導體封裝件的製法，該至少一第二電子元件為收及/或發電磁波構件。
  22. 如請求項21所述之半導體封裝件的製法，所述收及/或發電磁波構件為天線。
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