CN104731744A - 一种基于SiP的可重构嵌入式计算机模块 - Google Patents
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Abstract
本发明公开了一种基于SiP的可重构嵌入式计算机模块，包括基于DSP的最小系统SiP模块，SiP模块包括DSP、FPGA、自举配置单元以及配置数据接口单元；该模块的功能与性能以及体系结构的确定是在多个型号任务的需求分析的基础上进行的共性提炼，因此该模块在功能、性能上具有广泛的适用性。本发明采用DSP+FPGA标准化体系结构，将FPGA可重构技术和SiP小型化封装技术充分结合到了一起，不仅降低了功耗、减小了体积、提高了可靠性，同时由于其通用性的设计，大大提高了此模块的应用范围，方便了后期的维护和升级。
Description
技术领域
本发明涉及一种基于SiP的可重构嵌入式计算机模块，尤其适用于有小型化、轻质化、高性能和高可靠需求的弹载武器系统。
背景技术
随着导弹武器系统对导弹射程、机动能力、可靠性等方面需求的升级，导弹总体对导弹系统的小型化、轻质化、高性能和高可靠的要求越来越高。
在以往的设计中，采用封装好的器件搭建的计算机电路，占用了较大的印制板面积和系统的体积，无法满足导弹系统小型化、微型化的发展趋势。
采用SiP技术，不但可以使整个系统的设计复杂度较小，减少设计风险，降低开发费用，还可以可大幅度降低系统的体积、功耗和重量，满足微型嵌入式系统在这方面的需求；同时由于SiP采用裸片直接封装技术，芯片之间的连线很短，整个系统寄生电容和电阻就很小，便于提高系统的性能；此外，SiP将系统PCB板的复杂布线移到封装内部，提高了系统可靠性。
在以往的设计中，FPGA已经广泛应用于弹载信号处理系统中，成为弹上计算机的核心器件，然而其在环境中的可靠性设计是一个难题。一方面，FPGA软件可能受到外部空间环境影响而产生各种问题，其导致的后果是严重的甚至是灾难性的；另一方面，当FPGA软件本身存在设计缺陷或者由于武器系统改变应用需求时，若能实现不拆弹环境下FPGA软件的更新升级，其软件系统的生命周期便可以得到延长，同时产生的经济效益也是不可估量的。
采用SiP技术实现FPGA的重构，既可以提高SiP模块的灵活性和通用性，满足系统小型化、轻质化的要求，又可以简化测试流程，减少功耗，降低器件成本，同时提高了FPGA的资源利用率，降低器件的损坏率，增强了模块的可靠性；最主要的是通过FPGA可重构技术，可以在不拆弹的情况下对FPGA进行升级；另外长期贮存需要一定的容错能力，通过可重构技术可以在系统中备份多个版本，以备不时之需。
发明内容
本发明的目的在于解决上述问题，提供一种基于SiP的可重构嵌入式计算机模块，为系统小型化、轻质化、高性能和高可靠的需求提供解决方案。
为了实现上述目的，本发明所采用的技术方案是：
一种基于SiP的可重构嵌入式计算机模块，包括基于DSP的最小系统SiP模块，SiP模块包括DSP、FPGA、自举配置单元以及配置数据接口单元；其中，
FPGA，用于接收来自于PROM的配置数据或者经过DSP转换来自于自举配置单元的配置数据；
自举配置单元，采用FLASH接口，保存预先装好的FPGA配置数据、多任务的配置数据或备份的配置数据；
DSP包括配置信号发生单元和时序状态转换单元；
配置信号发生单元，用于产生配置FPGA所需的配置数据和时序；
时序状态转换单元，一方面实现FPGA配置方式的状态切换；另一方面将配置信号发生单元产生的信号转换成FPGA配置接口所需的信号；
配置数据接口单元，通过RS-422接口从弹上控制计算机接收FPGA配置数据；
DSP的管脚GP3、GP10、GP11、GP8、GP9分别与FPGA的管脚/PROGRAM、/CS、/WRITE、/INIT以及DONE相连，DSP的管脚GP12、GP13和GP15均连接到FPGA的管脚M[0,2]上；DSP的管脚ADDRESS、DATA、/WE以及/OE对应连接到自举配置单元FLASH的对应管脚上。
还包括另一个自举配置单元，该自举配置单元采用PROM接口，用于保存预先装好的FPGA配置数据。
所述配置数据接口单元包括4路RS-422A智能串行异步通讯接口，通过RS422通讯接口实现外设与模块的通信。
所述DSP的时序状态转换单元能够实现多种配置模式的切换，包括
模式1：默认状态，上电过程直接通过采用PROM接口的自举配置单元对FPGA进行配置加载；
模式2：模式配置，上电过程直接通过采用FLASH接口的自举配置单元对FPGA进行配置加载；
模式3：DSP实时接收弹上控制计算机传送的配置数据，在线更新FPGA数据。
所述模式1，将FPGA的M0、M1、M2模式配置引脚作下拉处理，FPGA上电后默认为从PROM进行串行加载。
所述模式2，上电后，DSP从采用FLASH接口的自举配置单元中读取预先装订好的FPGA重构代码，通过对可配置I/O的控制实现对FPGA加载模式的配置，从而完成FPGA代码重构。
所述模式3，通过RS-422接口在线完成重构代码的传输，在线完成FPGA代码更新。
所述FPGA代码重构采用Serial Master模式实现。
与现有技术相比，本发明具有以下有益效果：
1)该模块的功能与性能以及体系结构的确定是在多个型号任务的需求分析的基础上进行的共性提炼，因此该模块在功能、性能上具有广泛的适用性。
2)基于SiP的可重构嵌入式计算机模块采用DSP+FPGA体系架构，DSP易于实现复杂控制逻辑或算法，FPGA易于实现规则算法和接口控制逻辑。利用DSP和FPGA可编程特性可实现面对不同型号任务的不同需求，实现不同的控制算法和对不同外设的控制，该体系结构有效提高了基于SiP的可重构嵌入式计算机模块的通用性和灵活性。
3)基于SiP的可重构嵌入式计算机模块采用SIP技术，将DSP、FPGA、FLASH、RAM裸芯集成在一个48mm×48mm×6mm的腔体内。相比传统用已封装芯片构成的最小系统，体积大大减小，同时由于SiP采用裸片直接封装技术，芯片之间的连线很短，整个系统寄生电容和电阻很小，有效提高系统的性能,降低系统功耗；此外，SiP将系统PCB板的复杂布线固化到封装内部，相比传统PCB布板的不确定性，提高了系统可靠性。可见，基于SiP的可重构嵌入式计算机模块具有小型化、功能集成化、功耗低、可靠性高的优点。
4)基于SiP的可重构嵌入式计算机模块采用全局可重构技术，即直接通过DSP片外FLASH对FPGA进行配置加载(模式配置)，或是通过DSP实时接收地面测试发控系统传送的配置数据，对FPGA进行配置加载(模式配置)。该种模式，可实现在不拆弹的情况下对FPGA进行更新升级或是实现在线测试和故障快速定位，有效提高了系统产品的可维护性。
综上，本发明采用DSP+FPGA标准化体系结构，将FPGA可重构技术和SiP小型化封装技术充分结合到了一起，不仅降低了功耗、减小了体积、提高了可靠性，同时由于其通用性的设计，大大提高了此模块的应用范围，方便了后期的维护和升级。
附图说明
图1为本发明的模块组成框图；
图2为本发明逻辑关系示意图；
图3为本发明DSP IO硬件连接示意图；
图4为本发明DSP控制FPGA重构软件流程图；
图5为本发明FPGA配置过程图。
具体实施方式
下面结合附图和具体实施例对本发明做进一步详细的说明。
参见图1，本发明是基于LCDSP0101型高速DSP研制的最小系统SiP模块，其中FPGA选用QPro Virtex 2.5V系列JQV600-4，SBSRAM选用存储器LCSM128K32，该芯片单片容量为128K×32bit(4Mbit)，FLASH选用2片JFM29LV160(1M×16bit)，单片容量为1M×16bit，按字模式配置时，具备1个8K字的扇区，2个4K字的扇区，1个16K字的扇区，以及31个32K字的扇区，FPGA不同功能的代码可存放在FLASH不同的扇区内。此外该模块还包含4路RS-422A智能串行异步通讯接口，通过RS422通讯接口实现外设与模块的通信。
图1所示的电路框图可以分为以下功能模块：配置数据接口单元、配置信号发生单元、时序状态转换、自举配置单元、FPGA功能单元，其逻辑关系如图2所示。各功能单元的功能和性能描述如下：
配置数据接口单元：该单元通过RS-422接口从弹上控制计算机接收FPGA配置数据；
配置信号发生单元：该单元产生配置FPGA所需的配置数据和时序；
时序状态转换单元：该单元一方面实现FPGA配置方式的状态切换：自举配置；另一方面将配置信号发生单元产生的信号转换成FPGA配置接口所需的信号；
自举配置单元1：PROM接口，保存预先装好的FPGA配置数据，根据实际情况可以选择是否需要保留；
自举配置单元2：FLASH接口，保存预先装好的FPGA配置数据、多任务的配置数据或备份的配置数据，必须保留；
FPGA功能单元：即FPGA，接收来自于PROM的配置数据或者来自于FLASH(经过DSP转换)的配置数据或者直接来自地面测试系统(经过DSP转化)的配置数据。
该系统在实际工作过程中，通过DSP的灵活控制，可以实现多种配置模式的切换，包括有：
1)上电过程直接通过PROM对FPGA进行配置加载(默认状态)；
模块硬件设计上将FPGA的M0、M1、M2模式配置引脚作下拉处理，FPGA上电后默认为从PROM进行串行加载。
2)直接通过DSP片外FLASH对FPGA进行配置加载(模式配置)；
模式2：上电后，DSP从片外FLASH中读取预先装订好的FPGA重构代码，通过对可配置I/O的控制实现对FPGA加载模式的配置，从而完成FPGA代码重构。
DSP的IO配置管脚如表1所示，硬件连接示意图如图3所示，软件实现流程如图4所示。
表1 DSP IO配置引脚
| DSP 接口 | FPGA功能 | 方向(相对DSP) |
| AWE | CCLK | KO |
| GP3 | PROG_B | KO |
| GP8 | INIT_B | KI |
| GP9 | DONE | KI |
| GP10 | CS | KO |
| GP11 | WRITE | KO |
| GP12 | M0 | KO |
| GP13 | M1 | KO |
| GP15 | M2 | KO |
| ED[0:7] | D[0:7] | KO |
FPGA代码重构采用Serial Master模式实现，FPGA的配置过程如图5所示，主要由3个阶段8个步骤组成。
第1阶段：启动和初始化，分为3个步骤。
FPGA上电正常后，通过PROG_B引脚低脉冲进行FPGA异步复位，使得FPGA内部逻辑清零；PROG_B拉高后，停止外部复位，INIT_B引脚会自动产生一个由低到高的跳变，指示FPGA内部初始化完成，可以进行数据下载；FPGA检测其专用的配置模式管脚M0～M2的电平，从而确定加载模式。
第2阶段：比特流加载，分为4个步骤。
INIT_B信号变高后，不需要额外的等待时间，JQV600就可以立即开始数据的配置。比特流数据在外部CCLK信号上升沿按字节方式置入。其中的Synchronization(同步)、Device ID Check(检测器件ID号和配置数据中的ID号是否匹配)、Load Configuration Data(下载数据流)和CRCCheck(CRC校验)对用户是完全透明的，同步字、配置数据中ID号和CRC校验和都是在生成配置数据文件时和配置数据一起打包，嵌入在配置数据文件当中。
第3阶段：Startup启动。
在成功校验CRC码位后，FPGA进入Startup状态。它是由8相状态机实现的，中间包括等待DCM锁相、DCI匹配等几个状态，最后FPGA释放外部DONE引脚，对外输出高阻态，由外部上拉高，指示FPGA加载成功。
3)DSP实时接收弹上控制计算机传送的配置数据，在线更新FPGA数据；
模式3：通过RS-422接口在线完成重构代码的传输，通过DSP实时接收地面测试发控系统传送的配置数据，对FPGA进行配置加载，掉电后，配置数据消失。该种模式主要实现系统的在线测试。
以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。
Claims (8)
1.一种基于SiP的可重构嵌入式计算机模块，其特征在于：包括基于DSP的最小系统SiP模块，SiP模块包括DSP、FPGA、自举配置单元以及配置数据接口单元；其中，
FPGA，用于接收来自于PROM的配置数据或者经过DSP转换来自于自举配置单元的配置数据；
自举配置单元，采用FLASH接口，保存预先装好的FPGA配置数据、多任务的配置数据或备份的配置数据；
DSP包括配置信号发生单元和时序状态转换单元；
配置信号发生单元，用于产生配置FPGA所需的配置数据和时序；
时序状态转换单元，一方面实现FPGA配置方式的状态切换；另一方面将配置信号发生单元产生的信号转换成FPGA配置接口所需的信号；
配置数据接口单元，通过RS-422接口从弹上控制计算机接收FPGA配置数据；
DSP的管脚GP3、GP10、GP11、GP8、GP9分别与FPGA的管脚/PROGRAM、/CS、/WRITE、/INIT以及DONE相连，DSP的管脚GP12、GP13和GP15均连接到FPGA的管脚M[0,2]上；DSP的管脚ADDRESS、DATA、/WE以及/OE对应连接到自举配置单元FLASH的对应管脚上。
2.根据权利要求1所述的基于SiP的可重构嵌入式计算机模块，其特征在于：还包括另一个自举配置单元，该自举配置单元采用PROM接口，用于保存预先装好的FPGA配置数据。
3.根据权利要求1或2所述的基于SiP的可重构嵌入式计算机模块，其特征在于：所述配置数据接口单元包括4路RS-422A智能串行异步通讯接口，通过RS422通讯接口实现外设与模块的通信。
4.根据权利要求2所述的基于SiP的可重构嵌入式计算机模块，其特征在于：所述DSP的时序状态转换单元能够实现多种配置模式的切换，包括
模式1：默认状态，上电过程直接通过采用PROM接口的自举配置单元对FPGA进行配置加载；
模式2：模式配置，上电过程直接通过采用FLASH接口的自举配置单元对FPGA进行配置加载；
模式3：DSP实时接收弹上控制计算机传送的配置数据，在线更新FPGA数据。
5.根据权利要求4所述的基于SiP的可重构嵌入式计算机模块，其特征在于：所述模式1，将FPGA的M0、M1、M2模式配置引脚作下拉处理，FPGA上电后默认为从PROM进行串行加载。
6.根据权利要求4所述的基于SiP的可重构嵌入式计算机模块，其特征在于：所述模式2，上电后，DSP从采用FLASH接口的自举配置单元中读取预先装订好的FPGA重构代码，通过对可配置I/O的控制实现对FPGA加载模式的配置，从而完成FPGA代码重构。
7.根据权利要求4所述的基于SiP的可重构嵌入式计算机模块，其特征在于：所述模式3，通过RS-422接口在线完成重构代码的传输，在线完成FPGA代码更新。
8.根据权利要求6或7所述的基于SiP的可重构嵌入式计算机模块，其特征在于：所述FPGA代码重构采用Serial Master模式实现。
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
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