CN201138446Y - 一种可重构的运动控制器 - Google Patents

Abstract

本实用新型提供一种可重构运动控制器，由DSP计算子系统和FPGA子系统构成，所述的DSP计算子系统由DSP、SDRAM、非易失存储器、时钟电路和电源管理电路构成；其中SDRAM、非易失存储器、时钟电路分别与DSP连接，DSP子系统与FPGA子系统之间通过DSP的外部总线连接；所述FPGA子系统包括：脉冲模块、PWM模块、限位传感器输入模块、通用开关量输入模块、通用开关量输出模块、模拟量接口模块、编码器输入模块、DSP通信接口模块、主机通信接口模块，所述各个模块连接到Avalon总线上。本实用新型用于控制步进、伺服电机的运动，所设计的运动控制器在具有快速可重构的功能。

Description

一种可重构的运动控制器

技术领域

本实用新型涉及一种可重配置的用于控制步进、伺服电机运动的运动控制器，是一种可通过重配置从而改变其功能的运动控制器。

背景技术

早期的运动控制器专门针对某种数控设备的特定工艺而设计，这类控制器可以独立完成运动控制功能、工艺技术要求，甚至人机交互等功能，但它的开放性较差，用户不能根据应用需求而重组运动控制系统。现代运动控制器朝开放式的结构发展，采用专用ASIC芯片的运动控制器存在硬件结构柔性度差的缺点，硬件结构的改动即意味着重新布线和制板，因而未能很好地适应个性化、快速变化的制造业市场的需求。随着高密度高容量可编程逻辑器件技术的发展，FPGA(现场可编程逻辑阵列)芯片可以随时更改其逻辑组合实现新的功能，这意味着可以在一定的范围内不需重新布线而增加新的功能，因此在高性能开放式运动控制器中的应用越来越广泛。

然而，使用FPGA芯片的运动控制器未能有效地将运动控制器的硬件功能划分为独立模块单元，系统各个部件之间的连接耦合非常紧密，且依靠手工进行部件之间的连接和集成，其效率较低，所设计的运动控制器无论是后期维护或者升级、改动都相当困难。

实用新型内容

本实用新型的目的在于克服现有技术存在的不足，提供一种可重构的运动控制器，以适应现代个性化、快速变化的制造业市场的需求，本实用新型通过如下技术方案实现：

一种可重构运动控制器，由DSP计算子系统1和FPGA子系统4构成；所述的DSP计算子系统1由DSP、SDRAM、非易失存储器、时钟电路2和电源管理电路3构成；电源管理电路3为DSP提供电源，SDRAM、非易失存储器、时钟电路2分别与DSP连接，DSP子系统1与FPGA子系统4之间通过DSP的外部总线连接；所述FPGA子系统4包括：脉冲模块13、PWM模块12、限位传感器输入模块6、通用开关量输入模块7、通用开关量输出模块11、模拟量接口模块5、编码器输入模块10、DSP通信接口模块8、主机通信接口模块9，所述各个模块连接到Avalon总线上，并通过Avalon总线交互信息。

所述的可重构运动控制器的脉冲模块13由输出信号类型选择寄存器16、PWM信号发生器15、脉冲序列发生器14、脉冲计数器&比较器17、脉冲输出模式转换19及输出模式选择寄存器18组成；输出信号类型选择寄存器16分别与PWM信号发生器15、脉冲序列发生器14连接，脉冲序列发生器14分别与脉冲计数器&比较器17和脉冲输出模式转换19连接，脉冲序列发生器14输出的脉冲序列和脉冲计数器&比较器17的输出信号通过一个与门与脉冲输出模式转换19连接，输出模式选择寄存器18与脉冲输出模式转换19连接。

所述的可重构运动控制器的PWM信号发生器15、脉冲序列发生器14与总线接口连接，输出信号类型选择寄存器16选择来自总线接口的数据，其中一路输入到PWM发生器15，PWM信号发生器15根据占空比和频率产生PWM脉冲；另一路输入到脉冲序列发生器14，脉冲序列发生器14产生脉冲和方向信号，脉冲计数&比较器17的控制信号与脉冲序列发生器14的输出相与，结果送至输出模式转换19；输出模式选择寄存器18的控制信号输出作为输出模式转换19的控制输入，控制脉冲序列的输出模式。

所述的可重构运动控制器的脉冲序列发生器14由插补结果寄存器20、累加器25、比较设定值寄存器21、比较器24构成；插补结果寄存器20与基准时钟输入到累加器25，插补结果以基准时钟的频率累加到累加器25，累加器25的输出结果与比较设定值寄存器21的值送到比较器24进行比较，累加器25的输出与比较设定值寄存器21的值之间的大小关系周期性翻转，从而使比较器24输出连续脉冲。

所述FPGA子系统4采用EP1C6Q240C8FPGA芯片，内部硬件逻辑采用了可编程片上系统(SOPC)技术，各个功能模块封装为符合Avalon总线标准的IP(Intellectual Property)核(或称IP组件)。DSP子系统1与FPGA子系统4之间通过DSP的外部总线连接，虽然DSP位于FPGA的外部，但由于Avalon总线为其提供了主端口(Master Port)，使得它可以通过Avalon总线无缝地与FPGA的内部模块进行数据交互，其行为在逻辑上与嵌入在FPGA内部的处理器是一致的，而DSP提供了较内嵌处理器更强的计算能力。这样既利用了SOPC的结构灵活、可快速重组等优势，又保证了足够的计算能力和精度。

本实用新型即可重构运动控制器的设计采用了组件化的设计理念，其设计过程分为两个阶段：IP组件设计和应用设计。可重构运动控制器的功能以IP组件为基本单元，每个IP组件实现特定的功能，IP组件之间通过总线相连。

在IP组件设计阶段，设计出实现运动控制领域常用的功能模块，经测试后根据总线规范和接口定义封装为可重用的IP组件，添加到组件库(Component Library)中备用。运动控制器常用的功能模块有：脉冲模块13、编码器输入模块10、PWM模块12、限位传感器输入模块6、通用开关量输入模块7、通用开关量输出模块11、模拟量接口模块5等。

与现有技术相比，本实用新型具有如下优点：在应用设计阶段，从IP组件库中选取所需的组件并配置相关的参数，即可以快速地组装为满足某个特定设备控制功能的运动控制器。由于组装的过程是由EDA工具自动完成的，因此极大地降低了风险和缩短运动控制器的开发时间。若需实现新的控制功能，可通过添加或改动IP组件，从而满足新的应用需求。

附图说明

附图1为可重构运动控制器的结构示意图；

附图2为FPGA子系统结构示意图；

附图3脉冲模块13的逻辑电路；

附图4脉冲序列发生器14的逻辑电路。

具体实施方式：

本实用新型是通过更改FPGA子系统的内部功能模块实现可重构的。如附图1所示，可重构运动控制器由DSP计算子系统1、FPGA子系统4组成。DSP计算子系统1是该运动控制器的计算核心，主要由DSP、SDRAM、非易失存储器、时钟电路2和电源管理电路3电路构成。DSP计算子系统1负责管理整个系统的资源，负担所有运动控制算法的计算任务。FPGA子系统4则实现运动控制的各种硬件功能，包括地址译码、脉冲序列发生、PWM信号发生、传感器输入、通用输入或输出、D/A转换器接口逻辑、编码器脉冲计数等功能。

附图2是实现三个运动轴控制功能的实施例。它由脉冲模块13、编码器输入模块10、PWM信号发生模块12、限位传感器输入模块6、通用开关量输入模块7、通用开关量输出模块11、模拟量接口模块5、DSP通信接口模块8、主机通信接口模块9等组成。其中每个模块由功能逻辑电路和端口构成，功能逻辑电路实现模块的功能，端口则用于与其它模块或设备进行信息交互，端口有主(Master)端口和从(Slave)端口之分，具有主端口的模块可对具有从端口的模块执行读写操作。包含了这两种端口的模块可以封装为符合Avalon标准的组件(component)。包含主端口的组件可与多个从端口的组件进行连接，而主端口与从端口之间的连接通过Avalon总线来实现。

附图2中，DSP通信接口模块和主机通信接口模块均包含有外部总线接口和主端口，分别实现与DSP总线和PC104主机的PC/104总线连接。各自的主端口分别与双端口RAM相连。双端口RAM具有两个从端口，通过这些从端口以及Avalon总线，DSP子系统和PC104主机系统得以交互信息。其中脉冲模块13是该运动控制器的核心模块，它实现的功能是：当控制器工作在脉冲输出方式时，根据插补计算的结果即进给量送出相应数量的脉冲序列，并根据进给方向输出方向信号，或者选择从相应的通道输出脉冲序列。该模块可选输出两种信号：(1)输出脉冲序列，以控制步进电机或工作在位置模式的伺服电机系统；(2)输出连续的PWM脉冲信号，可以控制变频器控制的主轴。以下是脉冲模块13的实施例。

脉冲模块13主要由“输出信号类型选择寄存器16”、“PWM信号发生器15”、“脉冲序列发生器14”、“脉冲计数器&比较器17”、“脉冲输出模式转换19”及“脉冲输出模式选择寄存器18”组成，其逻辑结构如附图3所示。PWM脉冲由“PWM信号发生器15”根据相关的参数(包括占空比和频率)产生；对于脉冲序列输出方式，则既要控制脉冲的频率，还要控制其输出数量。脉冲序列发生器14由“插补结果寄存器20”、“累加器25”、“比较设定值寄存器21”、“比较器24”、“脉冲计数器&比较器22”及与门23构成，脉冲序列的产生原理如下：设插补周期为T，第i次插补的结果为N_i，则脉冲序列的频率为： $f_i=\frac{N_i}{T},$ 即要求脉冲模块13在T时间内产生N_i个脉冲，该功能由附图4所示的逻辑电路来实现。如附图4所示，插补结果以f_CLK频率累加到“累加器25”，同时送到“比较器24”进行比较，如果累加结果大于或等于“比较设定值寄存器21”的设定值C，“比较器24”的输出逻辑翻转一次(“0→1”或“1→0”)，同时“累加器25”清零，因此“比较器24”输出脉冲的频率为 $f_c=\frac{f_{\mathrm{CLK}}{N}_i}{2C},$ “比较器24”输出的脉冲即为“脉冲序列发生器14”输出的脉冲，因此，“比较设定值寄存器21”的值C、累加时钟频率f_CLK以及插补周期必须满足以下关系： $\frac{N_i}{T}=f_c=\frac{f_{\mathrm{CLK}}{N}_i}{2C}\⇒\frac{1}{T}=\frac{f_{\mathrm{CLK}}}{2C}\⇒C=\frac{f_{\mathrm{CLK}}T}{2},$ “脉冲序列发生器14”的输出是连续的脉冲信号，因此脉冲模块13输出脉冲序列的数量须通过“脉冲计数器&比较器22”和与门23电路进行控制，如附图4所示。当脉冲的计数值等于插补输出N_i时，“脉冲计数器&比较器22”电路输出逻辑“0”，于是与门23阻断脉冲信号的继续输出。附图4中的“输出模式转换19”电路将输出的脉冲序列转换为脉冲+方向或正脉冲+负脉冲的输出模式，以适应不同的伺服驱动器的接口要求。

功能模块经过仿真和测试，封装为IP组件备用。由于FPGA芯片生产商提供了相应的EDA工具，从而加速了从模块到组件的封装过程。将模块端口的地址总线、数据总线、控制信号(读、写、片选、复位等)映射到Avalon总线的相应接口信号，其它任何附加的非Avalon端口则一律与Avalon的“export”类型信号对应，并将作为模块的外部输出接口。

Claims (4)

1、一种可重构运动控制器，其特征在于：由DSP计算子系统(1)和FPGA子系统(4)构成；所述的DSP计算子系统(1)由DSP、SDRAM、非易失存储器、时钟电路(2)和电源管理电路(3)构成；电源管理电路(3)为DSP提供电源，SDRAM、非易失存储器、时钟电路(2)分别与DSP连接，DSP子系统(1)与FPGA子系统(4)之间通过DSP的外部总线连接；所述FPGA子系统(4)包括：脉冲模块(13)、PWM模块(12)、限位传感器输入模块(6)、通用开关量输入模块(7)、通用开关量输出模块(11)、模拟量接口模块(5)、编码器输入模块(10)、DSP通信接口模块(8)、主机通信接口模块(9)，所述各个模块连接到Avalon总线上，并通过Avalon总线交互信息。

2、根据权利要求1所述的可重构运动控制器，其特征在于所述的脉冲模块(13)由输出信号类型选择寄存器(16)、PWM信号发生器(15)、脉冲序列发生器(14)、脉冲计数器&比较器(17)、脉冲输出模式转换(19)及输出模式选择寄存器(18)组成；输出信号类型选择寄存器(16)分别与PWM信号发生器(15)、脉冲序列发生器(14)连接，脉冲序列发生器(14)分别与脉冲计数器&比较器(17)和脉冲输出模式转换(19)连接，脉冲序列发生器(14)输出的脉冲序列和脉冲计数器&比较器(17)的输出信号通过一个与门与脉冲输出模式转换(19)连接，输出模式选择寄存器(18)与脉冲输出模式转换(19)连接。

3、根据权利要求2所述的可重构运动控制器，其特征在于所述PWM信号发生器(15)、脉冲序列发生器(14)与总线接口连接，输出信号类型选择寄存器(16)选择来自总线接口的数据，其中一路输入到PWM发生器(15)，PWM信号发生器(15)根据占空比和频率产生PWM脉冲；另一路输入到脉冲序列发生器(14)，脉冲序列发生器(14)产生脉冲和方向信号，脉冲计数&比较器(17)的控制信号与脉冲序列发生器(14)的输出相与，结果送至输出模式转换(19)；输出模式选择寄存器(18)的控制信号输出作为输出模式转换(19)的控制输入，控制脉冲序列的输出模式。

4、根据权利要求3所述的可重构运动控制器，其特征在于所述的脉冲序列发生器(14)由插补结果寄存器(20)、累加器(25)、比较设定值寄存器(21)、比较器(24)构成；插补结果寄存器(20)与基准时钟输入到累加器(25)，插补结果以基准时钟的频率累加到累加器(25)，累加器(25)的输出结果与比较设定值寄存器(21)的值送到比较器(24)进行比较。

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