CN104718627A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置(100)，具备：半导体基体(1)；第一导电型的漂移区域(2)，其在上部的一部分具有槽，配置在半导体基体(100)的第一主面上；第二导电型的电场缓和区域(4)，其仅配置在槽底部中除了中央部以外的角部的周围；阳极电极(9)，其埋入槽中；阴极电极(10)，其配置在半导体基体(100)的与第一主面相对的第二主面上。

Description

半导体装置及其制造方法
技术领域
本发明涉及具有槽构造的整流用的半导体装置及其制造方法。
背景技术
为了改善整流用半导体装置的特性，提案有各种半导体装置。例如，提案有通过对半导体装置的槽(沟)底部的整体进行离子注入而进行槽底部的角部的电场缓和的方法(例如，参照专利文献1)。通过将用于电场缓和的区域(以下，称为“电场缓和区域”)配置在槽底部，能够提高半导体装置的耐压。
专利文献1：(日本)特开2007－128926号公报
但是，当将电场缓和区域配置于槽底部时，限定了半导体装置的电流流动的区域。这是由于，电流不在由于离子注入而高电阻化的电场缓和区域流动，电流减少了不在槽底部流动电流的量。其结果，产生半导体装置的正向电流减少的问题。
发明内容
鉴于上述问题点，为了提高耐压，本发明的目的在于提供一种将电场缓和区域形成于槽底部且抑制正向电流的减少的半导体装置及其制造方法。
本发明第一方面的半导体装置具备：第一导电型的漂移区域，其配置于半导体基体的第一主面上，且在表面上形成有槽；第二导电型的电场缓和区域，其配置于槽底部的角部的周围；阳极电极，其被埋入槽中；阴极电极，其配置于半导体基体的第二主面上。
附图说明
图1是表示本发明第一实施方式的半导体装置的构成的示意性剖面图；
图2是用于说明图1所示的半导体装置的切断状态下的动作的示意性剖面图；
图3是用于说明图1所示的半导体装置的接通状态下的动作的示意性剖面图；
图4是用于说明第一实施方式的半导体装置的制造方法的制造工序的剖面图；
图5是用于说明第一实施方式的半导体装置的制造方法中的、在图4之后进行的制造工序的剖面图；
图6是用于说明第一实施方式的半导体装置的制造方法中的、在图5之后进行的制造工序的剖面图；
图7是用于说明第一实施方式的半导体装置的制造方法中的、在图6之后进行的制造工序的剖面图；
图8是用于说明第一实施方式的半导体装置的制造方法中的、在图7之后进行的制造工序的剖面图；
图9是用于说明第一实施方式的半导体装置的制造方法中的、在图8之后进行的制造工序的剖面图；
图10是用于说明第一实施方式的半导体装置的制造方法中的、在图9之后进行的制造工序的剖面图；
图11是用于说明第一实施方式的半导体装置的制造方法中的、在图10之后进行的制造工序的剖面图；
图12是表示用于说明第一实施方式的变形例的半导体装置的制造方法的制造工序的剖面图；
图13是用于说明第一实施方式的变形例的半导体装置的制造方法中的、在图12之后进行的制造工序的剖面图；
图14是用于说明第一实施方式的变形例的半导体装置的制造方法中的、在图13之后进行的制造工序的剖面图；
图15是用于说明第一实施方式的变形例的半导体装置的制造方法中的、在图14之后进行的制造工序的剖面图；
图16是用于说明第一实施方式的变形例的半导体装置的制造方法中的、在图15之后进行的制造工序的剖面图；
图17是表示用于说明第二实施方式的半导体装置的制造方法的制造工序的剖面图；
图18是用于说明第二实施方式的半导体装置的制造方法中的、在图17之后进行的制造工序的剖面图；
图19是用于说明第二实施方式的半导体装置的制造方法中的、在图18之后进行的制造工序的剖面图；
图20是用于说明第二实施方式的半导体装置的制造方法中的、在图19之后进行的制造工序的剖面图；
图21是表示用于说明第二实施方式的变形例的半导体装置的制造方法的制造工序的剖面图；
图22是用于说明第二实施方式的变形例的半导体装置的制造方法中的、在图21之后进行的制造工序的剖面图；
图23是表示用于说明第三实施方式的半导体装置的制造方法的制造工序的剖面图；
图24是用于说明第三实施方式的半导体装置的制造方法中的、在图23之后进行的制造工序的剖面图；
图25是用于说明第三实施方式的半导体装置的制造方法中的、在图24之后进行的制造工序的剖面图；
图26是用于说明第三实施方式的半导体装置的制造方法中的、在图25之后进行的制造工序的剖面图；
图27是用于说明第三实施方式的半导体装置的制造方法中的、在图26之后进行的制造工序的剖面图；
图28是用于说明第三实施方式的半导体装置的制造方法中的、在图27之后进行的制造工序的剖面图；
图29是用于说明第三实施方式的半导体装置的制造方法中的、在图28之后进行的制造工序的剖面图；
图30是表示用于说明第四实施方式的半导体装置的制造方法的制造工序的剖面图；
图31是用于说明第四实施方式的半导体装置的制造方法中的、在图30之后进行的制造工序的剖面图；
图32是用于说明第四实施方式的半导体装置的制造方法中的、在图31之后进行的制造工序的剖面图；
图33是用于说明第四实施方式的半导体装置的制造方法中的、在图32之后进行的制造工序的剖面图；
图34是用于说明第四实施方式的半导体装置的制造方法中的、在图33之后进行的制造工序的剖面图；
图35是用于说明第四实施方式的半导体装置的切断状态下的动作的示意性剖面图；
图36是用于说明第四实施方式的半导体装置的接通状态下的动作的示意性剖面图。
标记说明
1：半导体基体
2：漂移区域
4：电场缓和区域
6：氧化膜
7：侧壁
8：槽
9：阳极电极
10：阴极电极
11：第一主面
12：第二主面
15：牺牲氧化膜
19：多晶硅膜
22：侧壁
81：微型沟
91：第一导电型阳极电极区域
92：第二导电型阳极电极区域
100：半导体装置
具体实施方式
接着，参照附图说明本发明的实施方式。在以下附图的记载中，对相同或类似的部分标注相同或类似的标记。但是，附图为示意性的图示，应注意到厚度和平面尺寸的关系、各层厚度的比率等与现实不同。因此，具体的厚度或尺寸应参考以下的说明进行判断。或在附图相互间，显然也包含各自的尺寸关系或比率不同的部分。
或者，以下所示的实施方式示例用于将本发明的技术思想具体化的装置及方法，本发明的实施方式不将构成零件的材质、形状、构造、配置等特定于下述记载。本发明的实施方式可以在权利要求的范围内追加各种变更。
(第一实施方式)
如图1所示，本发明第一实施方式的半导体装置100具备：半导体基体1、第一导电型的漂移区域2、第二导电型的电场缓和区域4。漂移区域2在其上部的一部分具有槽且配置在半导体基体1的第一主面11上。电场缓和区域4仅配置于在漂移区域2形成的槽底部中除了中央部以外的角部的周围。电场缓和区域4虽然配置于槽侧面的周围，但未配置于槽底部中的角部以外的区域的周围。
第一导电型和第二导电型互为相反导电型。即，如果第一导电型为N型，则第二导电型为P型，如果第一导电型为P型，则第二导电型为N型。以下，示例说明第一导电型为N型、第二导电型为P型的情况。此外，半导体基体1设为高浓度的N型碳化硅(SiC)基体，漂移区域2设为低浓度的N型SiC层。
如图1所示，形成于漂移区域2的槽在漂移区域2的表面形成开口部并向半导体基体1延伸。槽的底部位于漂移区域2的内部，槽未到达半导体基体1。
以埋入槽的方式形成有阳极电极9，在漂移区域2的上面还配置有阳极电极9。另一方面，在与第一主面11相对的半导体基体1的第二主面12上配置有阴极电极10。
以下，参照图2～图3对图1所示的半导体装置100的基本动作进行说明。
在以阳极电极9为基准对阴极电极10施加正电压的状态(以下，称为“切断状态”)下，阳极电极9侧的电子被在半导体区域与阳极电极9之间产生的能量势垒阻挡而不向半导体区域侧移动。因此，通常在切断状态下，不会在半导体装置100中流过电流。参照图2对此时的动作进行说明。当以阳极电极9为基准对阴极电极10施加正电压时，阳极电极侧的电子被半导体区域与阳极电极9之间的势垒阻挡而不向半导体区域侧移动。因此，通常不流动电流，但从引起电场集中的部位起，反漏电流从阴极电极10向阳极电极9流动。在槽构造的二极管的情况下，电场集中在槽端而流过反漏电流。与之相对，在第一实施方式的构造中，在槽端设置有第二导电型的电场缓和区域4，因此，如图2所示，耗尽层202从第二导电型的电场缓和区域4扩展，缓和槽端的电场。另外，从电场缓和区域4扩展的耗尽层202也在槽底扩展，因此，能够缓和底整体的电场。此外，如图2所示，耗尽层201也从阳极电极9的上面向漂移区域2扩展。
另一方面，在以阳极电极9为基准对阴极电极10施加负电压的状态(以下，称为“接通状态”)下，漂移区域2等半导体区域的电子向阳极电极9侧移动，从阳极电极9向阴极电极10流过电流。参照图3对此时的动作进行说明。当以阳极电极9为基准对阴极电极10施加负电压时，半导体侧的电子向阳极电极9侧移动，从阳极电极9向阴极电极10流过正向电流130。此时，在槽底部的中央部没有第二导电型的电场缓和区域4，故而如图3所示，能够通过槽底部的中央部而流过正向电流130。
接着，参照图4～图11说明半导体装置100的制造方法的例子。
首先，如图4所示，在由N+型碳化硅构成的半导体基体1的第一主面11上，通过外延生长等形成由N－型碳化硅构成的漂移区域2。
接着，在漂移区域2内形成电场缓和区域4。具体而言，如图5所示，在漂移区域2的上面形成氧化膜，并对该氧化膜进行构图，形成将形成电场缓和区域4的部位上方的氧化膜选择性地除去的蚀刻掩模3。而且，以蚀刻掩模3为掩模，如图5中箭头标记所示，对漂移区域2进行P型杂质的离子注入，形成电场缓和区域4。此外，从半导体基体1的与第一主面11的法线平行的方向观察，电场缓和区域4以包围漂移区域2的一部分的方式形成。例如，从周围由电场缓和区域4包围的漂移区域2的上方观察到的形状为矩形。
作为电场缓和区域4的P型杂质，使用铝(Al)或硼(B)等。在形成电场缓和区域4时，将基体温度设定成600℃左右，且在漂移区域2被加热的状态下进行离子注入，由此，能够抑制在注入杂质离子的区域产生结晶缺陷。
此外，氧化膜的构图中能够使用一般的光刻技术。即，以在氧化膜上进行了构图的光致抗蚀膜为掩模，对漂移区域2上的氧化膜进行蚀刻。作为蚀刻方法，可采用使用了氢氟酸的湿式蚀刻或反应性离子蚀刻等干式蚀刻等。在对氧化膜进行了构图之后，使用氧等离子或硫酸等除去光致抗蚀膜。
在形成电场缓和区域4后，将以使形成槽的区域上方的蚀刻掩模3露出的方式进行了构图的光致抗蚀膜形成在蚀刻掩模3上。具体而言，使漂移区域2的由电场缓和区域4包围周围的区域及电场缓和区域4上的蚀刻掩模3露出。而且，如图6所示，以光致抗蚀膜51为蚀刻掩模对蚀刻掩模3进行蚀刻除去，使形成槽的区域的漂移区域2及电场缓和区域4的上面露出。即，在周围由电场缓和区域4包围的漂移区域2的表面上和电场缓和区域4的表面上露出的开口部形成于蚀刻掩模3上。
接着，如图7所示，在蚀刻掩模3、漂移区域2及蚀刻掩模3上形成用于在槽侧面形成侧壁的氧化膜6。而且，通过对氧化膜6进行干式蚀刻，如图8所示地，在形成槽的区域露出的蚀刻掩模3的开口部的周围残留氧化膜6的一部分并形成侧壁7。此时，以沿着蚀刻掩模3的开口部使端部(内侧的周缘)位于电场缓和区域4上的方式形成侧壁7。即，形成槽的掩模的开口部的端部位于电场缓和区域4上。
然后，通过以蚀刻掩模3及侧壁7为掩模的蚀刻，如图9所示地在漂移区域2上部的一部分形成槽8。具体而言，将周围由电场缓和区域4包围的漂移区域2和电场缓和区域4的内侧部分蚀刻除去，在漂移区域2上部的一部分形成侧面由电场缓和区域4包围的槽8。这样，将电场缓和区域4的露出于槽8侧面的部分蚀刻。此外，如图9所示，以槽8的底部不比电场缓和区域4的底面低的方式形成槽8。在形成槽8之后，除去蚀刻掩模3及侧壁7。
接着，如图10所示，通过埋入槽8的整体，在漂移区域2上形成阳极电极9。另外，如图11所示，在半导体基体1的第二主面12上形成阴极电极10。以上，完成图1所示的半导体装置100。
如上述说明地，在图1所示的半导体装置100中，仅对沿着槽8的侧壁的部分进行离子注入。利用通过该离子注入而形成的电场缓和区域4，缓和在槽8底部的角部集中的电场。由此，抑制切断状态下的漏电的产生。
另一方面，在槽8的底部，除了角部以外，不形成电场缓和区域4。因此，在接通状态下，通过槽8底部的角部以外的区域即角部与角部之间的中央部而从阳极电极9向阴极电极10流过电流。其结果，通过电场缓和区域4的形成，提高反向耐压，且能够抑制半导体装置100的正向电流的减少。
另外，由于覆盖槽8的侧面而配置电场缓和区域4，故而在槽8的底部按照第二导电型(N型)－第一导电型(P型)－第二导电型(N型)的顺序配置半导体区域。即，槽8的底部为结势垒二极管(Junction Barrier Diode)构造，因此，可以使槽8的底部整体具有电场缓和效果。
此外，在上述说明的半导体装置100的制造方法中，在漂移区域2内的电场缓和区域4形成之后，通过自对准而形成周围由电场缓和区域4包围的槽8。因此，不产生在使用了掩模的形成时产生的槽8底部的角部与电场缓和区域4的对准偏差。
另外，以端部(内侧的周缘)位于电场缓和区域4的表面中的方式形成侧壁7。因此，通过以蚀刻掩模3和侧壁7为掩模的蚀刻，能够在槽8的壁面残留电场缓和区域4。即，在槽8的侧面上可靠地露出电场缓和区域4。
接着，参照图12～图16说明半导体装置100的制造方法的变形例。在以下的制造方法中，通过牺牲氧化和蚀刻形成除去了侧面的电场缓和区域4的槽。即，仅在槽8底部的角部形成电场缓和区域4。
与参照图4～图9说明的方法同样，如图12所示，在形成于半导体基体1上的漂移区域2上部的一部分形成侧面由电场缓和区域4包围的槽8。
然后，如图13所示，在槽8的内面形成牺牲氧化膜15。此时，将在槽8侧面露出的部分的电场缓和区域4氧化。
在牺牲氧化膜15的形成中，例如以900℃～1300℃将槽8的内部热氧化。此时，侧面的氧化速率比槽8底面的氧化速率高。因此，通过热氧化，使未对槽8底部的角部进行氧化的电场缓和区域4残留，能够在槽8的侧面形成牺牲氧化膜15。
接着，如图14所示，将牺牲氧化膜15蚀刻除去。例如，通过使用了氢氟酸的蚀刻，将槽8侧面的牺牲氧化膜15除去。
通过反复进行上述牺牲氧化膜15的形成和蚀刻除去，如图15所示，以槽8的侧面相对于底面具有锥形的方式形成槽8。而且，仅在槽8底部的角部残留电场缓和区域4。然后，如图16所示，通过形成阳极电极9和阴极电极10，半导体装置100完成。
通过不在槽8的侧面形成电场缓和区域4，在槽8的侧面上也能够得到阳极电极9和漂移区域2的电连接。即，在接通状态下，通过槽8的侧面而从阳极电极9向阴极电极10流过电流。
或者，为了除去与槽8的侧面接触的电场缓和区域4，也可以通过蚀刻以槽8的侧面相对于底面具有锥形的方式形成槽。例如，在形成电场缓和区域4之后，在槽8的侧面形成锥形的条件下，将漂移区域2上部的一部分蚀刻除去，由此可得到图15所示的形状。然后，与图16同样地，以覆盖槽8的方式形成阳极电极9，并在半导体基体1的第二主面12上形成阴极电极10。通过该制造方法，也将槽8形成锥形形状，且仅在槽8底部的角部配置电场缓和区域4。
(第二实施方式)
参照图17～图20说明本发明第二实施方式的半导体装置100的制造方法。
首先，如图4所示，在杂质浓度高的半导体基体1上形成杂质浓度低的漂移区域2。而且，如图17所示，形成使形成槽8的区域的漂移区域2的上面露出的蚀刻掩模3。以蚀刻掩模3为掩模，在通过蚀刻形成称为微型沟的较小的槽的条件下，在漂移区域2中形成槽8。在此时的蚀刻中，例如作为蚀刻气体，使用氧气(O2)、六氟化硫(SF6)气体。蚀刻条件如下：天线输出为300～500W，偏置输出为50～100W，通过在这种条件下将SiC晶片干式蚀刻，如图17所示，形成在底部的角部存在微型沟81的槽8。此时，以侧面相对于底面具有锥形的方式形成槽8。此外，微型沟是指，由于在槽8(沟)的侧面及底面的分界部形成的蚀刻引起的凹陷(或坑)。
接着，如图18所示，对槽8的整个内部注入杂质离子。由此，在槽8的底部、侧面及形成有微型沟81的底部的角部形成电场缓和区域4。
接着，如图19所示，在槽8内部进行横向蚀刻。例如，通过反复进行参照图13～图15说明的牺牲氧化和牺牲氧化膜的除去的方法或氯气环境中的热蚀刻，对槽8的内面进行蚀刻。图20中表示横向蚀刻结束的状态。如图20所示，槽8底部的中央部也被蚀刻除去，仅残留形成有微型沟81的区域周边的电场缓和区域4。即，得到仅在槽8底部的角部配置有电场缓和区域4的状态。
然后，以埋入槽8中的方式形成阳极电极9，并在半导体基体1的第二主面上形成阴极电极10，由此，半导体装置100完成。
通过以上说明的第二实施方式的半导体装置100的制造方法，也仅在槽8底部的角部形成电场缓和区域4。其结果，能够提高反向耐压并抑制半导体装置100的正向电流的减少。
另外，在第二实施方式的半导体装置100的制造方法中，以形成微型沟81的条件形成槽8之后，通过离子注入而形成电场缓和区域4。而且，通过槽8内部的蚀刻，仅在底部的角部残留电场缓和区域4。通过使用上述制造方法，用于形成电场缓和区域4的离子注入能量比从漂移区域2的表面进行离子注入的情况小即可。另外，与第一实施方式相比，能够缩短工序。
另外，为了仅在槽8底部的角部形成电场缓和区域4，也可以从相对于漂移区域2的表面倾斜的方向进行离子注入。以下，参照图21～图22说明该方法。
首先，在半导体基体1的第一主面11上形成漂移区域2之后，通过干式蚀刻在漂移区域2上部的一部分形成槽8。接着，如图21所示，从相对于漂移区域2的表面倾斜的方向向槽8的内部注入杂质离子。由此，在槽8的侧面形成电场缓和区域4。此时，以向槽8底部的角部注入杂质离子且不向角部以外的底部注入杂质离子的方式设定相对于漂移区域2表面进行离子注入的角度。
接着，例如使用反复进行参照图13～图15说明的牺牲氧化和牺牲氧化膜的除去的方法等，对在槽8的侧面形成的电场缓和区域4进行蚀刻除去。其结果，如图22所示，可得到仅在槽8底部的角部配置有电场缓和区域4的状态。然后，通过形成阳极电极9及阴极电极10，从而半导体装置100完成。
根据以上说明的制造方法，在形成槽8之后，从相对于槽8的侧面倾斜的方向进行离子注入，由此，除了角部以外的槽8的底部之外，在槽8内部露出的区域形成电场缓和区域4。因此，能够以较少的工序在槽8的角部和侧面形成电场缓和区域4。
(第三实施方式)
参照图23～图29说明本发明第三实施方式的半导体装置100的制造方法。
首先，在杂质浓度高的半导体基体1上形成杂质浓度低的漂移区域2，且在漂移区域2上形成阳极电极层90。
接着，如图23所示，通过使用了蚀刻掩模(未图示)的干式蚀刻，形成贯通阳极电极层90并到达漂移区域2内部的槽8。
然后，如图24所示，以至少完全埋入槽8的方式在槽8的内面和漂移区域2的上面形成用于形成后述的侧壁的侧壁形成膜21。侧壁形成膜21采用例如氧化硅(SiO2)膜等氧化膜。接着，通过干式蚀刻来蚀刻侧壁形成膜21，如图25所示地在槽8的侧面上形成侧壁22。此时，槽8底部的中央部露出。
接着，如图26所示，以埋入侧面被侧壁22覆盖的槽8中的方式形成阳极电极9。接着，如图27所示，对阳极电极9的上部进行回蚀，直到侧壁22的上面露出。
然后，蚀刻除去侧壁22。由此，如图28所示，在槽8的侧面与阳极电极9之间形成空隙。而且，如图29所示，从槽8的上方向槽8的侧面与阳极电极9的空隙进行离子注入，由此，通过了阳极电极9的侧面的杂质离子被注入槽8底部的角部。此时，在阳极电极层90的未形成有槽8的区域配置掩模材料(未图示)，向未配置有该掩模材料的区域注入杂质离子。由此，仅在槽8底部的角部形成电场缓和区域4。在形成电场缓和区域4的同时，向阳极电极9掺杂杂质离子。
而且，通过在半导体基体1的第二主面12上形成阴极电极10，半导体装置100完成。利用阳极电极层90和阳极电极9构成半导体装置100的阳极。
在第三实施方式的半导体装置100的制造方法中，在槽8的侧面上形成侧壁22之后，使例如多晶硅膜生长而在槽8内形成阳极电极9。而且，通过回蚀，仅使多晶硅膜的埋入到槽8中的部分残留。由此，能够除去在槽8的侧面上形成的侧壁22。通过除去侧壁22，使槽8底部的角部露出，向该角部的周围选择性地注入杂质离子。
根据第三实施方式的半导体装置100的制造方法，以较少的工序就能够形成作为阳极电极9的导电型多晶硅电极和电场缓和区域4。
(第四实施方式)
参照图30～图34说明本发明第四实施方式的半导体装置100的制造方法。第四实施方式的半导体装置100的制造方法为由SiC构成的异质结二极管(HJD)的制造方法。如以下说明地，在与SiC界面之间形成相对高的能量势垒的P型多晶硅膜被埋入槽的内部，在与SiC界面之间形成相对低的能量势垒的N型的多晶硅膜形成在除了形成有槽的区域以外的漂移区域2的上面。
首先，在半导体基体1的第一主面11上形成漂移区域2之后，通过干式蚀刻在漂移区域2上部的一部分形成槽。接着，例如使用反复进行参照图13～图15说明的牺牲氧化和牺牲氧化膜的除去的方法或将槽8形成锥形的方法，得到图30所示的构造。即，在槽8底部的角部形成电场缓和区域4。
接着，如图31所示，以埋入槽8的方式使成为阳极电极9的多晶硅膜19在漂移区域2上生长。
接着，以通过构图使槽8的上方开口的光致抗蚀膜52为掩模，如图32所示地对多晶硅膜19进行离子注入。具体而言，将阳极电极9中成为受体的P型(第二导电型)杂质掺杂到多晶硅膜19中而形成第二导电型杂质注入区域192。
另外，以通过构图仅配置于第二导电型杂质注入区域192的上方的光致抗蚀膜53为掩模，如图33所示地对多晶硅膜19进行离子注入。具体而言，将阳极电极9中成为供体的N型(第一导电型)杂质掺杂到多晶硅膜19中而形成第一导电型杂质注入区域191。
然后，进行使第一导电型杂质注入区域191及第二导电型杂质注入区域192中的杂质活性化的退火，如图34所示，形成第一导电型阳极电极区域91和第二导电型阳极电极区域92。即，向阳极电极9的埋入槽8内部的区域掺杂第二导电型杂质而形成第二导电型阳极电极区域92。而且，在形成有槽8的区域的剩余区域中，向形成于漂移区域2上的阳极电极9中掺杂第一导电型杂质而形成第一导电型阳极电极区域91。
而且，在半导体基体1的第二主面12上形成阴极电极10，由此，半导体装置100完成。
参照图35及图36说明图34所示的半导体装置100的基本动作。
当以阳极电极9为基准对阴极电极10施加正电压时，如图35所示，耗尽层211从第二导电型阳极电极区域92扩展，成为缓和覆盖到势垒低的第一导电型阳极电极区域91的电场的形状。另外，耗尽层212从槽端的第二导电型的电场缓和区域4扩展而覆盖槽端，由此，缓和电场集中的槽端的电场。
当以阳极电极9为基准而对阴极电极10施加负电压时，从阳极电极9向阴极电极10流过正向电流130。此时，从势垒低的第一导电型阳极电极区域91流过较大的正向电流。另一方面，在第二导电型阳极电极区域92，在槽底部的中央部及侧面没有第二导电型的电场缓和区域4，故而如图36所示，能够通过槽底部的中央部及侧面流过正向电流140。
如以上说明地，在第四实施方式的半导体装置100的制造方法中，在槽8内部配置能量势垒高的第二导电型阳极电极区域92，在未形成有槽的区域配置能量势垒低的第一导电型阳极电极区域91。其结果，能够实现在沿正向施加电压的情况下能够大量流过正向电流，在沿反向施加电压的情况下能够抑制漏电的半导体装置100。
以上，按照第一～第四实施方式说明了本发明的内容，但本发明不限于这些记载，对本领域技术人员来说，显然可进行各种变形及改良。
日本特愿2012－231401号(申请日：2012年10月19日)的全部内容在此被引用。
产业上的可利用性
根据本发明的实施方式，由于未在槽底部的整体形成电场缓和区域4，故而能够提供抑制了正向电流减少的半导体装置及其制造方法。实施方式的半导体装置及半导体装置的制造方法可用于包含制造形成有槽的整流用半导体装置的制造业的电子设备产业中。

Claims (12)

1.一种半导体装置，其特征在于，具备：
半导体基体；
第一导电型的漂移区域，其在上部的一部分具有槽，配置在所述半导体基体的第一主面上；
第二导电型的电场缓和区域，其仅配置在所述槽底部中除了中央部以外的角部的周围；
阳极电极，其被埋入所述槽中；
阴极电极，其配置在所述半导体基体的与所述第一主面相对的第二主面上。
2.如权利要求1所述的半导体装置，其特征在于，
覆盖所述槽的侧面而配置有所述电场缓和区域。
3.一种半导体装置的制造方法，其特征在于，
在半导体基体的第一主面上形成第一导电型的漂移区域，
通过离子注入，在所述漂移区域的上部的一部分选择性地形成第二导电型的电场缓和区域，
将周围由所述电场缓和区域包围的所述漂移区域及所述电场缓和区域的内侧部分进行蚀刻而在所述漂移区域的上部的一部分形成侧面由所述电场缓和区域包围的槽，
埋入所述槽而在所述漂移区域上形成阳极电极，
在所述半导体基体的与所述第一主面相对的第二主面上形成阴极电极。
4.如权利要求3所述的半导体装置的制造方法，其特征在于，
形成所述槽的工序包含如下步骤：
形成具有使周围由所述电场缓和区域包围的所述漂移区域的表面和所述电场缓和区域的表面露出的开口部的蚀刻掩模，
沿着所述蚀刻掩模的开口部形成侧壁，以使端部位于所述电场缓和区域上，
以所述蚀刻掩模和所述侧壁为掩模对所述漂移区域及所述电场缓和区域的内侧部分进行蚀刻。
5.如权利要求3或4所述的半导体装置的制造方法，其特征在于，
在形成所述槽后，将在所述槽的侧面露出的所述电场缓和区域氧化而形成牺牲氧化膜，
通过蚀刻除去所述牺牲氧化膜，仅在所述槽底部的角部残留所述电场缓和区域。
6.如权利要求3所述的半导体装置的制造方法，其特征在于，
形成所述槽是为了对在所述槽的侧面露出的所述电场缓和区域进行蚀刻，而以所述槽的侧面相对于底面具有锥形的方式形成所述槽。
7.一种半导体装置的制造方法，其特征在于，
在半导体基体的第一主面上形成第一导电型的漂移区域，
在所述漂移区域上部的一部分形成槽，
仅在所述槽底部中除了中央部以外的角部的周围形成第二导电型的电场缓和区域，
埋入所述槽而在所述漂移区域上形成阳极电极，
在所述半导体基体的与所述第一主面相对的第二主面上形成阴极电极。
8.如权利要求7所述的半导体装置的制造方法，其特征在于，
在形成所述槽时，使用在所述槽的底部形成微型沟的蚀刻条件，
形成所述电场缓和区域的工序包含如下步骤：
通过离子注入，在所述槽的内面形成所述电场缓和区域，
通过蚀刻除去在所述槽的侧面和底面露出的所述电场缓和区域，仅在所述槽底部的角部残留所述电场缓和区域。
9.如权利要求8所述的半导体装置的制造方法，其特征在于，
仅在所述槽底部的角部残留所述电场缓和区域的工序包含如下步骤：
将在所述槽的侧面和底面露出的所述电场缓和区域氧化而形成牺牲氧化膜，
蚀刻除去所述牺牲氧化膜。
10.如权利要求7所述的半导体装置的制造方法，其特征在于，
形成所述电场缓和区域的工序通过从相对于所述漂移区域的表面倾斜的方向向所述槽底部的角部及侧面注入离子，从而在所述槽底部的除了中央部以外的所述角部及所述侧面形成所述电场缓和区域。
11.一种半导体装置的制造方法，其特征在于，
在半导体基体的第一主面上形成第一导电型的漂移区域，
在所述漂移区域上部的一部分形成槽，
在所述槽的侧面上形成侧壁，
埋入形成有所述侧壁的槽的内部而形成阳极电极，
除去所述侧壁，
通过向所述槽的侧面与所述阳极电极之间进行离子注入，从而仅在所述槽底部中的角部周围形成第二导电型的电场缓和区域，
在所述半导体基体的与所述第一主面相对的第二主面上形成阴极电极。
12.一种半导体装置的制造方法，其特征在于，
在半导体基体的第一主面上形成第一导电型的漂移区域，
在所述漂移区域上部的一部分形成槽，
仅在所述槽底部中的角部的周围形成第二导电型的电场缓和区域，
在所述槽的内部及所述漂移区域上形成阳极电极，
通过离子注入向所述阳极电极的埋入所述槽内部的区域掺杂第二导电型杂质，
在形成有所述槽的区域的剩余区域中，通过离子注入向形成于所述漂移区域上的所述阳极电极中掺杂第一导电型杂质，
在所述半导体基体的与所述第一主面相对的第二主面上形成阴极电极。
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