CN101263606A - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置，其包括：半导体基体；异质半导体区域，其与半导体基体接触，并且其具有带隙与半导体基体的带隙不同；第一电极，其与异质半导体区域连接；以及第二电极，其与半导体基体欧姆接触。异质半导体区域包括通过层叠多个半导体层形成的层状异质半导体区域，其中，在至少两层之间的界面处的晶格对准不连续。

Description

半导体装置及其制造方法
背景技术
本发明涉及一种半导体装置及其制造方法。更具体地，本发明涉及一种用于减小反向操作(operation)过程中的漏电流并且改进截止(cutoff)特性的技术。
迄今为止，已知一种半导体装置，其中，形成与半导体基体的一个主表面接触的P+型多晶硅区域，该半导体基体具有形成在N+型碳化硅衬底上的N-型外延区域。在该半导体装置中，在外延区域与多晶硅区域之间形成异质结，在多晶硅区域上形成顶部(top)金属电极，而在碳化硅衬底的背面上形成背侧金属电极。通过将顶部金属电极用作阳极而将背部金属电极用作阴极在电极之间施加电压，导致在异质结界面处发生整流行为。这样，可以获得二极管特性。
具体地，在向阳极施加正电位而阴极接地的情况下，获得与二极管的正向特性对应的导通特性，另一方面，在向阳极施加负电位的情况下，获得与二极管的反向特性对应的阻止特性。这些正向特性和反向特性示出与形成在金属电极与半导体材料之间的结的肖特基势垒类似的特性，并且可以被任意调整。因此，与利用肖特基势垒的二极管相比，该半导体装置具有可以根据需要调整最佳击穿电压的优点。而且，可以通过与肖特基势垒的运行机制完全不同的运行机制将多晶硅区域的杂质浓度和导电类型调整到预定状态以获得非常小的漏电流特性。
发明内容
然而，如果仅通过使用多晶硅形成异质结，则反向特性的漏电流特性示出与肖特基势垒二极管类似的趋势，而不能产生与肖特基势垒不同的高截止性能和温度特性。
在反向操作过程中，由于在多晶硅区域中存在的晶界的影响而产生大的漏电流，因此难以实现理论上的截止特性。换句话说，由于晶界的存在，反向操作过程中的漏电流特性的改进已受到限制。
为了解决现有技术的上述问题而完成了本发明。本发明的目的是提供一种半导体装置及其制造方法，该半导体装置可以减小反向操作过程中的漏电流，改进截止特性，并且可以减小正向导通时的损耗。
为了获得上述目的，根据本发明的半导体装置包括：第一导电类型的半导体基体；与半导体基体的一个主表面接触的异质半导体区域，该异质半导体区域的带隙宽度与半导体基体的带隙宽度不同；与异质半导体区域连接的第一电极；以及与半导体基体连接的第二电极。异质半导体区域包括用于截止反向操作过程产生的漏电流的结构。
附图说明
图1是用于说明本发明的第一和第二实施例的半导体装置的剖视图；
图2是用于说明本发明的第一和第二实施例的其它形式的半导体装置的剖视图；
图3是用于说明本发明的第一和第二实施例的其它形式的半导体装置的剖视图；
图4是用于说明本发明的第一和第二实施例的其它形式的半导体装置的剖视图；
图5是用于说明本发明的第一和第二实施例的其它形式的半导体装置的剖视图；
图6是用于说明本发明的第一和第二实施例的其它形式的半导体装置的剖视图；
图7A至图7D是示出图1至图6所示的半导体装置的制造方法的例子的图；
图8是最下层异质半导体区域(多晶硅)与最上层异质半导体区域(多晶硅)之间的结的放大剖视图；
图9是最下层异质半导体区域(多晶硅)与最上层异质半导体区域(单晶硅)之间的结的放大剖视图；
图10是最下层异质半导体区域(单晶硅)与最上层异质半导体区域(多晶硅)之间的结的放大剖视图；
图11是示出最下层异质半导体区域(多晶硅)与最上层异质半导体区域(多晶硅)之间的结处的杂质扩散分布实验的结果的例子的图；
图12是用于说明本发明的第三实施例的半导体装置的剖视图；
图13A和图13B是示出图12所示的半导体装置的制造方法的例子的图；
图14是用于说明本发明的第四实施例的半导体装置的剖视图；
图15A和图15B是示出图14所示的半导体装置的制造方法的例子的图；
图16是用于说明本发明的第五实施例的半导体装置的剖视图；
图17A至图17F是示出图16所示的半导体装置的制造方法的例子的图；
图18是示出局部修改本发明的第五实施例的制造方法的例子的图；
图19是用于说明本发明的第六实施例的半导体装置的剖视图；
图20是用于说明本发明的第六实施例的其它形式的半导体装置的剖视图；
图21是用于说明本发明的第六实施例的其它形式的半导体装置的剖视图；
图22是用于说明本发明的第六实施例的其它形式的半导体装置的剖视图；
图23是用于说明本发明的第六实施例的其它形式的半导体装置的剖视图；
图24是用于说明本发明的第六实施例的其它形式的半导体装置的剖视图；
图25是用于说明本发明的第六实施例的其它形式的半导体装置的剖视图；
图26是用于说明本发明的第七实施例的半导体装置的剖视图；
图27是用于说明本发明的第七实施例的其它形式的半导体装置的剖视图；以及
图28是用于说明本发明的第七实施例的其它形式的半导体装置的剖视图。
具体实施方式
下面是根据本发明的半导体装置的特征和效果的概述。
在作为半导体基体的最上层的外延区域是N型的情况下，使与外延区域接触的层状异质半导体区域的最下层是P+型。通过采用不会发生全部耗尽的结构，减小漏电流。此外，为了利用外延区域的漏电流发生率小的特征，使层状异质半导体区域的最下层的杂质浓度是预定浓度。
而且，在下面的实施例中，在使用包括大量晶粒的多晶硅的同时，使用层状异质半导体区域形成异质结二极管。因此，可以减少通过多晶硅的晶界从阳极(第一电极)供给的、用作N型外延区域的多数载流子的传导电子。此外，设置不易发生漏电流的结构。
通过采用该结构，在异质结二极管的阳极与阴极之间施加反向偏压的情况下，从层状异质半导体区域的最下层供给的电子显著减少。这样，大大减小了漏电流。
在下文中，将使用实施例详细说明本发明。
第一实施例
图1示出根据本发明的半导体装置的第一实施例。在该实施例中，将说明半导体装置来作为一个例子，其中在该半导体装置中，将碳化硅用作衬底材料。
例如，在N+型衬底区域1上形成N-型外延区域2，在该N+型衬底区域1中，碳化硅的多型是4H型。衬底区域1与外延区域2的组合作为第一导电类型的半导体基体。在该情况下，第一导电类型是N型。
作为衬底区域1，例如，可以使用电阻率是几毫欧厘米至几十毫欧厘米而厚度是大约50至400μm的衬底区域。
作为外延区域2，例如，可以使用N型杂质浓度是1015至1018cm-3及厚度是几μm至几十μm的外延区域。在本实施例中，将说明杂质浓度是1016cm-3且厚度是10μm的情况。
应该注意的是，在本实施例中，将说明外延区域2形成在衬底区域1上的衬底作为一个例子，但是具有合适的电阻率并且仅由衬底区域1形成的衬底也可被用作第一导电类型的半导体基体。
沉积作为最下层半导体层的最下层异质半导体区域3，以使其与外延区域2的与衬底区域1的结合面相对的主表面(第一导电类型的半导体基体的一个主表面)接触。在本实施例中，示出最下层异质半导体区域3是由具有比碳化硅的带隙小的带隙的多晶硅制成的情况作为一个例子。外延区域2与最下层异质半导体区域3之间的结是碳化硅与多晶硅之间的异质结，碳化硅与多晶硅是具有不同的带隙的材料。在结界面处存在能垒。
而且，在本实施例中，由多晶硅制成且作为最上层半导体层的最上层异质半导体区域4(最上层多晶硅层)被形成为层叠在作为最下层半导体层的最下层异质半导体区域3(最下层多晶硅层)上。这样，在本实施例中，最下层和最上层异质半导体区域3和4是两个半导体层，最上层异质半导体区域4层叠在最下层异质半导体区域3上以形成层状异质半导体区域6。该层状异质半导体区域6起异质半导体区域的作用。例如，如图2所示，可在最下层和最上层异质半导体区域3和4之间形成作为半导体层的一个或多个中间异质半导体区域5(中间多晶硅层)以形成层状异质半导体区域6。
由于最下层和最上层异质半导体区域3和4均由多晶硅制成，所以，这两层之间的界面处的晶格对准是不连续的。在下面的实施例中，只要作为层状异质半导体区域6的部件的至少一个异质半导体区域层是多晶硅层，就会实现这种不连续的晶格对准。此外，一般地，除了作为层状异质半导体区域6的部件的所有异质半导体区域层均是外延生长层的情况之外，在两层之间的界面处实现该不连续的晶格对准。
在本实施例的说明中，杂质被引入最下层和最上层异质半导体区域3和4。这里，最下层和最上层异质半导体区域3和4被重掺杂(杂质引入)成作为第二导电类型的P型(P+型)。
在本实施例中，第一电极7形成在最上层异质半导体区域4的上表面上，而第二电极8形成在衬底区域1的下面。第一电极7与最上层异质半导体区域4形成欧姆接触，而第二电极8与衬底区域1形成欧姆接触。例如，作为金属材料，沉积有铝(Al)的钛(Ti)等可被用作第一电极7，而沉积有镍(Ni)的钛(Ti)等可被用作第二电极8。这样，在本实施例中，将说明构造具有作为阳极的第一电极7与作为阴极的第二电极8的垂直二极管的情况。
在本实施例中，为了便于对由作为本实施例的特征的层状异质半导体区域6的形成而产生的效果的说明的理解，将说明沉积成如图1中的层状区域的构成。然而，如图3至6所示，其外周或内侧可具有其它结构。例如，如图3和图4所示，为了防止层状异质半导体区域6边缘部分处的场集中(field concentration)，例如，场限制(field limiting)区域9可形成为P型区域(图3)，或者该层状异质半导体区域6的边缘部分可被安装在由例如氧化膜制成的绝缘区域10上(图4)。理所当然地，场限制区域9与绝缘区域10都可如图5所示形成。此外，如图6所示，为了实现低电阻导电，可形成由例如N型区域制成的导通区域11。
接着，将使用图7A至图7D说明根据图1所示的本发明的第一实施例的碳化硅半导体装置的制造方法的例子。
(1)首先，如图7A所示，例如，使用通过在N+型衬底区域1上外延生长的N-型外延区域2形成的N型碳化硅半导体基体。
(2)接着，如图7B所示，例如，通过LP-CVD沉积第一多晶硅层，然后，例如，在BBr3气氛中进行硼掺杂，这样，形成P型最下层异质半导体区域3。应该注意的是，还可通过由电子束蒸镀、溅射等进行沉积、然后由激光退火等进行再结晶来形成最下层异质半导体区域3，或者还可由通过例如分子束外延等异质外延生长的单晶硅形成最下层异质半导体区域3。此外，在掺杂中，可使用离子注入与注入后活化热处理的组合。
(3)而且，如图7C所示，例如，在最下层异质半导体区域3上通过LP-CVD沉积第二多晶硅层，然后，例如，在BBr3气氛中进行硼掺杂，这样，形成P型最上层异质半导体区域4。应该注意的是，还可通过由电子束蒸镀、溅射等进行沉积、然后由激光退火等进行再结晶来形成最上层异质半导体区域4，或者还可由通过例如分子束外延等异质外延生长的单晶硅形成最上层异质半导体区域4。此外，在掺杂中，可使用离子注入与注入后活化热处理的组合。如上所述，通过沉积多个多晶硅层的步骤形成层状异质半导体区域6。
(4)此外，如图7D所示，根据需要通过光刻和蚀刻形成掩模(mask)构件，并且通过例如反应离子蚀刻(干法蚀刻)使层状异质半导体区域6成形为预定形状；在与背面侧对应的衬底区域1的下面形成由例如钛(Ti)和镍(Ni)制成的第二电极8；并且通过在与顶部表面侧对应的最上层异质半导体区域4上顺序沉积钛(Ti)和铝(Al)而在其上形成第一电极7。这样，完成图1所示的根据本发明的第一实施例的半导体装置。
如上所述，可以通过传统的制造技术容易地实现本实施例的半导体装置。
接着，将说明本实施例的操作。
利用作为阴极的第二电极8和作为阳极的第一电极7，当在其间施加电压时，最下层半导体区域3与外延区域2之间的结界面处发生整流行为，并且获得二极管特性。
首先，当阴极保持在接地电位而向阳极施加正电位时，正向电流流动。此时的正向特性与肖特基势垒二极管的正向特性相同。也就是说，正向特性利用由从异质结到外延区域2和最下层异质半导体区域3延伸的各内部电位的总和来确定的电压降使正向电流流动。
然后，当阴极保持在接地电位而向阳极施加负电位时，本实施例的反向特性示出与肖特基势垒二极管的漏电流特性不同的漏电流特性。这是因为在本发明的构成中，如下所述，使通过异质结界面处的异质势垒产生的漏电流可以极大地减小到这样的程度：由于在如PN结二极管中所见的预定电场的作用下所产生的载流子的漏电流特性变成主导(dominant)。
下面将详细说明反向特性。
肖特基势垒二极管的反向特性几乎由通过半导体材料的电子亲合性与肖特基金属的功函之间的差值形成的肖特基势垒的高度唯一确定。然而，在传统结构和本实施例的异质结二极管中，反向特性主要由三个因素确定。第一个因素是反向阻止能力，如在肖特基势垒中那样，其由通过各半导体材料的电子亲和性之间的差值形成的异质势垒的高度确定。第二个因素是漏电流供给能力，其由成为漏电流的起源的多数载流子的源(source)确定。第三个因素是击穿电压保持能力，其由施加到两个半导体材料之间的异质结二极管的电压的电位分布确定，该电位分布由半导体材料的介电常数和杂质浓度确定。
在本实施例的情况下，第一个因素即反向阻止能力，几乎通过由碳化硅制成的外延区域2与由硅制成的最下层异质半导体区域3的各半导体材料确定。
第二个因素即漏电流供给能力，与传统结构的漏电流供给能力相比显著减小，并且设置以下构成：抑制传导电子的起源，使得在层状的异质半导体区域6中不易产生用作N型外延区域2的多数载流子的传导电子。也就是说，层状异质半导体区域6形成为P型，并且被构造成具有如此的杂质浓度、厚度等以使层状异质半导体区域6不会完全耗尽。前者使得层状异质半导体区域6本身不变成传导电子源。后者使得防止由于层状异质半导体区域6的全部耗尽而从例如第一电极7供给传导电子。
而且，在本实施例中，使用通过层叠由包括大量晶粒的多晶硅制成的异质半导体区域获得的层状异质半导体区域6形成异质结二极管。因此，可以减少通过多晶硅的晶界从阳极供给的传导电子，该传导电子用作N型外延区域2的多数载流子。这可以通过构成图8所示的层状异质半导体区域6的多晶硅的模型来说明。在图8中，当最下层多晶硅层42形成在作为衬底区域的碳化硅半导体41上时，预定尺寸的硅粒沉积。此外，当最上层多晶硅层43形成在最下层多晶硅层42上时，最上层多晶硅层的晶界45形成在与最下层多晶硅层的晶界44的位置不同的任意位置，晶界44出现在最下层多晶硅层42的晶粒之间。本发明的发明人通过实验已经证实了这种现象。如从实验中截取的截面TEM照片看到的那样，最下层多晶硅层的晶界和最上层多晶硅层的晶界不连续。
如上所述，与作为阳极的第一电极7接触的最上层异质半导体区域4的晶界和与外延区域2接触的最下层异质半导体区域3的晶界不连续。因此，与传统结构的传导电子流相比，可以减小通过晶界的传导电子流。此外，可以减小漏电流。
在本实施例中，作为例子，说明了最上层多晶硅层43形成在最下层多晶硅层42上且它们都由多晶硅制成的情况。然而，如图9所示，在最下层多晶硅层52形成在碳化硅半导体51上并在最下层多晶硅层52上进一步形成最上层单晶硅53的情况下，最下层多晶硅层的晶界54不延伸到最上层单晶硅层53。这样，可以获得与图8所示情况的效果类似的效果。
此外，如图10所示，在最下层单晶硅层62形成在碳化硅半导体61上并在最下层单晶硅层62上进一步形成最上层多晶硅层63的情况下，产生在最下层单晶硅62中的晶体缺陷64与产生在最上层多晶硅层63中的晶界65不连续。因此，可以获得类似的效果。
从第三个因素即击穿电压保持能力的角度看，在具有较小的带隙的半导体材料侧(这里是最下层异质半导体区域3侧)获得减少在预定电场作用下产生的载流子的效果。这样，例如，制成P+型的最下层异质半导体区域3提供不易发生雪崩击穿的结构。
如上所述，在本实施例中，在外延区域2是N型的情况下，通过将最下层异质半导体区域3制成P+型获得不发生全部耗尽的构成，这样减小漏电流。此外，为了利用外延区域2的漏电流发生率低的特征，使最下层异质半导体区域3的杂质浓度高。
而且，在本实施例中，使用包括大量晶粒的多晶硅的同时，使用层状异质半导体区域6形成异质结二极管。因此，可以减小通过多晶硅的晶界从阳极供给的传导电子的量，该传导电子用作N型外延区域2的多数载流子。此外，设置不易发生漏电流的结构。
利用上述构成，在异质结二极管的阳极与阴极之间施加反向偏压的情况下，从最下层异质半导体区域3供给的电子大幅度减少。因此，漏电流大大减小。
第二实施例
在第一实施例中，已说明了最下层和最上层异质半导体区域3和4都是P+型的情况。本实施例是最下层异质半导体区域3是P-型的情况，其中，最下层异质半导体区域3的杂质浓度小于最上层异质半导体区域4的杂质浓度，也将使用图1说明本实施例。
利用上述构成可以获得下面的效果。也就是说，当作为阴极的第二电极8保持在接地电位而向作为阳极的第一电极7施加正电位时，正向电流流动。此时的正向特性与肖特基势垒二极管的正向特性相同。然而，在本实施例中，由于最下层异质半导体区域3是P-型，所以，与第一实施例中所示的P+型的情况相比，可使正向电流以小的电压降流动。这可以减小电流正向流动时的损耗。
此外，即使在阴极保持在接地电位而向阳极施加负电位的情况下，也获得反向特性的三个因素：反向阻止能力，其由异质势垒的高度确定；漏电流供给能力，其由成为漏电流起源的多数载流子的源确定；以及击穿电压保持能力，其由两个半导体材料之间的电位分布确定。因此，示出低的漏电流特性。
而且，同样在本实施例中，与作为阳极的第一电极7接触的最上层异质半导体区域4的晶界和与外延区域2接触的最下层异质半导体区域3的晶界不连续。因此，可以减少通过晶界的传导电子，还可以减小漏电流。应该注意的是，在本实施例中，通过修改如图2至图6所示的基本结构所获得的构成可用于第一实施例。
接着，将使用图7A至图7D说明本实施例的特殊特性的制造方法的一个例子。
(1)首先，如图7A所示，如在第一实施例中那样，例如，使用通过外延生长位于N+型衬底区域1上的N-型外延区域2形成的N型碳化硅半导体基体。
(2)接着，如图7B所示，例如，通过LP-CVD沉积第一多晶硅层(最下层异质半导体区域3)。
(3)然后，如图7C所示，例如，通过LP-CVD在最下层异质半导体区域3上进一步沉积第二多晶硅层(最上层异质半导体区域4)。随后，例如，在第二多晶硅层(最上层异质半导体区域4)上进行使用硼的离子注入掺杂，并且进行预定的活化热处理。然后，如图11所示，从由本发明的发明人的实验结果明显看出，第二多晶硅层与第一多晶硅层之间的结的杂质浓度变得不连续(在位于大约1μm深度的结的相对侧，层中的杂质浓度不同)。这样，可以在掺杂步骤之前立即形成P-型最下层异质半导体区域3和最上层异质半导体区域4，并且可以通过一个掺杂步骤将杂质引入到多个层中。这简化了制造过程，并使得能以低成本进行制造。如图11所示，在如上所述形成的最下层和最上层异质半导体区域3和4之间的边界处，杂质浓度不连续。
本实施例与第二实施例之间的大差别在于通过将杂质引入最上层异质半导体区域4的步骤将杂质引入最上层异质半导体区域4和最上层异质半导体区域4。此外，一般地，在最下层多晶硅层或者层叠在最下层多晶硅层上的一个或多个中间多晶硅层上形成最上层多晶硅层、并且以预定浓度将杂质引入到最上层多晶硅层中的过程中，也可以以不同于预定浓度的浓度将杂质引入到最下层多晶硅层中。
(4)最后，如第一实施例，如图7D所示，根据需要通过光刻和蚀刻形成掩模(mask)构件，并且通过例如反应离子蚀刻(干法蚀刻)使层状异质半导体区域6成形为预定形状；在与背面侧对应的衬底区域1的下面形成由例如钛(Ti)和镍(Ni)制成的第二电极8；并且通过在与上表面侧对应的最上层异质半导体区域4上顺序沉积钛(Ti)和铝(Al)而在其上形成第一电极7。这样，完成图1所示的根据本发明的第二实施例的半导体装置。
如上所述，在本实施例的半导体装置中，可以减少损耗，并且可以简化制造过程。
第三实施例
在第一实施例中，已说明了最下层和最上层异质半导体区域3和4都是P+型的情况。在第二实施例中，已说明了最下层异质半导体区域3是P-型的情况，其中，最下层异质半导体区域3的杂质浓度小于最上层异质半导体区域4的杂质浓度。在本实施例中，如图12所示，将说明最下层异质半导体区域3包括P+型的第一最下层异质半导体区域23和P-型的第二最下层异质半导体区域24的情况。
在图12中，例如，N-型外延区域22形成在N+型衬底区域21上，其中，碳化硅多型是4H型。应该注意的是，在本实施例中，作为例子，将给出对外延区域22形成在衬底区域21上的衬底的说明，但可使用仅由具有合适的电阻率的衬底区域21形成的衬底。
P+型的第一最下层异质半导体区域23和P-型的第二最下层异质半导体区域24被形成为与外延区域22的主表面相接触，该外延区域22的主表面与该外延区域22和衬底区域21的结合面相对。同样在本实施例中，示出第一和第二最下层异质半导体区域23和24由多晶硅制成的情况，该多晶硅的带隙比碳化硅的带隙小。此外，由P+型多晶硅制成的最上层异质半导体区域25被形成为层叠在第一和第二最下层异质半导体区域23和24的上表面上。同样在本实施例中，作为例子，示出包括两层的异质半导体区域26。然而，如在第一实施例中所示的图2中那样，异质半导体区域26可包括三层或更多层。
而且，第一电极28形成在最上层异质半导体区域25的上表面上，而第二电极28形成在衬底区域21的下面。第一电极27与最上层异质半导体区域25形成欧姆接触，而第二电极8与衬底区域21形成欧姆接触。应该注意的是，同样在本实施例中，为了便于对由层状异质半导体区域26的形成而产生的效果的说明的理解，即对本实施例的特征的理解，将说明基本结构。然而，如第一实施例中的图3至6所示，其外周或内侧可增加其它结构。
接着，将使用图13A和图13B说明根据图12所示的本发明的第三实施例的制造碳化硅半导体装置的方法的一个例子，仅说明与第一实施例的步骤不同的步骤。
(1)首先，如图13A所示，使用通过预定的光刻和蚀刻形成的掩模构件，通过例如离子注入以预定间隔和预定浓度在第一多晶硅层上进行硼掺杂，该第一多晶硅层沉积在N型碳化硅半导体基体上，该N型碳化硅半导体基体通过在N+型衬底区域21上外延生长N-型外延区域22形成，这样形成P+型的第一最下层异质半导体区域23和P-型的第二最下层异质半导体区域24。
(2)此外，如图13B所示，第二多晶硅层沉积在P+型的第一最下层异质半导体区域23和P-型的第二最下层异质半导体区域24上，然后同样通过例如离子注入进行硼掺杂，这样形成P型的最上层异质半导体区域25。此外，进行预定的活化热处理之后，在与背面侧对应的衬底区域21的下面形成由例如钛(Ti)和镍(Ni)制成的第二电极28；而通过在与上表面侧对应的最上层异质半导体区域25上顺序沉积钛(Ti)和铝(Al)而在其上形成第一电极27。这样，完成如图12所示的、根据本发明的第三实施例的半导体装置。
如上所述，可以通过传统的制造技术容易地实现本实施例的半导体装置。
利用上述构成，可以获得下面的效果。
当作为阴极的第二电极28保持在接地电位而向作为阳极的第一电极27施加正电位时，在正向特性方面，半导体装置像肖特基势垒二极管一样工作。然而，在本实施例中，由于第二最下层异质半导体区域24是P-型，所以，与第一实施例中所示的P+型的情况相比，可使正向电流以小的电压降流动。这可以减小电流正向流动时的损耗。
另一方面，即使在阴极保持在接地电位而向阳极施加负电位的情况下，也获得反向特性的三个因素：反向阻止能力，其由异质势垒的高度确定；漏电流供给能力，其由成为漏电流起源的多数载流子的源确定；以及击穿电压保持能力，其由两个半导体材料之间的电位分布确定。因此，示出低的漏电流特性。
此外，同样在本实施例中，与作为阳极的第一电极27接触的最上层异质半导体区域25的晶界和与外延区域22接触的第一和第二最下层异质半导体区域23和24的晶界不连续。因此，可以减少通过晶界的传导电子，并且还可以减小漏电流。
而且，与第二实施例不同的是，在本实施例中，与外延区域22形成异质结的P+型的第一最下层异质半导体区域23具有低电阻。因此，在向阳极施加量值不小于预定值的负电位的情况下，在发生雪崩击穿时产生的空穴可通过第一最下层异质半导体区域23和最上层异质半导体区域25立即排出到第一电极7。这样，可以提高雪崩击穿时的击穿电阻。
如上所述，在本实施例的半导体装置中，可以减少损耗，并且可以提高反向操作过程中的击穿电阻。
第四实施例
在上述第三实施例中，已经说明了通过以两种杂质浓度和预定间隔将杂质引入到第一多晶硅层中形成第一和第二最下层异质半导体区域23和24的情况。在本实施例中，如图14所示，将说明P-型的最下层异质半导体区域33和P+型的最上层异质半导体区域35都与外延部分32接触的情况。
利用上述构成，可以获得下面的效果。
在作为阴极的第二电极38保持在接地电位而向作为阳极的第一电极37施加正电位的正向操作过程中，正向电流主要通过最上层异质半导体区域35流到P-型最下层异质半导体区域33与外延区域32之间的异质结，该最上层异质半导体区域35与第一电极37的欧姆接触。因此，如在第三实施例中那样，使电流以低的电压降流动。这可以减少电流正向流动时的损耗。
另一方面，即使在阴极保持在接地电位而向阳极施加负电位的情况下，本实施例也具有反向特性的三个因素：反向阻止能力，其由异质势垒的高度确定；漏电流供给能力，其由成为漏电流起源的多数载流子的源确定；以及击穿电压保持能力，其由两个半导体材料之间的电位分布确定。因此，如第三实施例中那样，示出低的漏电流特性。
此外，在本实施例中，外延区域32和与其形成异质结的P+型最上层异质半导体区域35彼此直接接触。因此，在阳极的电位变成量值不小于预定值的负电位的情况下，在雪崩击穿发生时产生的空穴可仅通过最上层异质半导体区域35立即排出到第一电极37。这样，可以进一步提高雪崩击穿时的击穿电阻。
至于制造过程，图15A和图15B仅示出特征步骤。
(1)首先，如图15A所示，通过例如使用掩模构件的反应离子刻蚀(干法蚀刻)将沉积在N型碳化硅半导体基体上的第一多晶硅层成形为预定形状，该N型碳化硅半导体基体包括N+型衬底区域31和N-型外延区域32，该掩模构件通过预定的光刻和蚀刻形成。
(2)此外，如图15B所示，在沉积第二多晶硅层之后，通过离子注入进行硼掺杂，并进行预定的活化热处理。然后，如图11所示，从由本发明的发明人的实验结果明显看出，第二多晶硅层与第一多晶硅层之间的结的杂质浓度变得不连续。这样，可以同时形成P-型最下层异质半导体区域33和最上层异质半导体区域35。这简化了制造过程，并且能够以低成本进行制造。其后，在与背面侧对应的衬底区域31的下面形成由例如钛(Ti)和镍(Ni)制成的第二电极38；而通过在与上表面侧对应的最上层异质半导体区域35上顺序沉积钛(Ti)和铝(Al)而在其上形成第一电极37。这样，完成如图14所示的、根据本发明的第四实施例的半导体装置。
而且，一般地，在执行形成最上层多晶硅层的步骤之前，在使用预定的掩模图案有选择地蚀刻最下层多晶硅层之后，可以通过进行将最上层多晶硅层形成为与半导体基体直接接触或跨过一个或多个中间多晶硅层与最上层多晶硅层邻接的步骤而形成最上层多晶硅层。
如上所述，在本实施例的半导体装置中，可进一步提高击穿电阻，并且可以实现简化的制造过程。
应该注意的是，在本实施例中，如第一实施例所述，可以利用与通过修改基本结构所获得的与图2至图6对应的结构。
第五实施例
图16示出根据本发明的第五实施例的半导体装置的剖视图，该半导体装置具有栅电极且用作场效应晶体管。在该图中，场限制区域73形成在半导体基体100的第一主表面侧上的预定区域中，通过在重掺杂的N型碳化硅衬底71上形成杂质浓度低于碳化硅衬底71的杂质浓度的N型碳化硅外延层72获得该半导体基体100。此外，异质半导体区域74形成在半导体基体100的第一主表面侧上的预定区域中，在异质半导体区域74中形成异质结并且具有不同于碳化硅的带隙的带隙的N型多晶硅层80和81层叠。多晶硅层80和81分别与异质半导体区域74的最下层和最上层半导体层对应。栅电极76被形成为跨过栅绝缘膜75与异质半导体区域74与半导体基体100之间的结邻接。作为第一电极的源电极77被形成为与异质半导体区域74连接，而作为第二电极的漏电极78被形成为与半导体基体100欧姆接触。而且，通过层间绝缘膜90使源电极77与栅电极76彼此电绝缘。应该注意的是，虽然在图16中未示出，但是，场限制区域73和源电极77沿图中的深度方向彼此接触。
在下文中，将使用图17A至图17F说明根据本发明的本实施例的制造半导体装置的方法。
如图17A所示，制备半导体基体100，其中，在重掺杂的N型碳化硅衬底71上形成杂质浓度低于碳化硅衬底71的杂质浓度的N型碳化硅外延层72。然后，在预定区域中形成场限制区域73。对于场限制区域73，例如，可以使用P型碳化硅或绝缘层。
接着，如图17B所示，随着沉积温度连续变化，通过例如CVD等依次顺序沉积多晶硅层80、非晶硅层82和多晶硅层81。例如，此时的沉积温度条件如下：多晶硅层80和81的沉积温度是620℃，而非晶硅层82的沉积温度是520℃。至于膜厚，例如，多晶硅层80和81的膜厚约是20nm，而非晶硅层82的膜厚是500nm。可以通过连续改变沉积温度并顺序形成上述层容易地形成如图所示的层状结构。
其次，如图17C所示，利用上层和下层多晶硅81和80用作种子层(seed layer)，在氮气气氛中进行热处理以使非晶硅层82内的固相晶体生长，这样，通过固相晶体生长使非晶硅层82结晶。此时，通过固相生长从上层和下层多晶硅81和80生长的晶粒(颗粒)在非晶硅层82的中部中彼此撞击，这样，形成具有如图所示的两个多晶硅层81和80层叠的结构的异质半导体区域74。此外，在两个多晶硅层81和80之间形成晶粒对准不连续的部分。
利用上述步骤，与在通过进行对各层的沉积而形成晶粒对准不连续的部分的情况不同，因为顺序地形成层，所以，各层的表面层不接触空气。因此，不会在晶粒对准不连续的部分形成天然氧化膜，并且在晶粒对准不连续的部分不会粘附杂质。
这里，说明固相生长前异质半导体区域74的层结构是多晶硅层80/非晶硅层层82/多晶硅层81的情况。然而，层数不同时也可使用类似的步骤。例如，如图18所示，可以在半导体基体100的碳化硅外延层72上依次沉积非晶硅层82和多晶硅层81，然后可进行热处理以使非晶硅层82中的固相生长，从而通过固相生长使非晶硅层82结晶。在该情况下，在多晶硅层81与非晶硅层82之间的界面处，利用多晶硅层81用作种子层，非晶硅层82中发生固相生长。另一方面，在碳化硅外延层72与非晶硅层82之间的界面处，基于随机产生的晶核，非晶硅层82的结晶继续进行，并且形成与多晶硅层80对应的层。同样在这种情况下，从上和从下生长的晶粒彼此撞击，从而形成晶粒对准不连续的部分。
接着，砷离子被注入到包括多个多晶硅层80和81的异质半导体区域74中，并且进行活化热处理以使异质半导体区域74是N型。应该注意的是，除了离子注入，扩散等也可用作杂质引入方法。此后，如图17D所示，通过光刻和蚀刻成型异质半导体区域74。
然后，在沉积栅绝缘膜75、并且进一步沉积成为栅电极76的铝之后，如图17E所示，通过光刻和蚀刻成型铝以形成栅电极76。
随后，在沉积层间绝缘膜90之后，通过光刻和蚀刻形成接触孔(contact hole)，而源电极77被形成为与异质半导体区域74接触。此外，漏电极78被形成为与碳化硅衬底71接触。这样，如图17F所示，完成根据本发明的本实施例的半导体装置。
将说明如上所述制造的作为具体的半导体元件的半导体装置的操作。
在源电极77接地而向漏电极78施加正漏电压时使用该元件。此时如果栅电极76接地，则通过异质结界面处的能垒阻止电子传送，因此源电极77与漏电极78之间没有电流流动，由此建立截止状态。此外，在源电极77与漏电极78之间施加高电压的情况下，由于通过形成在异质结界面的异质半导体区域74侧上的累积层终止了电场，所以，异质半导体区域74中不发生击穿，并且通过场限制区域73削弱施加到异质结界面的电场。因此，可以确保源电极77与漏电极78之间的高击穿电压。
而且，如第一至第四实施例中那样，设置异质半导体区域74，该异质半导体区域74包括多晶硅层80和81，并且层间的晶格对准不连续。因此，与异质半导体区域74使用单层多晶硅的情况相比，可以进一步减小反向漏电流。
接着，当向栅电极76施加合适的正电压时，电子累积在与栅绝缘膜75邻接的异质半导体区域74和碳化硅外延层72中。结果，电流以预定的漏电压在源电极77与漏电极78之间流动。也就是说，建立导通状态。
此外，当移除施加到栅电极76的正电压时，累积电子的层从与栅绝缘膜75邻接的异质半导体区域74和碳化硅外延层72消失。异质结界面处的能垒阻止电子，并且建立截止状态。
本实施例的半导体装置具有如下结构：部分移除图3所示半导体装置的层状异质半导体区域6和第一电极7；在移除部分设置栅绝缘膜75和栅电极76；栅电极76跨过栅绝缘膜75与层状异质半导体区域6与半导体基体之间的结邻接。类似地，半导体装置可被构造为具有如下结构：部分移除图1、2、4、5、12或14所示半导体装置的层状异质半导体区域6、26或36和第一电极7、27或37；在移除部分设置栅绝缘膜75和栅电极76；栅电极76跨过栅绝缘膜75与层状异质半导体区域6、26或36与半导体基体之间的结邻接。此时，衬底区域1、21或31与碳化硅衬底71对应；外延区域2、22或32与碳化硅外延层72对应；最下层异质半导体区域3、23、24或33与多晶硅层80对应；最上层异质半导体区域4、25或35与多晶硅层81对应；层状异质半导体区域6、26或36与异质半导体区域74对应；第一电极7、27或37与源电极77对应；第二电极8、28或38与漏电极78对应。
此外，在第一至第四实施例中，在制造层状异质半导体区域6、26或36的情况下，可以采用该实施例的方法。也就是说，形成使多晶硅层80或81与非晶硅层82彼此接触的结构，然后通过非晶硅层82中的固相晶体生长使非晶硅层82结晶。
在第一至第五实施例中，作为例子，已经说明了使用碳化硅作为半导体基体材料的半导体装置。然而，半导体基体材料可以是如GaN、金刚石、硅或SiGe等其它半导体材料，只要是不同于异质半导体区域的材料即可。
此外，在第一至第五实施例中，已经说明了使用4H类型作为碳化硅多型。然而，也可使用如6H或3C等其它多型。
而且，至于用于层状异质半导体区域的半导体层的材料，可使用单晶硅、非晶硅、多晶硅、GaAs、Ge、SiGe等任何一种，只要是形成具有衬底材料的异质结的材料即可。
此外，在第一至第五实施例中，已经说明了使用具有所谓的垂直结构的二极管(第五实施例中的晶体管)，其中，第二电极8(第五实施例中的漏电极78)和第一电极7(第五实施例中的源电极77)被放置为跨过外延区域2(第五实施例中的外延层72)彼此面对，并且允许电流沿垂直方向流动。然而，例如，可以采用具有所谓的横向结构的二极管(第五实施例中的晶体管)，其中，第二电极8(第五实施例中的漏电极78)和第一电极7(第五实施例中的源电极77)被放置在同一主表面上，并且允许电流沿横向流动。
此外，在前述实施例中，已经说明了使用多晶硅作为最下层异质半导体区域3(第五实施例中的多晶硅层80)和最上层异质半导体区域4(第五实施例中的多晶硅层81)的材料。然而，可以使用任何材料，只要是与碳化硅形成异质结的材料即可。
而且，作为例子，已经说明了使用N型碳化硅作为外延区域2而使用P型多晶硅作为最下层异质半导体区域3。然而，可以采用N型碳化硅与N型多晶硅、P型碳化硅与P型多晶硅、以及P型碳化硅与N型多晶硅的任意组合。也就是说，第一导电类型可以是N型和P型中的任一种。
此外，理所当然地是，可以在不背离本发明的范围的前提下做出修改。
根据本发明的前述实施例，通过构造具有层状结构的半导体装置，使得能提供一种半导体装置及其制造方法，其中，通过层叠多个半导体层形成异质半导体区域，并且至少两层之间的边界处的晶格对准不连续，该半导体装置在反向操作过程中具有改进的漏电流特性，可通过简单方法制造该半导体装置，并且可以减少正向导通时的损耗。
第六实施例
<半导体装置的构成>
如图19所示，本实施例的半导体装置包括由衬底材料制成的第一半导体区域200，其中，N-型漂移区域(N-SiC)102形成在由4H多型的N+碳化硅制成的衬底区域(N+SiC)101上。应该注意的是，作为衬底区域101，例如，可以使用电阻是几毫欧厘米至几十毫欧厘米而膜厚是几十至几百微米的材料。此外，作为漂移区域102，例如，可以使用N型杂质浓度是1015至1018cm-3而膜厚是几至几十微米的材料。在本实施例中，漂移区域102的杂质浓度是1016cm-3而膜厚是10μm。而且，在本实施例中，将说明包括衬底区域101和漂移区域102的第一半导体区域200是由衬底材料形成的情况。然而，第一半导体区域200可以仅由衬底区域101形成而不管电阻的大小。
在本实施例的半导体装置中，如氧化膜等绝缘区域103和由多晶硅制成的异质半导体区域104被形成为与主表面接触，该多晶硅的带隙的宽度小于碳化硅的带隙的宽度，该主表面与漂移区域102和衬底区域101之间的结合面相对。也就是说，在该半导体装置中，由于碳化硅与多晶硅的带隙的宽度之间的差值，在漂移区域102与异质半导体区域104之间的结处形成异质结二极管(异质结105)，并且在结界面处存在能垒。应该注意的是，在本实施例中，使用杂质浓度是1019cm-3而膜厚是0.5μm的P型材料作为异质半导体区域104。
在本实施例的半导体装置中，如氧化膜等层间绝缘膜106和由金属材料制成的第一电极107被形成为与异质半导体区域104接触。此外，异质半导体区域104和第一电极107在接触部分108彼此连接。而且，半导体装置包括由金属材料制成的与衬底区域101接触的第二电极109。此外，由于绝缘区域103的存在，所以，电流通过异质半导体区域104在异质结105与接触部分108之间流动的路径的长度至少大于异质半导体区域104的膜厚。
<半导体装置的操作>
接着，对于半导体装置如使用第一电极107和第二电极109分别作为阳极和阴极的垂直二极管那样工作的情况，分别以正向操作和反向操作来说明该装置的工作。
<正向操作>
首先，将说明半导体装置的正向操作。
在第二电极109保持在接地电位而向第一电极107施加正电位的情况下，异质结二极管显示正向特性，并且显示与肖特基势垒二极管类似的导通特性。也就是说，在该情况下，电流根据由从异质结105延伸到漂移区域102和异质半导体区域104的各自的内部电位之和所确定的电压降流动。例如，在本实施例中，从异质结105延伸到漂移区域102和异质半导体区域104的各自的内部电位之和是大约1.3V，而正向电流根据与该和对应的电压降流动。
应该注意的是，在本实施例的半导体装置中，由于从接触部分108到异质结105的距离比传统半导体装置的距离长，所以异质半导体区域104中的电阻变大。然而，与异质半导体区域中的电阻相比，传统的半导体装置的漂移区域中的电阻足够大，几乎不受影响。也就是说，在使传统的半导体装置的漂移区域和异质半导体区域的杂质浓度和厚度与本实施例的半导体装置的杂质浓度和厚度相等的情况下，由于杂质浓度使传统的半导体装置的漂移区域中的电阻比异质半导体区域中的电阻大两个或更多数量级，而由于厚度使传统的半导体装置的漂移区域中的电阻比异质半导体区域中的电阻大一个以上数量级，也就是，总共大三至四个数量级。这样，在本实施例的半导体装置中，异质半导体区域104中的电阻几乎不影响整个半导体装置的导通电阻(on-resistance)。
<反向操作>
接着，将说明半导体装置的反向操作。
在第一电极107保持在接地电位而向第二电极109施加正电位的情况下，异质结二极管显示反向特性，并且建立截止状态。应该注意的是，在本实施例半导体装置中，由于异质半导体区域104的导电类型在作用区域(active region)的主域部分(mainregion portion)内是P型，所以，在截止特性方面，本实施例的半导体装置像PN结二极管一样工作。这是因为在异质半导体区域104的导电类型是P型而漂移区域102的导电类型是N型的构成中，使通过异质结界面105的能垒的漏电流极大地减小到这样的程度：由于在如PN结二极管中所见的预定电场的作用下所产生的载流子的漏电流特性变成主导。下面将说明原因。
肖特基势垒二极管的漏电流特性几乎由因为半导体材料的电子亲合性与肖特基金属功函数之间的差值所形成的肖特基势垒的高度唯一确定。然而，由于通过将不同的半导体材料接合到一起构成异质结二极管，所以，异质结二极管的漏电流特性主要由在不同的半导体材料之间产生的能垒的高度和成为漏电流起源的多数载流子源的尺寸确定。其中，能垒的高度几乎由漂移区域102和异质半导体区域104各自的半导体材料确定，因此具有与肖特基势垒二极管相同的性能，该漂移区域102由碳化硅制成，该异质半导体区域104由硅制成。此外，从成为漏电流起源的多数载流子源的角度看，与肖特基势垒二极管和传统的半导体装置相比，本实施例的半导体装置明显少。这是因为在本实施例的半导体装置中，由于异质半导体区域104是P型，所以在异质半导体区域104内不易产生用作N型漂移区域102的多数载流子的传导电子，并且设置抑制传导电子的源的构成。
然而，在传统半导体装置中，由于多晶硅区域中的晶界的存在，将用作多数载流子的传导电子通过晶界从第一电极供给到异质结，并且在反向操作过程中产生漏电流。因此，在提高击穿电压方面已经存在限制。如果向异质结供给电子，则不能获得包括P型异质半导体区域104和N-型漂移区域102的异质结二极管的原始反向特性，而是显示出与肖特基势垒二极管的漏电流特性类似的漏电流特性。特别地，如果通过LPCVD使多晶硅层实际形成在碳化硅衬底上，则硅晶体生长为柱形。结果，晶界被形成为线性连接第一电极和异质结，并且使电子容易地从第一电极供给到异质结。应该注意的是，虽然这里说明了多晶硅区域，但是在使用单晶硅或其它材料替代多晶硅的情况下，由于晶体缺陷或者预定热处理的存在也可能发生类似的现象。
另一方面，在本实施例的半导体装置中，由于绝缘区域103的存在，所以，电流通过异质半导体区域104在异质结105与接触部分108之间流动的路径的长度至少大于异质半导体区域104的膜厚。因此，即使在异质半导体区域104是由多晶硅形成的情况下，也不形成线性连接接触部分108和异质结105的晶界，并且可以限制通过晶界从第一电极107供给到异质结105的电子量。这样，本实施例的半导体装置可以减小反向操作过程的漏电流。
应该注意的是，异质半导体区域104中的电流路径的长度优选长于通过晶界从第一电极107供给的电子的有效扩散长度。这种结构可以防止电子被供给到异质结105。因此，可以实现异质结二极管原先具有的不同于肖特基势垒二极管的漏电流特性的漏电流特性。
在本实施例中，多晶硅用作异质半导体区域104的材料。然而，在使用单晶硅或其它材料代替多晶硅的情况下，因为由于晶体缺陷或预定热处理的存在使电子从第一电极107供给，绝缘区域103可以减少扩散到异质结105的电子并且可以减小漏电流。
如图20所示，绝缘区域103可形成在异质半导体区域104内，使得绝缘区域103不与漂移区域102接触。这种结构可以使异质结105的有效区域变大。因此，可以减小反向操作过程中的漏电流，并且可以减小正向操作过程中由于结产生的导通电阻。
如图21所示，例如，通过在异质半导体区域104内与漂移区域102邻接以及不邻接的各位置处形成绝缘区域103，可在异质半导体区域104的层内分别形成多个绝缘区域103。利用这种构成，在限制区域内，可以使电流通过异质半导体区域104在异质结105与接触部分108之间流动的路径的长度更长。因此，可以以较高的浓度形成异质结二极管以提高集成程度。
如图22所示，可倾斜地形成绝缘区域103，使得在异质半导体区域104与接触部分108接触的附近的膜厚变小，在异质半导体区域104与异质结105接触的附近的膜厚变大。利用这种构成，可以缩短供给有来自第一电极107的电子的异质半导体区域104附近的晶界路径，电子通过该晶界路径扩散，而抑制异质半导体区域104中的电流路径中的电阻的增加。也就是说，进一步减小漏电流，而保持预定导通电阻。而且，在该情况下，如图23所示，可以通过以层的形式形成多个绝缘区域103容易地减少产品中的变化。
虽然图19至23所示的半导体装置中的异质半导体区域104具有单一的导电类型和单一的杂质浓度，但是，如图24和图25所示，可以设置导电类型和杂质浓度与异质半导体区域104的导电类型和杂质浓度不同的第二异质半导体区域110。在该情况下，第二异质半导体区域110可是P型或N型，而其杂质浓度也可大于或小于异质半导体区域104的杂质浓度。
此外，虽然图19至25所示的半导体装置具有形成异质结二极管的简单的构成，但是，可在异质结二极管的最外部中形成耐压结构。具体地，异质半导体区域104的边缘部可安装在由SiO2制成的层间绝缘膜上，或者漂移区域102可包括场限制区域、保护环以及通过将漂移区域102开槽获得的台式结构。
第七实施例
接着，将参照图26说明本发明的第七实施例的半导体装置的构成。
<半导体装置的构成>
在本实施例的半导体装置中，代替根据第六实施例的半导体装置的绝缘区域103，在漂移区域102中形成P型阱区(wellregion)111。
<半导体装置的操作>
接着，对于半导体装置如使用第一电极107和第二电极109分别作为阳极和阴极的垂直二极管那样工作的情况，分别以正向操作和反向操作来说明该半导体装置的工作。
<正向操作>
首先，将说明半导体装置的正向操作。
在第二电极109保持在接地电位而向第一电极107施加正电位的情况下，异质结二极管显示正向特性，并且电流以低导通电阻流动。原因如下：在该情况下，漂移区域102与阱区111之间形成的PN结二极管也处于正向偏压状态；然而，由于内部电位是大约3V，所以漂移区域102与阱区111之间没有电流流动。
<反向操作>
接着，将说明半导体装置的反向操作。
在第一电极107保持在接地电位而向第二电极109施加正电位的情况下，异质结二极管显示反向特性，并且建立截止状态。原因如下：漂移区域102与阱区111之间形成的PN结二极管也处于反向偏压状态，并且漏电流小于异质半导体区域104与漂移区域102之间的异质结中的电流。此外，当使第二电极109的正电位增大时，在漂移区域102与阱区111之间PN结结处，消耗层延伸。当夹在彼此相对的阱区111之间的漂移区域102被完全损耗时，异质结105处的电场被阻断，并且可以进一步减少漏电流的发生。
应该注意的是，虽然在本实施例中阱区111用作势垒区域，但是，如图27所示，绝缘区域103与阱区111可以组合使用。在绝缘区域103和阱区111组合使用的情况下，如图28所示，即使不设置层间绝缘膜106，也可获得根据本发明的半导体装置的技术效果。在任何一种情况下，势垒区域的设置使电流通过异质半导体区域104在异质结105与接触部分108之间流动的路径的长度至少大于异质半导体区域104的膜厚。此外，虽然假设P型阱区111是活性半导体已经说明了本实施例，但是，可使用非活性半导体的高电阻区域，或可使用电绝缘区域。
在本发明的第六和第七实施例中，电流通过异质半导体区域在异质结与接触部分之间流动的路径的长度至少大于异质半导体区域的膜厚。因此，即使在异质半导体由多晶硅形成的情况下，也不形成线性连接接触部分与异质结的晶界，并且可以限制通过晶界从第一电极供给到异质结的电子量。这样，根据本发明的半导体装置可以减小反向操作过程的漏电流并改进截止特性。
申请日为2005年9月12日的日本特愿2005-263313、申请日为2006年4月26日的日本特愿2006-122197和申请日为2006年5月16日的日本特愿2006-136144的全部内容通过引用包含于此。
虽然上述已经参照本发明的一些实施例说明了本发明，但本发明不限于上述实施例。本领域技术人员可以根据其宗旨对上述实施例进行修改和变形。参照所附的权利要求书限定本发明的范围。

Claims (24)

1.一种半导体装置，其包括：
第一导电类型的半导体基体；
异质半导体区域，其与所述半导体基体的主表面接触，所述异质半导体区域的带隙宽度与所述半导体基体的带隙宽度不同；
第一电极，其与所述异质半导体区域连接；以及
第二电极，其与所述半导体基体连接，
其中，所述异质半导体区域包括用于截止反向操作过程中产生的漏电流的结构。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第二电极与所述半导体基体欧姆接触，所述异质半导体区域由层状异质半导体区域形成，在所述层状异质半导体区域中，多个半导体层彼此层叠，
所述层状异质半导体区域的最上层半导体层与所述第一电极连接，所述层状异质半导体区域的最下层与所述半导体基体接触，以及
所述多个半导体层的至少两层之间的边界具有晶格对准不连续的部分。
3.根据权利要求1所述的半导体装置，其特征在于，还包括：
栅电极，所述异质半导体区域和所述半导体基体之间的接合部与所述栅电极通过栅绝缘膜相邻接，
其中，所述第二电极与所述半导体基体欧姆接触，所述异质半导体区域由层状异质半导体区域形成，在所述层状异质半导体区域中，多个半导体层彼此层叠，
所述层状异质半导体区域的最上层半导体层与所述第一电极连接，所述层状异质半导体区域的最下层与所述半导体基体接触，以及
至少两个所述半导体层之间的边界具有晶格对准不连续的部分。
4.根据权利要求2或3所述的半导体装置，其特征在于，所述层状异质半导体区域具有杂质浓度不连续的部分。
5.根据权利要求2至4中任一项所述的半导体装置，其特征在于，所述层状异质半导体区域的所述最上层半导体层与所述第一电极欧姆接触。
6.根据权利要求2至5中任一项所述的半导体装置，其特征在于，所述层状异质半导体区域的所述最上层半导体层是第二导电类型。
7.根据权利要求2至6中任一项所述的半导体装置，其特征在于，除了与所述层状异质半导体区域的所述最下层半导体层接触之外，所述半导体基体还与所述层状异质半导体区域的其它半导体层接触。
8.根据权利要求2至7中任一项所述的半导体装置，其特征在于，所述半导体基体由碳化硅、氮化镓和金刚石之一制成。
9.根据权利要求2至8中任一项所述的半导体装置，其特征在于，所述半导体层由单晶硅、非晶硅、多晶硅、砷化镓、锗、以及锗硅之一制成。
10.一种制造根据权利要求2至9中任一项所述的半导体装置的方法，其中，形成所述半导体装置的所述层状异质半导体区域包括层叠多个多晶硅层。
11.根据权利要求10所述的方法，其特征在于，包括：
在所述半导体基体上形成最下层多晶硅层；
在所述最下层多晶硅层上、或层叠在所述最下层多晶硅层上的一个或多个中间多晶硅层上形成最上层多晶硅层；以及
在以预定浓度将杂质引入所述最上层多晶硅层的过程中，还以不同于所述预定浓度的浓度将杂质引入所述最下层多晶硅层。
12.根据权利要求10或11所述的方法，其特征在于，在执行形成所述最上层多晶硅层的过程之前，使用预定的掩模图案有选择地蚀刻所述最下层多晶硅层后，通过执行形成所述最上层多晶硅层的过程，使所述最上层多晶硅层形成为与所述半导体基体直接接触，或跨过一个或多个中间多晶硅层与所述半导体基体邻接。
13.根据权利要求10所述的方法，其特征在于，包括：
形成与所述多晶硅层接触的非晶硅层；以及
通过固相晶体生长使所述非晶硅层结晶。
14.根据权利要求10所述的方法，其特征在于，包括：
形成被夹在所述半导体装置的所述半导体基体与所述多晶硅层之间的非晶硅层；以及
通过固相晶体生长使所述非晶硅层结晶。
15.根据权利要求10所述的方法，其特征在于，包括：
形成被夹在两个所述多晶硅层之间的非晶硅层；以及
通过固相晶体生长使所述非晶硅层结晶。
16.根据权利要求13至15中任一项所述的方法，其特征在于，通过连续改变形成温度来顺序地进行形成所述非晶硅层的过程和形成所述多晶硅层的过程。
17.根据权利要求1所述的半导体装置，其特征在于，
所述异质半导体区域包括势垒区域，所述势垒区域使电流路径的长度至少大于所述异质半导体区域的膜厚，所述电流在异质结与接触部分之间流动，在所述异质结中，所述半导体基体与所述异质半导体区域彼此接触，在所述接触部分中，所述第一电极与所述异质半导体区域彼此接触。
18.根据权利要求17所述的半导体装置，其特征在于，所述电流路径的长度至少大于从所述第一电极供给的电子的有效扩散长度。
19.根据权利要求17或18所述的半导体装置，其特征在于，所述势垒区域的至少一部分由绝缘膜制成，所述绝缘膜至少与所述异质半导体区域接触。
20.根据权利要求17至19中任一项所述的半导体装置，其特征在于，所述势垒区域被设置为与所述异质结和所述接触部分隔开。
21.根据权利要求17至20中任一项所述的半导体装置，其特征在于，用作所述势垒区域的区域的至少一部分由第二导电类型的阱区制成，所述阱区形成在所述半导体基体中。
22.根据权利要求17至21中任一项所述的半导体装置，其特征在于，至少一部分所述异质半导体区域的导电类型是第二导电类型。
23.根据权利要求17至22中任一项所述的半导体装置，其特征在于，所述半导体基体由碳化硅、氮化镓和金刚石之一制成。
24.根据权利要求17至23中任一项所述的半导体装置，其特征在于，所述异质半导体区域由单晶硅、多晶硅、非晶硅、锗、以及锗硅之一制成。
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