KR20080044345A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는, 반도체 기판, 상기 반도체 기판과 접하고 상기 반도체 기판과는 상이한 밴드 갭 폭을 갖는 이종 반도체 영역, 상기 이종 반도체 영역에 접속되는 제1 전극, 및 상기 반도체 기판에 오믹 접촉을 형성하는 제2 전극을 포함한다. 상기 이종 반도체 영역은, 적어도 두 층 간의 경계에서 결정 배열이 불연속적인 복수의 반도체 층들을 적층함으로써 형성되는 적층 이종 반도체 영역을 포함한다.
이종 반도체, 역방향 동작, 순방향 동작, 누설 전류, 폴리실리콘

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 역방향 동작 시의 누설 전류를 감소시키고, 컷오프 특성을 향상시키기 위한 기술에 관한 것이다.
종래부터, N+형 탄화규소 기판 상에 N-형 에피택셜 영역이 형성된 반도체 기판의 일 주면(main surface)에 P+형 폴리실리콘 영역이 접하여 형성되어 있는 반도체 장치가 알려져 있다. 이러한 반도체 장치에서는, 에피택셜 영역과 폴리실리콘 영역 간에 이종 접합이 형성되어 있고, 폴리실리콘 영역 상에 표면 금속 전극(top metal electrode)이 형성되어 있으며, 탄화규소 기판의 이면에는 이면 금속전극이 형성되어 있다. 표면 금속 전극을 애노드로서 이면 금속전극을 캐소드로서 이용하는 전극들 사이에 전압을 인가함으로써, 이종 접합 계면에서 정류 작용을 일으킨다. 이에 따라, 다이오드 특성을 얻을 수 있다.
구체적으로，캐소드를 접지한 상태에서 애노드에 플러스 전위를 인가한 경우에는, 다이오드의 순방향 특성에 상당하는 도전 특성을 얻는 한편, 애노드에 마이너스 전위를 인가한 경우에는, 다이오드의 역방향 특성에 상당하는 저지 특 성(blocking characteristics)을 얻는다. 이 순방향 특성 및 역방향 특성은, 금속전극과 반도체 재료 사이의 접합에서 쇼트키 장벽과 유사한 특성을 나타내며, 임의적으로 조정가능하다. 따라서, 쇼트키 장벽을 이용한 다이오드에 비해, 필요에 따라 최적의 파괴 전압(breakdown voltage)으로 조정할 수 있는 이점을 갖는다. 또한，폴리실리콘 영역의 불순물 밀도나 도전형을 소정의 조건으로 조정함으로써, 쇼트키 장벽과는 본질적으로 상이한 동작 메카니즘을 통해 매우 작은 누설 전류 특성을 얻을 수 있다.
그러나, 단지 폴리실리콘을 이용하여 이종 접합을 형성하는 경우, 역방향 특성의 누설 전류 특성은 쇼트키 장벽 다이오드와 유사한 경향을 나타내고, 쇼트키 장벽과는 상이한 높은 컷오프 성능 및 온도 특성을 얻을 수 없다.
폴리실리콘 영역 내의 결정 입계들의 영향에 의해 역방향 동작 중에 큰 누설 전류가 생성되기 때문에, 이론적인 컷오프 특성을 실현하기 어렵다. 즉, 결정 입계의 존재로 인해, 역방향 동작 동안의 누설 전류 특성을 향상시키는 데에는 한계가 존재하였다.
본 발명은 전술한 종래 기술의 문제를 해결하기 위해 이루어진 것이다. 본 발명의 목적은 역방향 동작 동안의 누설 전류를 감소시키고, 컷오프 특성을 향상시키고, 순방향 도전시의 손실을 감소시킬 수 있는 반도체 장치를 제공하고, 그 반도체 장치를 제조하는 방법을 제공하는 데 있다.
전술한 목적을 달성하기 위해, 본 발명에 따른 반도체 장치는, 제1 도전형 반도체 기판(base); 반도체 기판의 일 주면과 접하고, 반도체 기판의 밴드갭 폭과는 상이한 밴드갭 폭을 갖는 이종 반도체 영역; 이종 반도체 영역에 접속된 제1 전극; 반도체 기판에 접속된 제2 전극을 포함한다. 이종 반도체 영역은 역방향 동작 중에 생성되는 누설 전류를 차단하기 위한 구조를 포함한다.
도 1은 본 발명의 제1 실시예 및 제2 실시예를 설명하기 위한 반도체 장치의 단면도.
도 2는 본 발명의 다른 형태의 제1 실시예 및 제2 실시예를 설명하기 위한 반도체 장치의 단면도.
도 3은 본 발명의 다른 형태의 제1 실시예 및 제2 실시예를 설명하기 위한 반도체 장치의 단면도.
도 4는 본 발명의 다른 형태의 제1 실시예 및 제2 실시예를 설명하기 위한 반도체 장치의 단면도.
도 5는 본 발명의 다른 형태의 제1 실시예 및 제2 실시예를 설명하기 위한 반도체 장치의 단면도.
도 6은 본 발명의 다른 형태의 제1 실시예 및 제2 실시예를 설명하기 위한 반도체 장치의 단면도.
도 7A~도 7D는 도 1 내지 도 6에 나타낸 반도체 장치의 제조 방법의 일례를 설명하기 위한 도면.
도 8은 최하층의 이종 반도체 영역(폴리실리콘)과 최상층의 이종 반도체 영 역(폴리실리콘) 사이의 접합부의 확대 단면도.
도 9는 최하층의 이종 반도체 영역(폴리실리콘)과 최상층의 이종 반도체 영역(단결정 실리콘) 사이의 접합부의 확대 단면도.
도 10은 최하층의 이종 반도체 영역(단결정 실리콘)과 최상층의 이종 반도체 영역(폴리실리콘) 사이의 접합부의 확대 단면도.
도 11은 최하층의 이종 반도체 영역(폴리실리콘)과 최상층의 이종 반도체 영역(폴리실리콘) 사이의 접합부에서 불순물 확산 분포에 대한 실험 결과의 일례를 나타내는 도면.
도 12는 본 발명의 제3 실시예를 설명하기 위한 반도체 장치의 단면도.
도 13A 및 도 13B는 도 12에 도시된 반도체 장치의 제조 방법의 일례를 나타내는 도면.
도 14는 본 발명의 제4 실시예를 설명하기 위한 반도체 장치의 단면도.
도 15A 및 도 15B는 도 14에 도시된 반도체 장치의 제조 방법의 일례를 나타내는 도면.
도 16은 본 발명의 제5 실시예를 설명하기 위한 반도체 장치의 단면도.
도 17A~도 17F는 도 16에 도시된 반도체 장치의 제조 방법의 일례를 나타내는 도면.
도 18은 본 발명의 제5 실시예의 제조 방법이 부분적으로 개조된 일례를 나타내는 도면.
도 19는 본 발명의 제6 실시예를 설명하기 위한 반도체 장치의 단면도.
도 20은 본 발명의 다른 형태의 제6 실시예를 설명하기 위한 반도체 장치의 단면도.
도 21은 본 발명의 다른 형태의 제6 실시예를 설명하기 위한 반도체 장치의 단면도.
도 22는 본 발명의 다른 형태의 제6 실시예를 설명하기 위한 반도체 장치의 단면도.
도 23은 본 발명의 다른 형태의 제6 실시예를 설명하기 위한 반도체 장치의 단면도.
도 24는 본 발명의 다른 형태의 제6 실시예를 설명하기 위한 반도체 장치의 단면도.
도 25는 본 발명의 다른 형태의 제6 실시예를 설명하기 위한 반도체 장치의 단면도.
도 26은 본 발명의 제7 실시예를 설명하기 위한 반도체 장치의 단면도.
도 27은 본 발명의 다른 형태의 제7 실시예를 설명하기 위한 반도체 장치의 단면도.
도 28은 본 발명의 다른 형태의 제7 실시예를 설명하기 위한 반도체 장치의 단면도.
이하, 본 발명에 따른 반도체 장치의 특징들 및 효과들의 개요에 대해 설명한다.
반도체 기판(base)의 최상층인 에피택셜 영역이 N형인 경우, 에피택셜 영역과 접하는 적층 이종 반도체 영역의 최하층을 P+형이 되도록 한다. 전체 공핍이 발생하지 않는 구성을 채용함으로써, 누설 전류를 감소시킨다． 또한, 누설 전류의 발생 비율이 작은 에피택셜 영역의 특성을 이용하기 위해, 적층 이종 반도체 영역의 최하층의 불순물 농도가 소정의 농도가 되도록 이루어진다．
또한，이하의 실시예에서는，다수의 결정립을 포함하는 폴리실리콘을 이용하면서도, 적층 이종 반도체 영역을 이용하여 이종 접합 다이오드를 형성한다. 따라서, N형 에피택셜 영역에 대해 다수 캐리어로서 기능하는 전도 전자를 애노드 전극(제1 전극)으로부터 폴리실리콘의 결정 입계를 통한 공급을 감소시킬 수 있다. 또한，누설 전류가 발생하기 어려운 구조가 제공된다.
이와 같은 구성을 채용함으로써, 이종 접합 다이오드의 애노드와 캐소드 간에 역바이어스를 인가한 경우에, 적층 이종 반도체 영역의 최하층으로부터 전자의 공급을 상당량 감소시킨다. 이에 따라, 누설 전류가 크게 감소한다.
이하에, 실시예들을 이용하여, 본 발명의 상세 내용을 설명한다.
[제1 실시예]
도 1은 본 발명에 따른 반도체 장치의 제1 실시예를 나타낸다. 본 실시예에서는，탄화규소를 기판 재료로서 사용하는 반도체 장치를 일례로서 설명한다.
예를 들면, 탄화규소의 폴리 타입이 4H 타입인 N+형 기판 영역(1) 상에 N- 형 에피택셜 영역(2)이 형성되어 있다. 기판 영역(1)과 에피택셜 영역(2)의 어셈블리가 제1 도전형 반도체 기판이다. 이 경우의 제1 도전형은 N형이다.
기판 영역(1)으로서는, 예컨대, 비저항이 수 mΩcm로부터 수십 mΩcm이고, 두께가 약 50~40O㎛인 것을 사용할 수 있다.
에피택셜 영역(2)으로서는, 예컨대, N형 불순물 농도가 1015∼1018cm- 3 이고, 두께가 수 ㎛ ~ 수십 ㎛ 인 것을 이용할 수 있다. 본 실시예에서는，불순물 농도가 1016cm- 3 이고, 두께가 10 ㎛인 것을 이용한 경우에 대해 설명한다.
본 실시예에서는，일례로서 기판 영역(1) 상에 에피택셜 영역(2)을 형성한 기판에 대해 설명하지만, 적절한 비저항을 갖고 기판 영역(1)만으로 형성된 기판을 제1 도전형 반도체 기판로서 사용할 수도 있다.
기판 영역(1)과의 접합면에 대향하는 에피택셜 영역(2)의 주면(제1 도전형 반도체 기판의 일 주면)에 접하도록 최하층의 반도체층인 최하층의 이종 반도체 영역(3)이 퇴적되어 있다. 본 실시예에서는，일례로서 최하층의 이종 반도체 영역(3)이 탄화규소보다도 작은 밴드갭을 갖는 폴리실리콘으로 이루어진 경우를 나타낸다. 에피택셜 영역(2)과 최하층의 이종 반도체 영역(3)의 접합은, 서로 다른 밴드갭을 갖는 재료인 탄화규소와 폴리실리콘 사이의 이종 접합이다. 접합 계면에는, 에너지 장벽이 존재한다．
또한，본 실시예에서는，최하층 반도체층인 최하층 이종 반도체 영역(3)(최하층 폴리실리콘 층) 상에 중첩되도록, 최상층 반도체층인 폴리실리콘으로 이루어진 최상층 이종 반도체 영역(104)(최상층 폴리실리콘 층)이 형성되어 있다. 따라서, 본 실시예에서는，2개의 반도체층인 최하층의 이종 반도체 영역(3)과 최상층의 이종 반도체 영역(104)이, 최하층의 이종 반도체 영역(3) 상에 최상층의 이종 반도체 영역(104)이 중첩하여 적층 이종 반도체 영역(6)을 형성한다. 이 적층 이종 반도체 영역(6)은 이종 반도체 영역으로서 역할한다. 예를 들어, 도 2에 도시한 바와 같이, 최하층의 이종 반도체 영역(3)과 최상층의 이종 반도체 영역(104)의 사이에, 반도체층인 중간 이종 반도체 영역(5)(중간 폴리실리콘 층들)이 단수 또는 복수개 형성되어, 적층 이종 반도체 영역(6)을 형성할 수 있다.
최하층의 이종 반도체 영역(3) 및 최상층의 이종 반도체 영역(104) 모두가 폴리실리콘으로 이루어지므로, 이들 2층들 간의 경계에서 결정의 배열은 불연속적이다. 또한, 이러한 불연속적인 결정의 배열은, 이하의 실시예에서도 마찬가지로, 적층 이종 반도체 영역(6)의 구성 요소인 이종 반도체 영역 층들 중 적어도 하나가 다결정층인 한 실현된다. 또한, 일반적으로, 적층 이종 반도체 영역(6)의 구성 요소인 이종 반도체 영역 층들의 모두가 에피택셜 성장층인 경우를 제외하고, 2개의 층들 간의 경계에서，이러한 불연속적인 결정의 배열이 실현된다.
본 실시예의 설명에서，최하층의 이종 반도체 영역(3) 및 최상층의 이종 반도체 영역(104)으로 불순물이 도입된다. 여기서，최하층의 이종 반도체 영역(3) 및 최상층의 이종 반도체 영역(104)은, 제2 도전형인 P형의 고농도(P+형)로 도핑(불순물 도입)된다.
본 실시예에서는，최상층의 이종 반도체 영역(104)의 상면에는 제1 전극(107)이 형성되고, 기판 영역(1)의 아래에는 제2 전극(8)이 형성되어 있다. 제1 전극(107)은 최상층의 이종 반도체 영역(104)과 오믹 접촉을 형성하고, 제2 전 극(8)은 기판 영역(1)과 오믹 접촉을 형성한다. 예를 들어, 금속재료로서는, 위에 알루미늄(Al) 등을 퇴적한 티타늄(Ti)을 제1 전극(107)으로서 이용할 수 있으며, 위에 니켈(Ni) 등을 퇴적한 티타늄(Ti)을 제2 전극(8)으로서 이용할 수 있다. 따라서, 본 실시예에서는, 제1 전극(107)을 애노드 전극으로서 갖고, 제2 전극(8)을 캐소드 전극으로서 갖는 종형(vertical) 다이오드를 구성하는 경우에 대해 설명한다.
본 실시예에서는，본 실시예의 특징인 적층 이종 반도체 영역(6)의 형성에 의해 얻어지는 효과에 대한 설명을 보다 쉽게 이해하기 위해, 도 1에서와 같이 영역들이 층으로 퇴적되어 있는 구성에 대해 설명한다. 그러나, 도 3 ~ 도 6에 도시된 바와 같이, 그 외주나 내부가 다른 구조일 수도 있다. 예를 들면, 도 3 또는 도 4에 도시된 바와 같이, 적층 이종 반도체 영역(6)의 에지부에서의 전계 집중을 방지하기 위해, 예컨대, P형 영역으로서 전계 제한 영역(field limting region)(9)(도 3)이 형성되어 있거나, 또는 적층 이종 반도체 영역(6)의 에지부가, 예컨대 산화막으로 이루어진 절연 영역(10)(도 4)상에 탑재될 수도 있다. 물론, 도 5에서와 같이, 전계 제한 영역(9)과 절연 영역(10)의 양방이 형성될 수도 있다. 또한，도 6에서와 같이, 저저항 도전을 실현하기 위해, 예컨대, N형 영역으로 이루어진 도전 영역(11)을 형성할 수도 있다.
다음，도 7A 내지 도 7D를 참조하여, 도 1에 나타낸 본 발명의 제1 실시예에 따른 탄화규소 반도체 장치의 제조 방법의 일례를 설명한다.
(1) 우선，도 7(A)에 도시한 바와 같이, 예컨대, N+형 기판 영역(1) 상에 N- 형 에피택셜 영역(2)을 에피택셜 성장시켜 형성한 N형 탄화규소 반도체 기판을 이용한다.
(2) 다음，도 7(B)에 도시한 바와 같이, 예컨대, LP-CVD법에 의해 제1 폴리실리콘을 퇴적한 후, 예컨대, BBr3 분위기 속에서 붕소 도핑을 행함으로써, P형 최하층의 이종 반도체 영역(3)을 형성한다. 최하층의 이종 반도체 영역(3)은, 전자 빔 증착법이나 스퍼터링법 등에 의해 퇴적한 후, 레이저 어닐링 등에 의해 재결정화를 행함으로써 형성할 수 있거나, 또는, 예컨대 분자 빔 에피텍시 등에 의해 헤테로 에피택셜 성장시킨 단결정 실리콘으로 형성할 수도 있다. 또한，도핑에는, 이온 주입과 주입 후의 활성화 열처리의 조합을 이용할 수도 있다.
(3) 또한，도 7(C)에 도시한 바와 같이, 최하층의 이종 반도체 영역(3) 상에, 예컨대 LP-CVD법에 의해 제2 폴리실리콘 층을 퇴적한 후, 예컨대 BBr3 분위기 속에서 붕소 도핑을 행함으로써, P형 최상층의 이종 반도체 영역(104)을 형성한다. 최상층의 이종 반도체 영역(104)도 마찬가지로, 전자 빔 증착법, 스퍼터링법 등으로 퇴적한 후, 레이저 어닐링 등으로 재결정화를 행함으로써 형성할 수 있거나, 예컨대, 분자 빔 에피텍시 등에 의해 헤테로 에피택셜 성장시킨 단결정 실리콘으로 형성할 수도 있다. 또한，도핑에는, 이온 주입과 주입 후의 활성화 열처리의 조합을 이용할 수도 있다. 전술한 바와 같이, 복수의 폴리실리콘 층을 적층하는 공정에 의해 적층 이종 반도체 영역(6)이 형성된다.
(4) 또한, 도 7(D)에 도시한 바와 같이, 필요에 따라 포토리소그래피 및 에 칭에 의해 마스크 부재를 형성하고，예컨대, 반응성 이온 에칭(드라이 에칭)에 의해, 적층 이종 반도체 영역(6)을 소정의 형상으로 만들고, 이면측에 상당하는 기판 영역(1) 아래에는, 예컨대 티타늄(Ti) 및 니켈(Ni)로 이루어진 제2 전극(8)을 형성하고，표면측에 상당하는 최상층의 이종 반도체 영역(104) 상에는, 티타늄(Ti) 및 알루미늄(Al)을 순차적으로 퇴적함으로써 제1 전극(107)을 형성한다. 이에 따라，도 1에 나타낸 본 발명의 제1 실시예에 따른 반도체 장치를 완성한다.
전술한 바와 같이, 본 실시예의 반도체 장치는 종래의 제조 기술에 의해 용이하게 실현될 수 있다.
다음，본 실시예의 동작에 대해 설명한다.
제2 전극(8)을 캐소드 전극으로, 제1 전극(107)을 애노드 전극으로 이용하여, 그 사이에 전압을 인가하는 경우，최하층의 이종 반도체 영역(3)과 에피택셜 영역(2)의 접합 계면에는 정류 작용이 발생하고, 다이오드 특성을 얻는다.
우선，캐소드 전극을 접지 전위로 유지하고, 애노드 전극에 플러스 전위를 인가하는 경우，순방향 전류가 흐른다. 이 때의 순방향 특성은 쇼트키 장벽 다이오드와 마찬가지이다. 즉, 순방향 특성은 이종 접합부로부터 에피택셜 영역(2) 및 최하층의 이종 반도체 영역(3)으로 연장되는 각 내부 전위(built-in potential)들의 합으로부터 결정되는 전압 강하에 의해 순방향 전류를 흐르게 한다.
다음，캐소드 전극을 접지 전위로 유지하고, 애노드 전극에 마이너스 전위를 인가하는 경우，본 실시예의 역방향 특성은 쇼트키 장벽 다이오드와는 다른 누설 전류 특성을 나타낸다. 이것은, 본 발명의 구성에서는，후술하는 바와 같이, PN 접합 다이오드에서 보여지는 바와 같은 소정의 전계 하에서 생성되는 캐리어에 의한 누설 전류 특성이 우세해지는 정도로, 이종 접합 계면의 이종 장벽을 통해 생성되는 누설 전류를 대폭 감소시킬 수 있기 때문이다.
이하, 역방향 특성에 대해 상세히 설명한다.
쇼트키 장벽 다이오드의 역방향 특성은, 반도체 재료의 전자 친화도와 쇼트키 금속의 일함수의 차에 의해 형성되는 쇼트키 장벽의 높이에 의해 거의 일의적으로 결정된다. 그러나，종래 구조 및 본 실시예에서의 이종 접합 다이오드에서는,넓게는 3개의 요소에 의해 역방향 특성이 결정된다. 첫번째는, 쇼트키 장벽에서와 마찬가지로，각각의 반도체 재료의 전자 친화도의 차에 의해 형성된 이종 장벽의 높이에 의해 결정되는 역저지 능력(reverse blocking capability)이다. 두번째는, 누설 전류의 기원이 되는 다수 캐리어의 발생 원인에 의해 결정되는 누설 전류 공급 능력이다. 세번째는, 반도체 재료의 유전률 및 불순물 농도에 의해 전위 분포가 결정되는, 2개의 반도체 재료 사이의 이종 접합 다이오드에 인가된 전압의 전위 분포에 의해 결정되는 파괴 전압 유지 능력이다.
첫번째, 역저지 능력은, 본 실시예의 경우에, 탄화규소로 이루어진 에피택셜 영역(2) 및 실리콘으로 이루어진 최하층의 이종 반도체 영역(3) 각각의 반도체 재료에 의해 거의 결정된다.
두번째, 누설 전류 공급 능력은 종래 구조에 비해 매우 작고, N형 에피택셜 영역(2)에 대해 다수 캐리어로서 기능하는 전도 전자가 적층 이종 반도체 영역(6)에서 생성되기 쉽지 않도록, 전도 전자의 발생 기원을 억제하는 구성을 제공한다. 즉, 적층 이종 반도체 영역(6)을 P형이 되도록 형성하고, 적층 이종 반도체 영역(6)이 전체적으로 공핍화되지 않는 불순물 농도, 두께 등을 갖도록 구성되어 있다. 전자(former)는 적층 이종 반도체 영역(6) 자체가 전도 전자의 공급원인이 되지 않도록 기여하고, 후자는 적층 이종 반도체 영역(6)의 전체 공핍에 의해, 예컨대 제1 전극(107)으로부터 전도 전자들이 공급이 행해지지 않도록 작용한다.
또한，본 실시예에서는，다수의 결정립을 포함하는 폴리실리콘으로 이루어진 이종 반도체 영역을 적층함으로써 얻어지는 적층 이종 반도체 영역(6)을 이용하여 이종 접합 다이오드를 형성한다. 따라서，N형 에피택셜 영역(2)에 대해 다수 캐리어로서 기능하는 전도 전자가 애노드 전극으로부터 폴리실리콘의 결정 입계를 통한 공급을 감소시킬 수 있다． 이는, 도 8에 나타낸 적층 이종 반도체 영역(6)을 구성하는 폴리실리콘의 모델에 의해 설명될 수 있다. 도 8에서，기판 영역인 탄화규소 반도체(41) 상에 최하층 폴리실리콘(42)을 형성하는 경우，소정의 크기의 실리콘 결정립이 퇴적된다. 또한，최하층 폴리실리콘(42) 상에 최상층 폴리실리콘(43)을 형성하는 경우，최하층 폴리실리콘(42)의 결정립 간에 나타나는 최하층 폴리실리콘의 결정 입계(44)와는 상이한 임의의 위치에 최상층 폴리실리콘의 결정 입계(45)가 형성된다. 이 현상은, 본 발명의 발명자에 의해 실험적으로 확인되었다. 실험에서 찍은 단면 TEM 사진으로부터 알 수 있는 바와 같이, 최하층 폴리실리콘 층과 최상층 폴리실리콘 층의 결정 입계들은 연속적이지 않다.
전술한 바와 같이, 애노드 전극인 제1 전극(107)에 접하는 최상층의 이종 반도체 영역(104)과 에피택셜 영역(2)에 접하는 최하층의 이종 반도체 영역(3)의 결 정 입계는 연속적이지 않다. 따라서, 종래 구조에 비해, 결정 입계를 통한 전도 전자의 흐름을 감소시킬 수 있다. 또한, 누설 전류를 감소시킬 수 있다.
본 실시예에서는，일례로서, 최하층 폴리실리콘(42) 상에 최상층 폴리실리콘(43)이 형성되고, 이들 모두가 폴리실리콘으로 이루어진 경우에 대해 설명한다. 그러나, 도 9에 도시된 바와 같이 탄화규소 반도체(51) 상에 최하층 폴리실리콘(52)이 형성되고, 그 위에 최상층 단결정 실리콘(53)이 형성된 경우에서도, 최하층 폴리실리콘 층의 결정 입계(54)는 최상층 단결정 실리콘(53)으로 연장되지 않는다. 따라서, 도 8에 도시한 경우와 유사한 효과를 얻을 수 있다.
또한，도 10에 도시한 바와 같이, 탄화규소 반도체(61) 상에 최하층 단결정 실리콘(62)이 형성되고, 그 위에 최상층 폴리실리콘(63)이 더 형성된 경우에도, 최하층 단결정 실리콘(62)의 내에 생성되는 결정 결함(64)과 최상층 폴리실리콘(63) 내에 생성되는 결정 입계(65)는 연속적이지 않다. 따라서, 유사한 효과를 얻을 수 있다.
3번째의 파괴 전압 유지 능력의 관점으로부터，보다 작은 밴드갭을 갖는 반도체 재료측(여기서, 최하층의 이종 반도체 영역(3) 측) 상의 소정의 전계하에서 발생하는 캐리어를 감소시키는 효과를 얻을 수 있다. 따라서, 예컨대, 최하층의 이종 반도체 영역(3)을 P+형이 되도록 함으로써, 애밸런치 항복이 발생하기 어려운 구조를 제공한다.
전술한 바와 같이, 본 실시예에서는，에피택셜 영역(2)이 N형 인 경우에는, 최하층의 이종 반도체 영역(3)을 P+형이 되도록함으로써 전체 공핍화가 발생하지 않는 구성을 얻을 수 있고, 이에 따라 누설 전류를 감소시킨다． 또한，누설 전류의 발생 비율이 작은 에피택셜 영역(2)의 특성을 이용하기 위해, 최하층의 이종 반도체 영역(3)의 불순물 농도를 높게 한다．
또한，본 실시예에서는, 다수의 결정립을 포함하는 폴리실리콘을 이용하면서도, 적층 이종 반도체 영역(6)을 이용하여 이종 접합 다이오드를 형성한다. 따라서, N형 에피택셜 영역(2)에 대해 다수 캐리어로서 기능하는, 애노드 전극으로부터 폴리실리콘의 결정 입계를 통해 공급되는 전도 전자의 양을 감소시킬 수 있다. 또한，누설 전류가 발생하기 어려운 구조가 제공된다.
전술한 구성에 의해, 이종 접합 다이오드의 애노드와 캐소드 간에 역바이어스를 인가한 경우에, 최하층의 이종 반도체 영역(3)으로부터의 전자의 공급이 급격하게 감소된다. 따라서, 누설 전류가 크게 감소한다.
[제2 실시예]
제1 실시예에서는，최하층의 이종 반도체 영역(3)과 최상층의 이종 반도체 영역(104)이 모두 P+형인 경우에 대해 설명했다. 본 실시예는, 최하층의 이종 반도체 영역(3)이 최상층의 이종 반도체 영역(104)보다도 불순물 농도가 작은 P-형인 경우이며, 마찬가지로 도 1을 이용하여 설명한다.
전술한 구성에 의해, 다음과 같은 효과를 얻을 수 있다. 즉, 캐소드 전극으로서 제2 전극(8)을 접지 전위로 유지하고, 애노드 전극으로서 제1 전극(107)에 플러스 전위를 인가하는 경우，순방향 전류가 흐른다. 이 때의 순방향 특성은 쇼트키 장벽 다이오드의 경우와 동일하다. 그러나, 본 실시예에서는，최하층의 이종 반도체 영역(3)을 P-형이기 때문에, 상기 제1 실시예에서 나타낸 P+형인 경우에 비해, 낮은 전압 강하에 의해 순방향 전류를 흐르게 할 수 있다. 이는, 순방향에 전류가 흐를 경우에 대한 손실을 감소시킬 수 있다．
또한，캐소드 전극을 접지 전위로 유지하고, 애노드 전극에 마이너스 전위를 인가한 경우라도, 역방향 특성의 3개의 요소인 이종 장벽의 높이에 의해 결정되는 역저지 능력, 누설 전류의 기원이 되는 다수 캐리어의 발생 원인에 의해 결정되는 누설 전류 공급 능력, 및 2개의 반도체 재료 사이의 전위 분배에 의해 결정되는 파괴 전압 유지 능력을 얻는다. 따라서，낮은 누설 전류 특성을 나타낸다.
또한，본 실시예에 있어서도, 애노드 전극으로서 제1 전극(107)에 접하는 최상층의 이종 반도체 영역(104)과 에피택셜 영역(2)에 접하는 최하층의 이종 반도체 영역(3)의 결정 입계들이 연속적이지 않다. 따라서, 결정 입계를 통해 통과하는 전도 전자를 감소시킬 수 있고, 또한, 누설 전류를 감소시킬 수 있다. 본 실시예에서는, 제1 실시예에서와 같이，기본 구조를 변형한 도 2 ~ 도 6과 같은 구성을 채용할 수도 있다.
다음，도 7A 내지 도 7D를 이용하여 본 실시예의 특히 특징적인 제조 방법의 일례를 설명한다.
(1) 우선，도 7A에 도시한 바와 같이, 제1 실시예에서와 같이，예를 들면, N+형 기판 영역(1) 상에 N-형 에피택셜 영역(2)을 에피택셜 성장시킴으로써 형성한 N형 탄화규소 반도체 기판을 이용한다.
(2) 다음, 도 7B에 도시한 바와 같이, 예를 들면, LP-CVD법에 의해 제1 폴리 실리콘 층(최하층의 이종 반도체 영역(3))을 퇴적한다.
(3) 다음，도 7C에 도시한 바와 같이, 최하층의 이종 반도체 영역(3) 상에, 예컨대 LP-CVD법에 의해 제2 폴리실리콘 층(최상층의 이종 반도체 영역(104))을 퇴적한다. 그 후, 예를 들면, 붕소를 이용하여, 제2 폴리실리콘 층(최상층의 이종 반도체 영역(104))에 이온 주입 도핑을 행하고, 소정의 활성화 열처리를 행한다. 다음, 도 11에 도시한 본 발명의 발명자에 의한 실험 결과로부터 명백한 바와 같이, 제2 폴리실리콘 층과 제1 폴리실리콘 층 간의 접합부에서 불순물 농도가 불연속으로 된다(약 1㎛의 깊이에 위치하는 접합부를 대향면 상에서 층들 내의 불순물 농도가 상이하다). 이에 따라, P-형의 최하층 이종 반도체 영역(3)과 최상층의 이종 반도체 영역(104)을, 도핑 단계 전에 일괄하여 형성하고，1회의 도핑 단계에 의해, 복수층으로 불순물을 도입할 수 있다． 이는 제조 공정을 간략화하고, 저비용으로 제조를 가능하게 한다． 전술한 바와 같이 형성된 최하층의 이종 반도체 영역(3)과 최상층의 이종 반도체 영역(104)사이의 경계에서는，도 11에 도시된 바와 같이, 불순물의 농도가 불연속이다.
본 실시예와 제2 실시예의 큰 차이점은, 최상층의 이종 반도체 영역(104)으로 불순물을 도입하는 공정에 의해, 최상층의 이종 반도체 영역(104)에 불순물을 도입 하고, 최상층의 이종 반도체 영역(104)에도 불순물을 도입하는 점에 있다. 또한, 일반적으로, 최하층 폴리실리콘 층, 또는 상기 최하층 폴리실리콘 층 상에 적층 하나 이상의 중간 폴리실리콘 층 상에 최상층 폴리실리콘 층을 형성하고，상기 최상층 폴리실리콘 층에 소정의 농도로 불순물을 도입하는 과정에서, 상기 최하 층 폴리실리콘 층에도, 상기 소정의 농도와는 다른 농도의 불순물을 도입할 수 있다．
(4) 마지막으로, 제1 실시예에서와 같이，도 7D에 도시한 바와 같이 필요에 따라, 포토리소그래피 및 에칭에 의해 마스크 부재를 형성하고，예를 들어, 반응성 이온 에칭(드라이 에칭)에 의해, 적층 이종 반도체 영역(6)을 소정의 형상으로 만들고, 이면측에 상당하는 기판 영역(1)에는, 예컨대, 티타늄(Ti) 및 니켈(Ni)로 이루어진 제2 전극(8)을 형성하고，표면측에 상당하는 최상층의 이종 반도체 영역(104) 상에는, 티타늄(Ti) 및 알루미늄(Al)을 순차적으로 퇴적함으로써 제1 전극(107)을 형성한다. 이에 따라，도 1에 나타낸 본 발명의 제2 실시예에 따른 반도체 장치를 완성한다.
전술한 바와 같이, 본 실시예의 반도체 장치에서는, 온-손실(on-loss)을 저감하고, 제조 공정을 간략화할 수 있다．
[제3 실시예]
제1 실시예에서는, 최하층의 이종 반도체 영역(3)과 최상층의 이종 반도체 영역(104)이 모두 P+형인 경우에 대해 설명했다. 제2 실시예에서는，최하층의 이종 반도체 영역(3)이 최상층의 이종 반도체 영역(104)의 경우보다도 불순물 농도가 작은 P-형인 경우에 대해 설명하였다. 본 실시예에서는，최하층의 이종 반도체 영역(3)이, 도 12에 도시한 바와 같이 P+형의 제1 최하층의 이종 반도체 영역(23) 및 P-형의 제2 최하층의 이종 반도체 영역(24)을 포함하는 경우에 대해 설명한다.
도 12에서，예를 들면, 탄화규소의 폴리 타입이 4H 타입인 N+형 기판 영 역(21) 상에, N-형 에피택셜 영역(22)이 형성되어 있다. 본 실시예에 있어서도, 일례로서, 기판 영역(21) 상에 에피택셜 영역(22)을 형성한 기판을 이용하여 설명하지만, 적절한 비저항을 갖는 기판 영역(21)으로만 형성한 기판을 사용할 수도 있다.
P+형의 제1 최하층의 이종 반도체 영역(23)과 P-형의 제2 최하층의 이종 반도체 영역(24)은, 기판 영역(21)과의 접합면에 대향하는 에피택셜 영역(22)의 주면에 접하여 형성되어 있다. 본 실시예에 있어서도, 제1 최하층의 이종 반도체 영역(23) 및 제2 최하층의 이종 반도체 영역(24)은 탄화규소보다도 작은 밴드갭을 갖는 폴리실리콘으로 이루어진 경우를 나타내고 있다. 또한，제1 최하층의 이종 반도체 영역(23) 및 제2 최하층의 이종 반도체 영역 상에 중첩되도록, P+형 폴리실리콘으로 이루어진 최상층의 이종 반도체 영역(25)이 형성되어 있다. 본 실시예에 있어서도, 2층을 포함하는 이종 반도체 영역(26)을 일례로서 예시하고 있다. 그러나, 제1 실시예에 도시한 도 2에서와 같이, 이종 반도체 영역(26)은 3개 이상의 층을 포함할 수 있다.
또한，최상층의 이종 반도체 영역(25)의 상면에는 제1 전극(28)이 형성되어 있고, 기판 영역(21)의 아래에는 제2 전극(28)이 형성되어 있다. 제1 전극(27)은 최상층의 이종 반도체 영역(25)과 오믹 접촉을 형성하고, 제2 전극(28)은 기판 영역(21)과 오믹 접촉을 형성한다． 본 실시예에 있어서도, 본 실시예의 특징인 적층 이종 반도체 영역(26)의 형성에 의해 발생되는 효과에 대한 설명의 이해를 보다 용이하게 하기 위해, 기본 구조에 대해 설명한다. 그러나, 제1 실시예에서의 도 3 ~ 도 6에 도시한 바와 같이, 외주나 그 내부에 다른 구조를 부가할 수도 있다.
다음，도 13A 및 도 13B를 이용하여, 도 12에 나타낸 본 발명의 제3 실시예에 따른 탄화규소 반도체 장치의 제조 방법의 일례를, 제1 실시예의 경우와는 상이한 단계에 대해서만 설명한다.
(1) 우선，도 13A에 도시한 바와 같이, 소정의 포토리소그래피 및 에칭에 의해 형성된 마스크 부재를 이용하여, N+형 기판 영역(21) 상에 N-형 에피택셜 영역(22)을 에피택셜 성장시켜 형성한 N형 탄화규소 반도체 기판 상에 퇴적한 제1 폴리실리콘 층에, 예를 들어 이온 주입법에 의해 소정의 간격 및 소정의 농도로 붕소 도핑을 행함으로써, P+형의 제1 최하층의 이종 반도체 영역(23)과 P-형의 제2 최하층의 이종 반도체 영역(24)을 형성한다.
(2) 또한，도 13B에 도시한 바와 같이, P+형의 제1 최하층의 이종 반도체 영역(23)과 P-형의 제2 최하층의 이종 반도체 영역(24) 상에 제2 폴리실리콘 층을 퇴적한 후, 예컨대 이온 주입법을 이용하여 붕소 도핑을 행함으로써, P형의 최상층의 이종 반도체 영역(25)을 형성한다. 또한，소정의 활성화 열처리를 행한 후에, 이면측에 상당하는 기판 영역(21) 아래에는, 예컨대, 티타늄(Ti) 및 니켈(Ni)로 이루어진 제2 전극(28)을 형성하고，표면측에 상당하는 최상층의 이종 반도체 영역(25) 상에는, 티타늄(Ti), 알루미늄(Al)을 순차적으로 퇴적함으로써 제1 전극(27)을 형성한다. 이에 따라，도 12에 나타낸 본 발명의 제3 실시예에 따른 반도체 장치를 완성되게 한다.
전술한 바와 같이, 본 실시예의 반도체 장치는 종래의 제조 기술에 의해 용 이하게 실현될 수 있다.
전술한 구성에 의해, 다음과 같은 효과를 얻을 수 있다.
캐소드 전극으로서 제2 전극(28)을 접지 전위로 유지하고, 애노드 전극으로서 제1 전극(27)에 플러스 전위를 인가하는 경우，반도체 장치는, 순방향 특성에서는 쇼트키 장벽 다이오드처럼 동작하지만, 본 실시예에서는，제2 최하층의 이종 반도체 영역(24)이 P-형이기 때문에, 제1 실시예에서 나타낸 P+형의 경우에 비해, 낮은 전압 강하에 의해 순방향 전류를 흐르게 할 수 있다. 이는, 순방향으로 전류가 흐르는 경우에 대한 손실을 감소시킬 수 있다．
한편，캐소드 전극을 접지 전위로 유지하고, 애노드 전극에 마이너스 전위를 인가하는 경우라도, 역방향 특성의 3개의 요소인 이종 장벽의 높이에 의해 결정되는 역저지 능력, 누설 전류의 기원이 되는 다수 캐리어의 발생 원인에 의해 결정되는 누설 전류 공급 능력, 2개의 반도체 재료 간의 전위 분배에 의해 결정되는 파괴 전압 유지 능력을 얻는다. 따라서，낮은 누설 전류 특성을 나타낸다.
또한，본 실시예에 있어서도, 애노드 전극으로서 제1 전극(27)에 접하는 최상층의 이종 반도체 영역(25)과 에피택셜 영역(22)에 접하는 제1 최하층의 이종 반도체 영역(23) 및 제2 최하층의 이종 반도체 영역(24)의 결정 입계들이 연속적이지 않다. 따라서, 결정 입계들을 통해 통과하는 전도 전자를 저감할 수 있고, 또한 누설 전류를 저감할 수 있다.
또한，본 실시예에서는，제2 실시예와는 달리，에피택셜 영역(22)과 이종 접합을 형성하는 P+형의 제1 최하층의 이종 반도체 영역(23)이 낮은 저항을 형성한 다. 따라서，애노드 전극에 소정값 이상의 마이너스 전위가 인가되는 경우에 발생하는 애밸런치 항복 시에 생성된 정공을, 제1 최하층의 이종 반도체 영역(23) 및 최상층의 이종 반도체 영역(25)을 통해 제1 전극(107)에 신속하게 배출할 수 있다. 이에 따라, 애벌런치 항복 시에 파괴 저항을 향상시킬 수 있다.
전술한 바와 같이, 본 실시예의 반도체 장치에서, 온-손실을 감소할 수 있으며, 역동작 동안의 파괴 저항을 향상시킬 수 있다.
[제4 실시예]
전술한 제3 실시예에서는，제1 폴리실리콘 층에 소정의 간격으로 2개의 불순물 농도로 불순물을 도입함으로써, 제1 최하층의 이종 반도체 영역(23) 및 제2 최하층의 이종 반도체 영역(24)을 형성한 경우를 설명하였다. 본 실시예에서는，도 14에 도시한 바와 같이 P-형의 최하층 이종 반도체 영역(33)과 P+형의 최상층 이종 반도체 영역(35) 모두가 에피택셜 영역(32)에 접하는 경우에 대해 설명한다.
전술한 구성에 의해, 다음과 같은 효과를 얻을 수 있다.
캐소드 전극으로서 제2 전극(38)을 접지 전위로 유지하고, 애노드 전극으로서 제1 전극(37)에 플러스 전위를 인가한 순방향 동작 중에, 주로 제1 전극(37)과 오믹 접촉을 형성하는 최상층의 이종 반도체 영역(35)을 통해 P-형의 최하층 이종 반도체 영역(33)과 에피택셜 영역(32)의 이종 접합에 순방향 전류가 흐른다. 따라서, 제3 실시예에서와 같이，낮은 전압 강하에 의해 전류를 흐르게 할 수 있다. 이는, 순방향으로 전류가 흐르는 경우에 대한 손실을 저감할 수 있다．
한편，캐소드 전극을 접지 전위로 유지하고, 애노드 전극에 마이너스 전위를 인가한 경우라도, 본 실시예는, 역방향 특성의 3개의 요소인 이종 장벽의 높이에 의해 결정되는 역저지 능력, 누설 전류의 기원이 되는 다수 캐리어의 발생 원인에 의해 결정되는 누설 전류 공급 능력, 2개의 반도체 재료 간의 전위 분배에 의해 결정되는 파괴 전압 유지 능력을 갖는다. 따라서, 제3 실시예에서와 같이，낮은 누설 전류 특성을 나타낸다.
또한，본 실시예에서는，에피택셜 영역(32)과 이종 접합을 형성하는 P+형의 최상층 이종 반도체 영역(35)이 서로 직접적으로 접촉하고 있다. 따라서，애노드 전극의 전위가 소정값 이상의 마이너스 전위가 되는 경우에 발생하는 애밸런치 항복시에 생성된 정공을, 최상층의 이종 반도체 영역(35)만을 통해 제1 전극(37)에 즉시 배출할 수 있다. 이에 따라, 애밸런치 항복시의 파괴 저항을 더 향상시킬 수 있다.
또한，제조 공정에 대하여, 도 15A 및 도 15B에 특징적인 단계들만을 나타내었다.
(1) 우선，도 15A에 도시한 바와 같이，N+형 기판 영역(31) 및 N-형 에피택셜 영역(32)을 포함하는 N형 탄화규소 반도체 기판 상에 퇴적시킨 제1 폴리실리콘 층을, 소정의 포토리소그래피 및 에칭에 의해 형성된 마스크 부재를 이용하여, 예컨대 반응성 이온 에칭(드라이 에칭)에 의해 소정의 형상으로 만든다.
(2) 또한，도 15B에 도시한 바와 같이，제2 폴리실리콘 층을 퇴적한 후, 이온 주입법을 이용하여 붕소 도핑을 행하고, 소정의 활성화 열처리를 행한다. 다음, 도 11에 나타낸 본 발명의 발명자에 의한 실험 결과로부터 명백한 바와 같이, 제2 폴리실리콘 층과 제1 폴리실리콘 층의 접합부에는 불순물 농도가 불연속으로 된다. 이에 따라, P-형의 최하층 이종 반도체 영역(33)과 최상층의 이종 반도체 영역(35)을 동시에 형성할 수 있다． 이는 제조 공정을 간략화하고, 저비용으로 제조를 가능하게 한다. 그 후, 이면측에 상당하는 기판 영역(31) 아래에는, 예를 들면, 티타늄(Ti) 및 니켈(Ni)로 이루어진 제2 전극(38)을 형성하고，표면측에 상당하는 최상층의 이종 반도체 영역(35)상에는, 티타늄(Ti) 및 알루미늄(Al)을 순차적으로 퇴적함으로써 제1 전극(37)을 형성한다. 이에 따라, 도 14에 나타낸 본 발명의 제4 실시예에 따른 반도체 장치를 완성되게 한다.
또한, 일반적으로, 최상층 폴리실리콘 층의 형성 공정을 실행하기 전에, 최하층 폴리실리콘 층을 소정의 마스크 패턴을 이용하여 선택적으로 에칭한 후, 최상층 폴리실리콘 층 형성 공정을 실행하여, 반도체 기판에 직접적으로, 또는 하나 이상의 중간 폴리실리콘 층을 통해 접하도록 하여 상기 최상층 폴리실리콘 층을 형성할 수 있다.
전술한 바와 같이, 본 실시예의 반도체 장치에서, 파괴 저항을 보다 향상시킬 수 있고, 간략화된 제조 공정을 실현할 수 있다.
본 실시예에서는, 제1 실시예에서 설명한 바와 같이，기본 구조를 변형함으로써 얻어지는 도 2 ~ 도 6에 대응하는 구성을 채용할 수 있다.
[제5 실시예]
도 16은, 게이트 전극을 갖고 전계 효과 트랜지스터로서 기능하는, 본 발명의 제5 실시예에 따른 반도체 장치의 단면도를 나타낸다. 본 도면에 있어서，고농 도로 도핑된 N형 탄화규소 기판(71) 상에 탄화규소 기판(71)보다 불순물 농도가 낮은 N형 탄화규소 에피택셜층(72)을 형성함으로써 얻어지는 반도체 기판(100)의 제1 주면측의 소정 영역에는 전계 제한 영역(73)이 형성되어 있다. 또한，반도체 기판(100)의 제1 주면측의 소정 영역에는, 이종 접합을 형성하고 탄화규소와 밴드갭의 상이한 N형 폴리실리콘 층(80, 81)이 중첩되어 있는 이종 반도체 영역(74)이 형성되어 있다. 폴리실리콘 층(80, 81)은 각각 이종 반도체 영역(74)의 최하층 반도체층과 최상층 반도체층에 해당한다． 게이트 절연막(75)을 통해 이종 반도체 영역(74)과 반도체 기판(100)의 접합부에 인접하도록 게이트 전극(76)이 형성되어 있다. 이종 반도체 영역(74)에 접속하도록 제1 전극인 소스 전극(77)이 형성되고, 반도체 기판(100)에 오믹 접촉을 형성하도록 제2 전극인 드레인 전극(78)이 형성되어 있다. 또한，소스 전극(77)과 게이트 전극(76)은 층간 절연막(90)에 의해 전기적으로 절연되어 있다. 도 16에는 도시하지 않고 있지만, 전계 제한 영역(73)과 소스 전극(77)은 도면의 깊이 방향으로 상호 접촉하고 있다．
이하, 도 17A 내지 도 17F를 이용하여 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 17A에 도시한 바와 같이, 고농도로 도핑된 N형 탄화규소 기판(71)상에 탄화규소 기판(71)보다 불순물 농도가 낮은 N형 탄화규소 에피택셜층(72)을 형성한 반도체 기판(100)을 준비한다. 그 후, 소정의 영역에 전계 제한 영역(73)을 형성한다. 전계 제한 영역(73)에는, 예컨대, P형 탄화규소나 절연층을 이용할 수 있다.
다음，도 17B에 도시한 바와 같이, 예컨대, CVD법 등에 의해 폴리실리콘 층(80), 비정질 실리콘층(82), 폴리실리콘 층(81)을 이 순서대로 퇴적 온도를 연속적으로 변화시켜 연속적으로 퇴적한다. 이 때의 퇴적 온도 조건은, 예컨대, 다음과 같다. 폴리실리콘 층(80, 81)에 대한 퇴적 온도는 620℃이고, 비정질 실리콘층(82)의 퇴적 온도는 520℃이다. 막 두께는, 예컨대, 폴리실리콘 층(80, 81)이 약 20nm이고, 비정질 실리콘층(82)이 500nm이다. 전술한 바와 같이 퇴적 온도를 연속적으로 변화시키고, 층들을 연속적으로 형성함으로써, 도면에 도시한 바와 같은 적층 구조를 용이하게 형성할 수 있다．
다음，도 17C에 도시한 바와 같이, 질소 분위기 속에서 열처리를 행하고, 상하의 폴리실리콘 층(81, 80)을 시드층으로 사용하여, 비정질 실리콘층(82) 내에 고상 결정 성장을 일으키게 하여, 비정질 실리콘층(82)을 고상 결정 성장에 의해 결정화시킨다. 이 때, 상하의 폴리실리콘 층(81, 80)로부터 성장한 결정립들(그레인들)은, 비정질 실리콘층(82)의 중간에서 서로 부딪침으로써, 도면에 도시한 바와 같은 2층의 폴리실리콘 층(81, 80)이 중첩된 구조를 갖는 이종 반도체 영역(74)이 형성된다. 또한，이 2개의 폴리실리콘 층(81, 80)의 사이에 결정립의 배열이 불연속이 되는 부분이 형성된다.
전술한 공정에 의해, 각 층에 대해 퇴적을 행하여 결정립의 배열이 불연속이 되는 부분을 형성하는 경우와 달리，연속적으로 층들을 형성하기 때문에, 각 층의 표층이 대기에 노출되지 않는다. 따라서, 결정립의 배열이 불연속이 되는 부분에 자연 산화막이 형성되거나, 불순물이 부착되지 않는다.
여기서，고상 성장 전에 이종 반도체 영역(74)의 층 구조가, 폴리실리콘 층(80)/비정질 실리콘층(82)/폴리실리콘 층(81)인 경우를 설명하고 있다. 그러나, 층 수가 상이한 경우에도 유사한 공정을 이용할 수 있다. 예를 들면, 도 18에 도시한 바와 같이, 반도체 기판(100)의 탄화규소 에피택셜층(72) 위에, 비정질 실리콘층(82) 및 폴리실리콘 층(81)을 이 순서대로 퇴적하고, 그 후, 열처리를 행하여 비정질 실리콘층(82) 내에 고상 결정 성장을 일으키게 하여, 비정질 실리콘층(82)을 고상 성장에 의해 결정화시킬 수 있다． 이 경우, 폴리실리콘 층(81)과 비정질 실리콘층(82)의 계면에서는，폴리실리콘 층(81)을 시드층으로 이용하여 비정질 실리콘층(82) 내에 고상 결정 성장이 발생한다. 한편, 탄화규소 에피택셜층(72)과 비정질 실리콘층(82)의 계면에서는，랜덤하게 발생하는 결정핵에 기초하여 비정질 실리콘층(82)의 결정화가 진행하고, 폴리실리콘 층(80)에 상당하는 층이 형성된다.이 경우에도, 상하로부터 성장한 결정립이 서로 부딪쳐, 결정립의 배열이 불연속인 부분이 형성된다.
다음，복수의 폴리실리콘 층(80, 81)을 포함하는 이종 반도체 영역(74)에 비소를 이온 주입하고, 활성화 열처리를 행하여 이종 반도체 영역(74)을 N형이 되도록 한다. 불순물 도입 방법으로서는, 이온 주입 외에도 확산 등을 이용할 수도 있다. 그 후, 도 17D에 도시한 바와 같이, 포토리소그래피 및 에칭에 의해 이종 반도체 영역(74)을 패터닝한다.
다음，게이트 절연막(75)을 퇴적하고, 게이트 전극(76)이 되는 알루미늄을 더 퇴적한 후, 도 17E에 도시한 바와 같이 포토리소그래피 및 에칭에 의해 알루미 늄을 패터닝하여, 게이트 전극(76)을 형성한다.
다음，층간 절연막(90)을 퇴적한 후, 포토리소그래피 및 에칭에 의해 컨택트 홀을 만들고, 이종 반도체 영역(74)에 접하도록 소스 전극(77)을 형성한다. 또한, 탄화규소 기판(71)에 접하도록 드레인 전극(78)을 형성한다. 이에 따라, 도 17F에 도시한 바와 같이, 본 발명의 실시예에 따른 반도체 장치를 완성한다.
전술한 바와 같이 제조한 반도체 장치의 구체적인 반도체 소자로서의 동작에 대해 설명한다.
본 소자는 소스 전극(77)을 접지하고, 드레인 전극(78)에 플러스의 드레인 전압을 인가하여 사용한다. 이 때에 게이트 전극(76)이 접지되어 있으면，이종 접합 계면에서 에너지 장벽에 의해 전자의 이동이 방해되기 때문에, 소스 전극(77)과 드레인 전극(78) 사이에 전류는 흐르지 않고, 이에 따라 차단 상태가 확립된다. 또한，소스 전극(77)과 드레인 전극(78) 사이에 고전압이 인가되는 경우, 이종 접합 계면의 이종 반도체 영역(74) 측에 형성되는 축적층에 의해 전계가 종단되기 때문에, 이종 반도체 영역(74)에는 파괴가 발생하지 않으며, 전계 제한 영역(73)에 의해 이종 접합 계면에 인가되는 전계가 감소된다. 따라서, 소스 전극(77)과 드레인 전극(78) 사이에는 높은 파괴 전압이 확보될 수 있다.
또한，제1 내지 제4 실시예에서와 같이，폴리실리콘 층(80, 81)을 포함하고, 층간에서 결정의 배열이 불연속이 되어 있는 이종 반도체 영역(74)이 제공된다. 따라서, 이종 반도체 영역(74)에 대해 단층의 폴리실리콘을 이용한 경우와 비교하여, 역방향 누설 전류를 보다 감소시킬 수 있다.
다음，게이트 전극(76)에 적절한 플러스의 전압을 인가하면，게이트 절연막(75)에 인접한 이종 반도체 영역(74) 및 탄화규소 에피택셜층(72)에 전자가 축적된다. 그 결과, 소정의 드레인 전압에서 소스 전극(77)과 드레인 전극(78) 사이에 전류가 흐른다. 즉, 도통 상태로 확립된다.
또한，게이트 전극(76)에 인가된 플러스의 전압을 제거하면, 게이트 절연막(75)에 인접한 이종 반도체 영역(74) 및 탄화규소 에피택셜층(72)에 전자의 축적층이 사라진다. 이종 접합 계면에서의 에너지 장벽에 의해 전자가 블로킹되고, 차단 상태가 확립된다.
본 실시예에의 반도체 장치는 이하의 구조를 갖는다. 도 3에 나타낸 반도체 장치의 적층 이종 반도체 영역(6) 및 제1 전극(107)을 부분적으로 제거하고, 그 제거 부분에 게이트 절연막(75)과 게이트 전극(76)을 제공하고, 적층 이종 반도체 영역(6)과 반도체 기판의 접합부에 게이트 절연막(75)을 통해 게이트 전극(76)이 인접한다. 마찬가지로, 도 1, 도 2, 도 4, 도 5, 도 6, 도 12, 또는 도 14에 나타낸 반도체 장치의 적층 이종 반도체 영역(6, 26, 36) 및 제1 전극(7, 27, 37)을 부분적으로 제거하고, 그 제거 부분에 게이트 절연막(75)과 게이트 전극(76)를 제공하고, 적층 이종 반도체 영역(6, 26, 36)과 반도체 기판의 접합부에 게이트 절연막(75)을 통해 게이트 전극(76)이 인접한다． 이 경우, 기판 영역(1, 21, 31)이 탄화규소 기판(71)에 상당하고, 에피텍셜 영역(2, 22, 32)이 탄화규소 에피택셜층(72)에 상당하고, 최하층의 이종 반도체 영역(3, 23, 24, 33)이 폴리실리콘 층(80)에 상당하고, 최상층의 이종 반도체 영역(4, 25, 35)이 폴리실리콘 층(81)에 상당하고, 적층 이종 반도체 영역(6, 26, 36)이 이종 반도체 영역(74)에 상당하고, 제1 전극(7, 27, 37)이 소스 전극(77)에 상당하고, 제2 전극(8, 28, 38)이 드레인 전극(78)에 상당한다.
또한，제1 내지 제4 실시예에서，적층 이종 반도체 영역(6, 26, 36)을 제작 하는 경우에, 본 실시예에의 방법을 이용할 수 있다. 즉, 폴리실리콘 층(80 또는 81)과 비정질 실리콘층(82)이 서로 접하는 구조를 형성하고, 그 후 비정질 실리콘층(82) 내에서의 고상 결정 성장에 의해 비정질 실리콘층(82)을 결정화시킨다.
제1 내지 제5 실시예에서，탄화규소(SiC)를 반도체 기재로서 이용한 반도체 장치를 일례로서 설명하였다. 그러나, 반도체 기재는 이종 반도체 영역의 재료와 다른 재료이면, GaN, 다이아몬드, 실리콘, 또는 SiGe 등과 같이 그외의 반도체 재료를 사용할 수도 있다.
또한，제1 내지 제5 실시예에서，탄화규소의 폴리 타입으로서 4H 타입을 이용하여 설명하였다. 그러나, 6H 또는 3C 등의 다른 폴리 타입을 사용할 수도 있다.
또한，적층 이종 반도체 영역의 반도체층의 재료에 관해서는, 기판 재료와 이종 접합을 형성하는 재료이면, 단결정 실리콘, 비정질 실리콘, 폴리실리콘, GaAs, Ge, SiGe 등 임의의 재료를 이용할 수 있다.
또한，제1 내지 제5 실시예에서，제2 전극(8)(제5 실시예에서는 드레인 전극(78))과 제1 전극(107)(제5 실시예에서는 소스 전극(77))을 에피택셜 영역(2)(제5 실시예에 있어서는 에피택셜층(72))에 걸쳐 상호 대향하도록 배치하고, 전류를 종방향으로 흐르게 하는 소위 종형 구조의 다이오드(제5 실시예에서는 트랜지스터)를 이용하여 설명하였다. 그러나, 예를 들면, 제2 전극(8)(제5 실시예에서는 드레인 전극(78))과 제1 전극(107)(제5 실시예에서는 소스 전극(77))을 동일 주면 위에 배치하고, 전류를 횡방향에 흐르게 하는 소위 횡형 구조의 다이오드(제5 실시예에서는 트랜지스터)를 이용할 수도 있다.
또한，전술한 실시예에서는，최하층의 이종 반도체 영역(3)(제5 실시예에서는 폴리실리콘 층(80)) 및 최상층의 이종 반도체 영역(104)(제5 실시예에서는 폴리실리콘 층(81))에 이용하는 재료로서 폴리실리콘을 이용한 예를 설명하였다. 그러나, 탄화규소와 이종 접합을 형성하는 재료이면 어느 재료를 사용하여도 좋다.
또한，일례로서, 에피택셜 영역(2)으로서 N형 탄화규소를, 또한 최하층의 이종 반도체 영역(3)로서 P형 폴리실리콘을 이용하여 설명하였다. 그러나, N형 탄화규소와 N형 폴리실리콘, P형 탄화규소와 P형 폴리실리콘, P형 탄화규소와 N형 폴리실리콘 중 임의의 조합을 이용할 수 있다. 즉, 제1 도전형은 N형과 P형 중 어느 것이라도 좋다.
또한, 본 발명의 범위 내에서 변경이 행해질 수 있음은 물론이다.
본 발명의 전술한 실시예들에 따르면, 적어도 2개의 층 간의 경계에서 결정 배열이 불연속적인 복수의 반도체 층들을 적층하여 이종 반도체 영역을 형성하는 적층 구조를 갖는 반도체 장치를 구성함으로써, 역방향 동작 동안의 누설 전류 특성을 개선하고 용이한 방법으로 제조되고, 순방향 도전 시의 손실을 감소시킬 수 있는 반도체 장치, 및 그 제조 방법을 제공할 수 있다.
[제6 실시예]
<반도체 장치의 구성>
도 19에 도시한 바와 같이, 본 실시예의 반도체 장치는, 4H 폴리 타입의 N+형 탄화규소로 이루어진 기판 영역(N+ SiC)(101)상에 N-형 드리프트 영역(N-SiC)(102)이 형성된 기판 재료로 이루어진 제1 반도체 영역(200)을 포함한다. 기판 영역(101)으로서는, 예를 들면, 수 ~ 수십 mΩcm, 막 두께가 수십 ~ 수백 ㎛의 비저항을 갖는 재료를 이용할 수 있다. 또한，드리프트 영역(102)으로서는, 예를 들어, N형 불순물 농도가 1015~1018 cm-3, 막 두께가 수 ~ 수십 ㎛인 재료를 이용할 수 있다. 본 실시예에서는，드리프트 영역(102)의 불순물 농도는 1016 cm-3, 막 두께는 1O㎛이다. 또한，본 실시예에서는，기판 영역(101) 및 드리프트 영역(102)을 포함하는 기판 재료에 의해 제1 반도체 영역(200)이 형성되는 경우에 대해 설명한다. 그러나, 비저항의 크기에 상관없이 제1 반도체 영역(200)을 기판 영역(101)에 의해서만 형성할 수도 있다.
본 실시예의 반도체 장치에서는，산화막 등의 절연 영역(103)과, 탄화규소의 밴드갭 폭보다도 밴드갭 폭이 작은 폴리실리콘으로 이루어진 이종 반도체 영역(104)이, 드리프트 영역(102)과 기판 영역(101)의 접합면으로부터 대향하는 주면에 접하도록 형성되어 있다. 즉, 본 반도체 장치에서는，탄화규소의 밴드갭 폭과 폴리실리콘의 밴드갭 폭이 상이함으로 인해 드리프트 영역(102)과 이종 반도체 영역(104)의 접합부에는 이종 접합 다이오드(이종 접합부(105))가 형성되고, 접합 계 면에는 에너지 장벽이 존재한다． 본 실시예에서는，이종 반도체 영역(104)으로서, 불순물 농도가 1019 cm-3, 막 두께가 0.5㎛인 P형 재료를 이용한다.
본 실시예의 반도체 장치에서는，이종 반도체 영역(104)에 접하도록 산화막 등의 층간 절연막(106) 및 금속 재료로 이루어진 제1 전극(107)이 형성되어 있다.또한，이종 반도체 영역(104)과 제1 전극(107)은 컨택트부(108)에서 상호 접속되어 있다. 또한，반도체 장치는, 기판 영역(101)에 접하고 있는 금속 재료로 이루어진 제2 전극(109)을 포함한다. 또한，이종 반도체 영역(104)을 통해 이종 접합부(105)와 컨택트부(108) 사이를 흐르는 전류 경로의 길이는, 절연 영역(103)의 존재로 인해 적어도 이종 반도체 영역(104)의 막 두께보다도 길다.
<반도체 장치의 동작>
다음，제1 전극(107) 및 제2 전극(109)을 각각 애노드 및 캐소드로 이용하여, 종형 다이오드로서 동작하는 경우의 반도체 장치의 동작을 순방향 동작 및 역방향 동작에 나누어 설명한다.
<순방향 동작>
우선, 반도체 장치의 순방향 동작에 대해 설명한다.
제2 전극(109)을 접지 전위로 유지하고, 제1 전극(107)에 플러스 전위를 인가한 경우, 이종 접합 다이오드는 순방향 특성을 나타내고, 쇼트키 장벽 다이오드와 마찬가지로 도통 특성을 나타낸다. 즉, 이 경우, 이종 접합부(105)로부터 드리프트 영역(102) 및 반도체 영역(104)으로 연장되는 각 내부 전위의 합에 의해 결정 되는 전압 강하에 따라 순방향 전류가 흐른다. 예를 들면, 본 실시예에서는，이종 접합부(105)로부터 드리프트 영역(102) 및 이종 반도체 영역(104)에 연장되는 각 내부 전위의 합은 약 1.3 V이며, 이 합에 대응하는 전압 강하에 따른 순방향 전류가 흐른다.
본 실시예의 반도체 장치에서는，컨택트부(108)로부터 이종 접합부(105)까지의 길이가 종래의 반도체 장치에 비해 길어지기 때문에, 이종 반도체 영역(104) 내의 저항은 커진다. 그러나, 종래의 반도체 장치에서의 드리프트 영역 내의 저항은 이종 반도체 영역 내의 저항에 비해 거의 영향을 주지 않는 정도이다. 즉, 종래의 반도체 장치에의 드리프트 영역 및 이종 반도체 영역의 불순물 농도 및 두께를 본 실시예의 반도체 장치와 동일하게 한 경우, 종래의 반도체 장치의 드리프트 영역에서의 저항은 불순물 농도로 인해 두 자리수 이상, 두께로 인해 한 자리수 이상, 즉 합계로 3 ~ 4 자리 만큼 이종 반도체 영역에서의 저항보다 높다. 따라서, 본 실시예의 반도체 장치에서는，이종 반도체 영역(104) 내의 저항은 반도체 장치 전체의 온-저항에는 거의 영향을 주지 않는다.
<역방향 동작>
다음，반도체 장치의 역방향 동작에 대해 설명한다.
제1 전극(107)을 접지 전위로 유지하고, 제2 전극(109)에 플러스 전위를 인가한 경우, 이종 접합 다이오드는 역방향 특성을 나타내고, 차단 상태가 확립된다. 본 실시예의 반도체 장치에서는，활성 영역의 주 영역부에서 이종 반도체 영역(104)의 도전형은 P형이기 때문에，본 실시예의 반도체 장치는 차단 특성의 관점 에서 PN 접합 다이오드처럼 동작한다. 이것은, 이종 반도체 영역(104)의 도전형이 P형이고, 드리프트 영역(102)의 도전형이 N형인 구성에서는，PN 접합 다이오드에 서 보여지는 바와 같은 소정의 전계 하에서 발생하는 캐리어에 의한 누설 전류 특성이 우세해지는 정도로, 이종 접합 계면(105)의 에너지 장벽을 통해 통과하는 누설 전류를 대폭 감소시킬 수 있다. 이하, 그 이유에 대해 설명한다.
쇼트키 장벽 다이오드의 누설 전류 특성은, 반도체 재료의 전자 친화도와 쇼트키 금속의 일함수의 차로 인해 형성되는 쇼트키 장벽의 높이에 의해 거의 일의적으로 결정된다. 그러나, 이종 접합 다이오드는, 다른 반도체 재료들의 접합에 의해 구성되기 때문에, 그 누설 전류 특성은, 다른 반도체 재료 간에 생성되는 에너지 장벽의 높이와 누설 전류의 기원이 되는 다수 캐리어의 공급원의 크기에 의해 결정된다. 이 중, 에너지 장벽의 높이는, 탄화규소로 이루어진 드리프트 영역(102) 및 실리콘으로 이루어진 이종 반도체 영역(104)의 각 반도체 재료에 의해 거의 결정되기 때문에, 쇼트키 장벽 다이오드와 유사한 성능을 갖는다. 또한，본 실시예의 반도체 장치는, 누설 전류의 기원이 되는 다수 캐리어의 공급원의 관점으로부터，쇼트키 장벽 다이오드 및 종래의 반도체 장치에 비해 매우 작다. 이것은, 본 실시예의 반도체 장치에서는，이종 반도체 영역(104)이 P형이기 때문에, N형 드리프트 영역(102)에 대해 다수 캐리어로 기능하는 전도 전자가 이종 반도체 영역(104)에서 발생하기 어려워지고, 전도 전자의 발생 기원을 억제하는 구성을 제공한다.
그러나, 종래의 반도체 장치에서는，폴리실리콘 영역 내의 결정 입계의 존재 로 인해 제1 전극으로부터 결정 입계를 통해 이종 접합부에 다수 캐리어로 기능하는 전도 전자가 공급되고, 역방향 동작 동안의 누설 전류가 발생한다. 따라서, 파괴 전압을 향상시키는 데에 한계가 존재하였다. 이종 접합부에 전자가 공급되면, P형 이종 반도체 영역(104)과 N형 드리프트 영역(102)을 포함하는 이종 접합 다이오드의 본래의 역방향 특성을 얻을 수 없고, 쇼트키 장벽 다이오드와 유사한 누설 전류 특성이 나타난다. 특히, 실질적으로 탄화규소 기판에 폴리실리콘 층을 LPCVD법에 의해 형성하는 경우，실리콘 결정들은 주상(columnar shape)으로 성장한다. 그 결과, 결정 입계는 제1 전극과 이종 접합부를 직선으로 연결하도록 형성되고, 제1 전극으로부터 이종 접합부에 전자가 용이하게 공급된다. 여기서는, 폴리실리콘 영역에 대해 설명하였지만, 폴리실리콘 대신에 단결정 실리콘이나 다른 재료를 이용한 경우에도, 결정 결함의 존재나 소정의 열처리 프로세스로 인해 유사한 현상이 발생할 가능성이 있다.
한편, 본 실시예의 반도체 장치에서는，이종 반도체 영역(104)을 통해 이종 접합부(105)와 컨택트부(108) 사이를 흐르는 전류 경로의 길이가 절연 영역(103)의 존재 때문에 적어도 이종 반도체 영역(104)의 막 두께보다도 길다. 따라서, 이종 반도체 영역(104)이 폴리실리콘으로 형성되어 있는 경우에도, 컨택트부(108)와 이종 접합부(105)를 직선으로 연결하는 결정 입계가 형성되지 않고, 결정 입계를 통해 제1 전극(107)으로부터 이종 접합부(105)에 공급되는 전자의 양을 제한할 수 있다． 따라서, 본 실시예의 반도체 장치에 따르면, 역방향 동작 동안의 누설 전류를 저감할 수 있다．
또한，이종 반도체 영역(104)에 있어서의 전류 경로의 길이는, 결정 입계를 통해 제1 전극(107)으로부터 공급되는 전자의 실효 확산 길이보다 길게 하는 것이 바람직하다. 이러한 구성은, 이종 접합부(105)에 전자가 공급되는 것을 방지할 수 있다. 따라서, 쇼트키 장벽 다이오드와 다른 이종 접합 다이오드가 원래 갖는 누설 전류 특성을 실현할 수 있다．
본 실시예에서는，이종 반도체 영역(104)의 재료로서 폴리실리콘을 이용하였다. 그러나, 폴리실리콘 대신에 단결정 실리콘이나 다른 재료를 이용한 경우에도, 결정 결함의 존재나 소정의 열처리 프로세스로 인해 제1 전극(107)으로부터 전자가 공급되기 때문에，절연 영역(103)은 이종 접합부(105)에의 전자의 확산을 억제하고, 누설 전류를 저감할 수 있다．
도 20에 도시한 바와 같이, 절연 영역(103)은 절연 영역(103)이 드리프트 영역(102)에 접하지 않도록 이종 반도체 영역(104) 내부에 형성될 수 있다． 이러한 구성은, 이종 접합부(105)의 유효 면적을 크게 할 수 있다. 따라서，역방향 동작 동안의 누설 전류를 감소시키고, 순방향 동작 중에 접합으로 인한 온-저항을 감소시킬 수 있다．
도 21에 도시한 바와 같이, 예를 들어, 이종 반도체 영역(104) 내의 드리프트 영역(102)에 인접하는 위치와 접하지 않는 위치의 각각에 절연 영역(103)을 형성함으로써, 이종 반도체 영역(104)의 층들 내에 복수의 절연 영역(103)을 형성할 수 있다. 이러한 구성에 의해, 한정된 영역 중에서, 이종 반도체 영역(104)을 통해 이종 접합부(105)와 컨택트부(108) 사이를 흐르는 전류 경로의 길이를 보다 길 게 할 수 있다. 따라서，보다 높은 밀도로 이종 접합 다이오드를 형성하여，집적도를 향상시킬 수 있다.
도 22에 도시한 바와 같이, 컨택트부(108)에 접하는 이종 반도체 영역(104) 주변의 막 두께가 작게 되고, 또한, 이종 접합부(105)에 접하는 이종 반도체 영역(104) 주변의 막 두께가 크게 되도록, 절연 영역(103)을 비스듬히 형성할 수 있다. 이러한 구성에 의해, 이종 반도체 영역(104) 내의 전류 경로에서의 저항의 증가를 억제하면서, 제1 전극(107)으로부터 전자가 공급되는 이종 반도체 영역(104)의 주변에서，전자가 확산하는 결정 입계의 경로를 감소시킬 수 있다． 즉, 소정의 온- 저항을 유지하면서, 누설 전류를 더 감소시킬 수 있다. 또한, 이 경우, 도 23에 도시한 바와 같이 복수의 절연 영역(103)을 층으로 형성함으로써, 제조시의 변동을 용이하게 억제할 수 있다.
도 19 ~ 도 23에 나타내는 반도체 장치에서는，이종 반도체 영역(104)은 단일의 도전형 및 단일의 불순물 농도를 갖지만, 도 24 및 도 25에 도시한 바와 같이 이종 반도체 영역(104)과는 도전형 및 불순물 농도가 상이한 제2 이종 반도체 영역(110)을 제공할 수 있다． 이 경우, 제2 이종 반도체 영역(110)은, P형 또는 N형일 수 있으며, 그 불순물 농도도 이종 반도체 영역(104)의 경우보다 크거나 작을 수 있다.
또한，도 19 ~ 도 25에 나타내는 반도체 장치는 이종 접합 다이오드를 형성하는 단순한 구성이었지만, 이종 접합 다이오드의 최외주부에 내압 구조가 형성될 수 있다. 구체적으로는，이종 반도체 영역(104)의 에지부가, SiO2로 이루어진 층간 절연막 상에 탑재될 수 있거나, 또는 드리프트 영역(102)은 전계 제한 영역, 가드 링, 및 드리프트 영역(102)을 트렌칭하여 얻은 메사 구조를 포함할 수 있다.
[제7 실시예]
다음，도 26을 참조하여, 본 발명의 제2 실시예인, 반도체 장치의 구성에 대해 설명한다.
<반도체 장치의 구성>
본 실시예의 반도체 장치에서는，제6 실시예에 따른 반도체 장치의 절연 영역(103) 대신에, 드리프트 영역(102) 내에 P형 웰 영역(111)이 형성되어 있다.
<반도체 장치의 동작>
다음，제1 전극(107) 및 제2 전극(109)을 각각 애노드 및 캐소드로 이용하여, 종형 다이오드로서 동작하는 경우의 반도체 장치의 동작을 순방향 동작 및 역방향 동작으로 나누어 설명한다.
<순방향 동작>
우선, 반도체 장치의 순방향 동작에 대해 설명한다.
제2 전극(109)을 접지 전위로 유지하고, 제1 전극(107)에 플러스 전위를 인가한 경우, 이종 접합 다이오드는 순방향 특성을 나타내고, 낮은 온-저항에서 전류가 흐른다. 그 이유는 다음과 같다. 이 경우, 웰 영역(111)과 드리프트 영역(102)사이에 형성되는 PN 접합 다이오드 역시 순방향으로 바이어스된 상태에 있 지만, 내부 전위가 약 3V이기 때문에, 웰 영역(111)과 드리프트 영역(102) 사이에 전류가 흐르지 않기 때문이다.
<역방향 동작>
다음，반도체 장치의 역방향 동작에 대해 설명한다.
제1 전극(107)을 접지 전위로 유지하고, 제2 전극(109)에 플러스 전위를 인가한 경우, 이종 접합 다이오드는 역방향 특성을 나타내고, 차단 상태가 확립된다.그 이유는 다음과 같다. 웰 영역(111)과 드리프트 영역(102) 사이에 형성되는 PN 접합 다이오드 역시 역방향으로 바이어스된 상태에 있고, 이종 반도체 영역(104)과 드리프트 영역(102) 사이의 이종 접합보다도 누설 전류가 작기 때문이다. 또한， 제2 전극(109)의 플러스 전위를 증가시키면, 웰 영역(111)과 드리프트 영역(102) 사이의 PN 접합부에 공핍층이 넓어진다. 서로 대향하는 웰 영역(111) 간에 협지된 드리프트 영역(102)이 전부 공핍되면，이종 접합부(105)에서의 전계가 차폐되고, 누설 전류의 발생을 더 감소시킬 수 있다.
본 실시예는, 장벽 영역으로서 웰 영역(111)을 이용했지만, 도 27에 도시한 바와 같이 절연 영역(103)과 웰 영역(111)을 조합하여 이용할 수도 있다． 절연 영역(103)과 웰 영역(111)을 조합하여 이용하는 경우에는, 도 28에 도시한 바와 같이 층간 절연막(106)이 제공되지 않더라도 본 발명에 따른 반도체 장치의 기술적 효과를 얻을 수 있다. 어떠한 경우라도, 장벽 영역의 제공은, 이종 반도체 영역(104)을 통해 이종 접합부(105)와 컨택트부(108)의 사이를 흐르는 전류 경로의 길이가 적어도 이종 반도체 영역(104)의 막 두께보다도 길게 할 수 있다. 또한，본 실시 예에서는，P형 웰 영역(111)이 활성화된 반도체인 것을 상정하여 설명했지만, 불활성화된 반도체인 고저항 영역이 이용되거나, 전기적으로 절연된 영역이 이용될 수도 있다.
본 발명의 제6 및 제7 실시예에서는, 이종 반도체 영역을 통해 이종 접합부와 컨택트부 사이에 흐르는 전류 경로의 길이는, 적어도 이종 반도체 영역의 막 두께보다 길다. 따라서, 이종 반도체 영역이 폴리실리콘으로 형성되어 있는 경우라도, 컨택트부와 이종 접합부를 직선으로 연결하는 입계들을 형성하고, 입계들을 통해 제1 전극으로부터 이종 접합부에 공급되는 전자의 양은 제한될 수 있다. 따라서, 본 발명에 따른 반도체 장치는 역방향 동작 동안의 누설 전류를 감소시키고, 차단 특성을 향상시킬 수 있다.
2005년 9월 12일에 출원된 일본특허출원 제2005-263313호, 2006년 4월 26일에 출원된 일본특허출원 제2006-122197호, 및 2006년 5월 16일에 출원된 일본특허출원 제2006-136144호의 전체 내용은 본 명세서에 참조로서 포함된다.
본 발명의 특정 실시예를 참조하여 본 발명을 상술하였지만, 본 발명은 전술한 실시예들에 한정되는 것은 아니다. 당업자라면 전술한 실시예들의 변경 및 변형이 가능하다는 것을 교시로부터 알 것이다. 본 발명의 범위는 이하의 청구범위를 참조하여 정의된다.

Claims (24)

  1. 제1 도전형의 반도체 기판(base);
    상기 반도체 기판의 일 주면(one main surface)에 접하며 상기 반도체 기판과는 상이한 밴드 갭 폭을 갖는 이종 반도체 영역;
    상기 이종 반도체 영역에 접속되는 제1 전극; 및
    상기 반도체 기판에 접속되는 제2 전극
    을 포함하고,
    상기 이종 반도체 영역은, 역방향 동작(reverse operation) 중에 생성되는 누설 전류를 차단하기 위한 구조를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 전극은 상기 반도체 기판과 오믹 접촉을 형성하고, 상기 이종 반도체 영역은, 복수의 반도체층들이 서로 중첩되어 있는 적층 이종 반도체 영역으로 형성되어 있으며,
    상기 적층 이종 반도체 영역의 최상층의 반도체층은 상기 제1 전극에 접속되고, 상기 적층 이종 반도체 영역의 최하층은 상기 반도체 기판과 접촉하고,
    상기 반도체층들 중 적어도 두 층 사이의 경계는, 결정 배열이 불연속적인 부분을 갖는 반도체 장치.
  3. 제1항에 있어서,
    게이트 절연막을 통해 상기 이종 반도체 영역과 상기 반도체 기판 사이의 접합부에 인접한 게이트 전극을 더 포함하고,
    상기 제2 전극은 상기 반도체 기판에 대해 오믹 접촉을 형성하고, 상기 이종 반도체 영역은, 복수의 반도체층들이 서로 중첩되어 있는 적층 이종 반도체 영역으로 형성되고,
    상기 적층 이종 반도체 영역의 최상층 반도체층은 상기 제1 전극에 접속되고, 상기 적층 이종 반도체 영역의 최하층은 상기 반도체 기판과 접촉하며,
    상기 반도체층들의 적어도 두 층 사이의 경계는, 결정 배열이 불연속적인 부분을 갖는 반도체 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 적층 이종 반도체 영역은, 불순물 농도가 불연속적인 부분을 갖는 반도체 장치.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 적층 이종 반도체 영역의 최상층 반도체층은 상기 제1 전극과 오믹 접촉을 형성하는 반도체 장치.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 적층 이종 반도체 영역의 최상층 반도체층은 제2 도전형인 반도체 장치.
  7. 제2항 내지 제6항 중 어느 한 항에 있어서,
    상기 반도체 기판은, 상기 최하층 반도체층에 접하는 것 외에, 상기 적층 이종 반도체 영역의 상기 반도체층들의 다른 층들에도 접하는 반도체 장치.
  8. 제2항 내지 제7항 중 어느 한 항에 있어서,
    상기 반도체 기판은 탄화규소, 질화갈륨, 및 다이아몬드 중 어느 하나로 이루어진 반도체 장치.
  9. 제2항 내지 제8항 중 어느 한 항에 있어서,
    상기 반도체층들은 단결정 실리콘, 비정질 실리콘, 폴리실리콘, 갈륨비소, 게르마늄, 및 실리콘 게르마늄 중 어느 하나로 이루어진 반도체 장치.
  10. 제2항 내지 제9항 중 어느 한 항에 따른 반도체 장치의 제조 방법으로서,
    상기 반도체 장치의 적층 이종 반도체 영역을 형성하는 단계는, 복수의 폴리실리콘 층들을 중첩하는 단계를 포함하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 반도체 기판 상에 최하층 폴리실리콘 층을 형성하는 단계;
    상기 최하층 폴리실리콘 층 또는 상기 최하층 폴리실리콘 층 상에 중첩되는 하나 이상의 중간 폴리실리콘 층들 중 임의의 층 상에 최상층 폴리실리콘 층을 형성하는 단계; 및
    상기 최상층 폴리실리콘 층으로 소정의 농도로 불순물을 도입하는 공정에서, 상기 소정의 농도와는 상이한 농도로 상기 최하층 폴리실리콘 층으로도 상기 불순물을 도입하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  12. 제10항 또는 제11항에 있어서,
    최상층 폴리실리콘 층의 형성 공정을 실행하기 전에, 소정의 마스크 패턴을 이용하여 최하층 폴리실리콘 층을 선택적으로 에칭한 후, 최상층 폴리실리콘 층 형성 공정을 실행함으로써, 상기 최상층 폴리실리콘 층이, 반도체 기판에 직접적으로, 또는 하나 이상의 중간 폴리실리콘 층을 통해 접하도록 형성되는 반도체 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 폴리실리콘 층들에 접하는 비정질 실리콘 층을 형성하는 단계; 및
    상기 비정질 실리콘 층을 고상 결정 성장에 의해 결정화하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  14. 제10항에 있어서,
    상기 반도체 장치의 반도체 기판과 상기 폴리실리콘 층들 간에 협지된 비정질 실리콘 층을 형성하는 단계; 및
    상기 비정질 실리콘 층을 고상 결정 성장에 의해 결정화하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  15. 제10항에 있어서,
    상기 폴리실리콘 층들 중 2개의 층들 간에 협지되는 비정질 실리콘 층을 형성하는 단계; 및
    상기 비정질 실리콘 층을 고상 결정 성장에 의해 결정화하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 비정질 실리콘 층을 형성하는 공정 및 상기 폴리실리콘 층들을 형성하는 공정은 형성 온도를 연속적으로 변경함으로써 연속하여 수행되는 반도체 장치의 제조 방법.
  17. 제1항에 있어서,
    상기 이종 반도체 영역은, 적어도 그 이종 반도체 영역의 적어도 막 두께보 다 긴 전류 경로의 길이를 만들기 위한 장벽 영역을 포함하고, 상기 전류는, 상기 반도체 기판 및 상기 이종 반도체 영역이 서로 접하는 이종 접합부와, 상기 제1 전극 및 상기 이종 반도체 영역이 서로 접하는 컨택트부 사이에서 흐르는 반도체 장치.
  18. 제17항에 있어서,
    상기 전류 경로의 길이는, 상기 제1 전극으로부터 공급되는 전자들의 적어도 유효 확산 길이보다 긴 반도체 장치.
  19. 제17항 또는 제18항에 있어서,
    상기 장벽 영역으로 기능하는 영역의 적어도 일부는, 적어도 상기 이종 반도체 영역과 접촉하여 형성되는 절연막으로 이루어지는 반도체 장치.
  20. 제17항 내지 제19항 중 어느 한 항에 있어서,
    상기 장벽 영역은, 상기 이종 접합부 및 상기 컨택트부로부터 분리되도록 배치되어 있는 반도체 장치.
  21. 제17항 내지 제20항 중 어느 한 항에 있어서,
    상기 장벽 영역으로서 기능하는 영역의 적어도 일부는, 제2 도전형의 웰 영역으로 이루어지고, 상기 웰 영역은 상기 반도체 기판 내에 형성되어 있는 반도체 장치.
  22. 제17항 내지 제21항 중 어느 한 항에 있어서,
    상기 이종 반도체 영역의 적어도 일부의 도전형은 제2 도전형인 반도체 장치.
  23. 제17항 내지 제22항 중 어느 한 항에 있어서,
    상기 반도체 기판은, 탄화규소, 질화갈륨, 및 다이아몬드 중 어느 하나로 형성되는 반도체 장치.
  24. 제17항 내지 제23항 중 어느 한 항에 있어서,
    상기 이종 반도체 영역은 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 게르마늄, 및 실리콘 게르마늄 중 어느 하나로 형성되는 반도체 장치.
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