CN104716084A - 半导体元件的制造方法 - Google Patents

Abstract

本发明提供了一种半导体元件的制造方法。该制造方法包括以下步骤。提供基底，基底上已经形成多个栅极，其中相邻的两个栅极之间具有间隙。在基底上形成覆盖该些栅极且填满该些间隙的第一材料层。移除部分第一材料层以在基底上形成图案层，图案层包括位于某一间隙中的多个岛区。在该些岛区的侧壁上分别形成保护层。在基底上形成包围图案层的第二材料层。移除图案层以在第二材料层中形成多个开口。在各开口中填入导电材料。

Description

半导体元件的制造方法

技术领域

本发明是有关于一种半导体元件的制作方法，且特别是有关于一种存储器的制作方法。

背景技术

一般来说，随着存储器的尺寸逐渐缩小，为了克服愈来愈小的线宽以及防止接触窗发生对准失误(misalignment)，会采用自行对准接触窗(self-aligned contact，SAC)工艺。

在自行对准接触窗工艺中，栅极侧壁的间隙壁厚度会影响形成在栅极之间的接触窗的尺寸。然而，由于存储器元件包括存储单元区与周边区，而存储单元区与周边区的元件对于间隙壁厚度的要求不同，因此增加了工艺的复杂度。一般来说，会同时在存储单元区与周边区的栅极侧壁上形成间隙壁，而后，为了形成周边区的源极与漏极区，通常会在周边区的栅极的间隙壁上再形成第二间隙壁。其中，第二间隙壁材料会同时填入存储单元区的栅极之间的开口，而在周边区的基底中形成源极与漏极区之后，再一并移除周边区的第二间隙壁以及存储单元区的栅极之间的第二间隙壁材料。然而，由于存储单元区的栅极间的开口具有较大的深宽比，因此要将栅极之间的第二间隙壁材料移除干净是不容易的，且在移除过程中可能会伤害到存储单元区的间隙壁。如此一来，可能导致间隙壁无法为栅极提供良好的电性绝缘，以及影响后续利用间隙壁所形成的接触窗的尺寸。

发明内容

本发明提供一种半导体元件的制造方法，可以解决常见于类似工艺中的插塞断路问题。

本发明的半导体元件的制造方法包括以下步骤。提供基底，基底上已经形成多个栅极，其中相邻的两个栅极之间具有间隙。在基底上形成覆盖栅极且填满间隙的第一材料层。移除部分第一材料层以在基底上形成图案层，图案层包括位于某一间隙中的多个岛区。在岛区的侧壁上分别形成保护层。在基底上形成包围图案层的第二材料层。移除图案层以在第二材料层中形成多个开口。在各开口中填入导电材料。

在本发明的一实施例中，图案层还包括位于另一间隙中的条区。

在本发明的一实施例中，在岛区的侧壁上形成保护层的方法包括以下步骤。在基底和岛区上共形地形成第三材料层。执行倾斜注入步骤，以对岛区的侧壁上的第三材料层进行掺杂。移除基底上位于岛区之间的未经掺杂的第三材料层。

在本发明的一实施例中，倾斜注入步骤的倾斜角度介于0度到20度之间。

在本发明的一实施例中，移除未经掺杂的第三材料层的方法是湿式刻蚀法。

在本发明的一实施例中，在形成第三材料层之后，在执行倾斜注入步骤之前，还包括移除栅极上的第三材料层。

在本发明的一实施例中，第一材料层的材料是多晶硅。

在本发明的一实施例中，保护层的材料是非晶硅。

在本发明的一实施例中，基底包括存储单元区与周边区，栅极和第一材料层形成在存储单元区上，且在形成第一材料层之后，半导体元件的制造方法还包括在基底上形成势垒层，以覆盖周边区以及第一材料层。

在本发明的一实施例中，在势垒层形成之后，半导体元件的制造方法还包括在周边区上形成另一材料层，以覆盖周边区上的势垒层。

基于上述，本发明的半导体的制造方法以保护层覆盖位于栅极之间的各个岛区，这些岛区之后会被导电材料取代而形成插塞，以保护层覆盖这些岛区，可以避免杂质材料进入岛区中不可避免会形成的孔洞，使岛区在后续工艺中可以顺利地被移除。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例作详细说明如下。

附图说明

图1A至图1N是根据本发明第一实施方式所绘示的半导体元件的制作方法的流程图。

图2A和图2B分别是图1A和图1F的上视图。

【符号说明】

100：基底；

101：隔离结构；

102：存储单元区；

103：主动区；

104：周边区；

110、120：栅极；

112、122、124：间隙壁；

114：间隙；

126：源极与漏极区；

130、150、160：材料层；

132、134、135：开口；

136：导电材料；

140：势垒层；

161：图案层；

162：岛区；

162a：侧壁；

163：保护材料层；

163a、163b：部分；

164：条区；

165：保护层；

200、202：注入步骤。

具体实施方式

图1A至图1N是依照本发明第一实施方式所绘示的一种半导体元件的制作方法的流程剖面示意图。为了清楚显示制作过程中各阶段的立体结构，另外以图2A和图2B呈现图1A和图1F的部分区域的上视图。

请参照图1A，首先，提供基底100，基底100包括存储单元区102和周边区104，基底100上已经形成了位于存储单元区102上的多个栅极110和位于周边区104上的栅极120，且栅极110、120的侧壁上分别形成了间隙壁112、122。相邻的两个栅极110被间隙114相隔开来。

基底100可以是半导体基底，如N型硅基底、P型硅基底或三五族半导体基底。在图1A中将栅极110绘示成单一层的结构，在这种例子中的栅极110可以含有掺杂多晶硅。或者，在其他实施方式中，栅极110也可以是氧化物／氮化物／氧化物(ONO)加上掺杂多晶硅的堆叠结构。至于栅极120的材料，则也可以是掺杂多晶硅。间隙壁112、122的材料例如是氮化硅。

请参照图1B，接着，在基底100上形成材料层130，材料层130全面地覆盖存储单元区102和周边区104，且填满间隙114。材料层130例如含有多晶硅，其形成方法例如是化学气相沉积法。在本实施方式中，材料层130的形成还包括在以化学气相沉积法形成多晶硅后，对多晶硅层进行诸如化学机械研磨工艺(chemical mechanical polishing，CMP)的平坦化工艺。

请参照图1C，接着，移除覆盖周边区104的材料层130，以暴露出栅极120和间隙壁122。移除部分材料层130的方法例如是反应性离子刻蚀法(reactive ion etch，RIE)。

请参照图1D，接着，在间隙壁122上形成间隙壁124。间隙壁124的形成方法例如是先以化学气相沉积法在基底100上形成间隙壁材料层(未绘示)，之后再进行非等向性刻蚀工艺移除部分间隙壁材料层，而在间隙壁122上形成间隙壁结构。其中，间隙壁124的材料例如是氮化硅，移除部分间隙壁材料层以形成间隙壁124的方法例如是反应性离子刻蚀。

然后，以间隙壁124为掩模，进行注入工艺，在栅极120两侧形成源极与漏极区126。需注意的是，在栅极120两侧形成源极与漏极区126之后，可以移除或不移除间隙壁124，在本实施方式中，以未移除间隙壁124为例。简单来说，移除间隙壁124的步骤是可选步骤。

此处值得注意的是，一般而言，在形成间隙壁124时，间隙壁材料会同时形成在存储单元区102上，填入间隙114，且在移除间隙壁124时，会一并移除间隙114中的间隙壁材料。然而，在本实施方式中，由于材料层130覆盖并保护存储单元区102的栅极110与间隙壁112，因此，间隙壁124的形成或移除工艺(包括沉积或刻蚀等工艺)都不会对栅极110或间隙壁112造成伤害，使间隙壁112能保持完好的结构。换句话说，材料层130适用于保护存储单元区102免于受到周边区104所进行的任何处理工艺可能造成的破坏。

请参照图1E，而后，在基底100上形成势垒层140，以覆盖材料层130以及周边区104。势垒层140的材料例如是氮化硅，其形成方法例如是化学气相沉积法。在本实施方式中，势垒层140覆盖周边区104上的栅极120、间隙壁122以及间隙壁124，同时也覆盖存储单元区102上的材料层130。

接着，在周边区104上形成材料层150，以覆盖周边区104上的势垒层140。在本实施方式中，材料层150包括硼酸硅玻璃或氧化硅，其形成方法例如是化学气相沉积法。材料层150的形成，例如是先在基板100上形成全面覆盖周边区104与存储单元区102的材料层(未绘示)，接着以势垒层140作为终止层，对该材料层进行平坦化工艺而获得材料层150，最终，材料层150的顶面与势垒层140的顶面大致位于同一平面上。其中，平坦化工艺例如是化学机械研磨工艺。

一般来说，如果没有在材料层130上形成势垒层140，则在对材料层150进行平坦化工艺时，是以材料层130作为终止层。如此一来，材料层150可能会发生刻蚀过度的问题，且可能导致材料层130有表面凹陷现象。然而，在本实施例中，由于材料层130上覆盖了势垒层140，因此，对材料层150进行平坦化工艺时，能以势垒层140作为终止层，且由于势垒层140通常有较高的密度，所以能避免材料层150与材料层130发生上述问题。

请参照图1F，接着，移除存储单元区102上的部分势垒层140和部分材料层130以在基底100上形成图案层161和暴露出栅极110的开口132。在本实施方式中，移除部分势垒层140和材料层130的方法可以是反应性离子刻蚀法。

为了进一步了解图案层161的立体结构，请一并参照图2B，其绘示的是在半导体的制作进行到图1F时，存储单元区102的上视图。图2B中省略了间隙壁112，以呈现图案层161和栅极110的关系为主。参照图2B可以得知，图案层161包括位于某一间隙114中的多个岛区162以及位于其他的间隙114中的条区164。

此外，图1G呈现的是在半导体的制作进行到图1F绘示的步骤时，沿着图2B的BB’线绘示的剖面图。请一并参照图1F、图1G和图2B，在这个剖面上，可以看到基底100被多个隔离结构101分隔成多个主动区(active area，AA)103，其中，隔离结构101例如是材料为氧化硅的浅沟道隔离结构(shallow trench isolation，STI)。在图1G中，岛区162的高度例如在2000到7000之间；相邻的岛区162的间距例如在100到500之间。

请参照图1H，接着，在基底100和岛区162上共形地形成保护材料层163。保护材料层163的厚度例如是在50到300之间。保护材料层163的材料可以和岛区162相同，或者是两者在特定刻蚀液中的刻蚀速率相近。举例来说，在岛区162的材料是多晶硅的例子里，保护材料层163的材料可以是非晶硅，而其形成方法例如是以乙硅烷(disilane)为前驱物的化学气相沉积法。此外，从图1H可见，保护材料层163可以分为位于岛区162的表面(包括侧表面和顶表面)上的部分163a，以及位于相邻的两个岛区162之间，配置在基底100上的部分163b。

请参照图1I，接着，执行倾斜注入步骤，以对保护材料层163的部分163a进行掺杂。此处，倾斜注入步骤可进一步细分为注入步骤200和202。前者是以相对于基底100表面的法线方向正x度的角度进行注入，以对图中岛区162的左侧侧壁上的部分163a进行掺杂；后者的注入角度则是对应的负x度，以对岛区162的右侧侧壁上的部分163a进行掺杂，其中x介于0度到20度之间。此外，这两个注入步骤可具有重掺杂浓度(例如介于2×10¹⁵到4×10¹⁶之间)和浅掺杂深度(例如介于50到300之间)。

进行注入的主要目的在于改变保护材料层163的部分163a的性质，使其在同一刻蚀液中的刻蚀率和另一部分163b不同，例如远低于部分163b。就此目的而言，在保护材料层163由非晶硅组成的例子里，掺质例如是BF2、P或As等元素。

请参照图1J，接着，移除部分163b，也就是，移除基底100上位于相邻两个岛区162之间的未经掺杂的保护材料层163，借此，形成包覆岛区162的侧壁和顶部的保护层165。由于经过前述的注入处理，部分163a和部分163b对特定刻蚀液的刻蚀速率不同，因此，移除部分163b的方法可以是湿式刻蚀法，例如以NH₄OH、DHF、BOE、HNO₃等溶液为刻蚀液。

请参照图1K，接着，在基底100上形成材料层160，材料层160覆盖基底100且包围岛区162。材料层160可以包括氮化硅、氧化硅或硼硅酸玻璃(borosilicate glass)。当然，材料层160的形成方法可以包括化学气相沉积工艺和随后的化学机械研磨工艺。

在后续的工艺中，岛区162(以及保护层165和势垒层140)都会被移除，使得开口形成在遗留下来的材料层160中。然后导电材料会填入此开口中以形成插塞。为了不要伤害到基底100上的其他结构，前述移除的过程可能会使用刻蚀选择比非常高的刻蚀液(或是使用RIE)，换句话说，几乎只会对岛区162进行刻蚀。

另一方面，发明人发现，在岛区162的形成期间，可能因为种种原因而在其中产生孔洞(void)。举例来说，前文曾举例说明岛区162(材料层130)的材料可以是多晶硅，而多晶硅的沉积可能是在高温炉管中进行的，如果温度够高，使多晶硅材料发生再结晶或晶粒成长的现象，就可能因为硅原子的移动而在岛区162中形成孔洞。这种孔洞形成的现象在尺寸愈小、间隙114的深宽比愈大，或栅极110的轮廓愈接近垂直的时候会更加显著。

孔洞可能形成在岛区162的中心部分，或形成在接近侧壁162a的部分而形成开孔，如形成在图1K中的虚线圆形线框所示之处。一旦孔洞形成在侧壁162a上，外界的物质就可能在后续工艺期间进入其中。例如，在形成材料层160时，材料层160的组成原子可能填充到孔洞之中。这些填入孔洞之中的材料在移除岛区162时可能不受刻蚀工艺的影响(如前所述，此工艺若使用刻蚀液，则刻蚀液的选择比通常非常高；若使用RIE，在不同材料之间，选择比也会有急剧变化)而残留下来，进而阻碍了后续的导电材料填入。严重时，可能会造成断路。

保护层165的形成就是因应上述问题而作的构思。由于保护层165的存在，后续形成材料层160时，即使岛区162中确实形成了孔洞，源自其他工艺气体的杂质原子也会被保护层165阻隔在孔洞之外。因此，之后可以顺利、完全地移除岛区162，不会有残留物质。

还需要指出的是，在图1J和图1K中，保护层165被绘示成完全覆盖岛区162。然而，发明人发现，孔洞的形成往往集中在岛区162的中段区域，如图1K中的虚线方形线框所示之处，因此，保护层165也可以只形成在对应的侧壁部分上。也就是，形成在侧壁162a的最上端部分和最下端部分的保护材料层163也可以被移除。当然，究竟要移除保护材料层163的哪些部分，可以透过调整注入步骤200和202的角度来完成。

图1L呈现的是在半导体的制作进行到图1K绘示的步骤时，另一方向的剖面图(与图lA到图1F、图1M到图1N同一剖面)。此处需注意的是，栅极110的顶部上没有保护层165。这可以采用下述方法完成，即，形成保护材料层163之后，先进行反应性离子刻蚀步骤，移除栅极110上的保护材料层163，再接着进行前述的注入步骤、移除部分163b的步骤以及形成材料层160的步骤。

请参照图1M，接着，移除保护层165、存储单元区102上的势垒层140以及图案层161(包括岛区162和条区164)，以在存储单元区102上形成多个开口134。移除前述结构的方法例如是干式刻蚀法或湿式刻蚀法。然后，在周边区104上定义出屏蔽图案(未绘示)，并透过该屏蔽图案移除位于周边区104的材料层150的一部分，以于周边区104形成开口135，其中开口135暴露源极与漏极区126。移除材料层150的方法例如是干式刻蚀法或湿式刻蚀法。

请参照图1N，然后，于开口134、135中填入导电材料136，以在相邻两间隙壁112之间形成插塞或导线，并在周边区104形成插塞或导线。导电材料136例如是钨、铜、铝或其他合适的金属。

综上所述，本发明的半导体的制造方法先以材料层覆盖存储单元区的元件，因此在对周边区进行沉积与刻蚀等处理时，存储单元区的元件不会受到伤害，使存储单元区的栅极侧壁上的间隙壁能保持完好的结构。如此一来，间隙壁能为栅极提供良好的电性绝缘，且能在两相邻间隙壁之间形成自对准接触窗，使存储器具有良好的元件特性。

此外，本发明的半导体的制造方法更以保护层覆盖位于栅极之间的各个岛区，这些岛区之后会被导电材料取代而形成插塞，以保护层覆盖，可以避免杂质材料进入岛区中不可避免会形成的孔洞，使岛区在后续工艺中可以顺利地被移除，解决了常见于此种工艺中的插塞断路问题。

虽然已以实施例对本发明作说明如上，然而，其并非用以限定本发明。任何所属技术领域中普通技术人员，在不脱离本发明的精神和范围的前提内，当可作部分的更改与修饰。因此本申请案的保护范围当以权利要求所界定者为准。

Claims (10)

1.一种半导体元件的制造方法，其特征在于，包括：

提供基底，该基底上已经形成多个栅极，其中相邻的两个栅极之间具有间隙；

在该基底上形成覆盖该些栅极且填满该些间隙的第一材料层；

移除部分该第一材料层以在该基底上形成图案层，该图案层包括位于某一间隙中的多个岛区；

在该些岛区的侧壁上分别形成保护层；

在该基底上形成包围该图案层的第二材料层；

移除该图案层以在该第二材料层中形成多个开口；以及

在各该开口中填入导电材料。

2.根据权利要求1所述的半导体元件的制造方法，其中该图案层还包括位于另一间隙中的条区。

3.根据权利要求1所述的半导体元件的制造方法，其中在该些岛区的该些侧壁上形成该些保护层的方法包括：

在该基底和该些岛区上共形地形成第三材料层；

执行倾斜注入步骤，以对该些岛区的该些侧壁上的该第三材料层进行掺杂；以及

移除该基底上位于该些岛区之间的未经掺杂的该第三材料层。

4.根据权利要求3所述的半导体元件的制造方法，其中该倾斜注入步骤的倾斜角度介于0度到20度之间。

5.根据权利要求3所述的半导体元件的制造方法，其中移除未经掺杂的该第三材料层的方法是湿式刻蚀法。

6.根据权利要求3所述的半导体元件的制造方法，其中在形成该第三材料层之后，在执行该倾斜注入步骤之前，还包括移除该些栅极上的该第三材料层。

7.根据权利要求1所述的半导体元件的制造方法，其中该第一材料层含有多晶硅。

8.根据权利要求7所述的半导体元件的制造方法，其中该保护层含有非晶硅。

9.根据权利要求1所述的半导体元件的制造方法，其中该基底包括存储单元区与周边区，该些栅极和该第一材料层形成在该存储单元区上，且在该第一材料层形成之后，还包括：

在该基底上形成势垒层，以覆盖该周边区以及该第一材料层。

10.根据权利要求9所述的半导体元件的制造方法，其中在该势垒层形成之后，还包括：

在该周边区上形成第三材料层，以覆盖该周边区上的该势垒层。