CN104518035B - 半导体器件及其制造方法 - Google Patents
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Abstract
一种二极管，其特征在于，包括减小的表面场效应沟槽结构；该减小的表面场效应沟槽结构包括至少两个沟槽，至少两个沟槽形成在衬底中，彼此通过衬底的连接区互相分离；连接区包括电接触区与P掺杂半导体材料层。
Description
技术领域
本发明关于二极管领域，特别地，关于一种包括了减小的表面场效应沟槽结构的二极管，其中，在减小的表面场效应沟槽结构的台面区域，形成有P掺杂的半导体材料的层。
背景技术
平面硅锗功率二极管为单极整流器件，即，器件中的流动性可以主要地归因于电子。这类器件的特定的导通电阻(或电阻率)随着有源外延层中的掺杂密度升高而降低，随之降低的还有关断状态击穿电压。因此，需要在电阻率和击穿电压之间取一个平衡，通常称为1D硅限制。典型地，掺杂密度是由目标击穿电压来指定的，结果是出现大于所需电阻率的电阻率。更大的电阻率会增大正向电压，进而会增大功率损失，并降低开关速度。
发明内容
根据本发明的第一方面，提供一种二极管，其包括减小的表面场效应沟槽结构；该减小的表面场效应沟槽结构包括至少两个沟槽，至少两个沟槽形成在衬底中，彼此通过衬底的连接区互相分离；连接区包括电接触区与P掺杂半导体材料层。
该结构可以使用更高的掺杂密度，而不会导致击穿电压的下降，从而有利于该二极管相比于现有的硅锗二极管而言具有更低的电阻率、正向电压和功率损失。此外，使用本结构的二极管还具有更快的开关速度和更低的(达一个数量级的)漏电流。
本发明所述的“二极管”可以理解为任何配置为允许电流在一个方向上流动并阻止电流在相反方向流动的装置。在此情况下，“二极管”可以认为是在包括或不包括额外的层或元件的情况下包括了上述的减小的表面场效应沟槽结构。该二极管可以是肖特基二极管。
连接区可以是衬底的台面区域。
至少两个沟槽可以是单独的沟槽或同一沟槽的不同区域(例如圆形或者曲流沟槽)。
P掺杂半导体材料层可以(直接地)形成在衬底上。电接触区可以(直接地)形成在P掺杂半导体材料层上。
P掺杂半导体材料层可以包括P掺杂硅锗、P掺杂硅、P掺杂碳化硅锗、P掺杂碳化硅中的一个或多个。掺杂物可以包括硼。
连接区可进一步包括N掺杂半导体材料层。P掺杂半导体材料层可以(直接地)形成在N掺杂半导体材料层上。P掺杂半导体材料层和N掺杂半导体材料层的总厚度可以不超40纳米。P掺杂半导体材料层可以包括P掺杂硅锗，N掺杂半导体材料层可以包括N掺杂硅锗。
电接触区可以是肖特基接触或者欧姆接触。电接触区可包括金属、合金、硅化物中的一个或多个。合金可以包括钨钛、钛、氮化钛、氮化钨钛中的一个或多个。硅化物可以包括硅化钴、硅化镍、硅化镍铁、硅化铂镍中的一个或多个。
该减小的表面场效应沟槽结构可以包括多于两个沟槽。部分或全部的沟槽可以与其他沟槽之间通过相应的衬底的连接区分离开来，每个连接区包括电接触区和P掺杂半导体材料层。连接区可进一步包括如前所述的N掺杂半导体材料层。
衬底可以包括单晶硅。衬底可以包括单晶硅外延层(如N掺杂的单晶硅外延层)，其可以形成在支撑衬底(如硅)上，也可以不形成在其上。每个沟槽可以包括多晶硅，通过二氧化硅层与单晶硅隔开。单晶硅和多晶硅可各包括上表面。多晶硅的上表面可位于单晶硅的上表面以下。二氧化硅可延伸到单晶硅的上表面和多晶硅的上表面以上。每个沟槽在沟槽的边缘可包括保护圈截止区。
根据本发明的另一方面，提供一种形成用于二极管的减小的表面场效应沟槽结构的方法。该方法包括：
在衬底中形成至少两个沟槽；至少两个沟槽彼此之间通过衬底的连接区互相分离；以及
在连接区形成电接触区和P掺杂半导体材料层。
在连接区形成电接触区和P掺杂半导体材料层可包括：在衬底上(直接地)形成P掺杂半导体材料层，和/或在P掺杂半导体材料层上(直接地)形成电接触区。
该方法可包括：在连接区形成N掺杂半导体材料层。在连接区形成N掺杂半导体材料层可包括：在P掺杂半导体材料层下(直接地)形成N掺杂半导体材料层。
衬底可以包括单晶硅。该方法可包括：在单晶硅上沟槽内形成二氧化硅层；以及在沟槽内提供多晶硅，从而多晶硅通过二氧化硅层与单晶硅隔离。在沟槽内提供多晶硅可包括：以多晶硅填充沟槽，从而多晶硅的上表面位于单晶硅的上表面以下。形成二氧化硅可包括：形成二氧化硅层从而二氧化硅延伸到单晶硅的上表面和多晶硅的上表面以上。
该方法可包括：在沟槽的边缘形成保护圈截止区。
该方法可包括：在形成至少两个沟槽及电接触区之前，形成P掺杂半导体材料层。
形成电接触区可包括：在P掺杂半导体材料层上形成硅层；在硅层上沉积金属层；以及可选地，将金属层和硅层退火，以形成硅化物。形成电接触区可包括以下之一或之二：在形成硅化物后刻蚀未反应的金属；以及将硅化物退火以形成二硅化物。P掺杂半导体材料层可以包括P掺杂硅锗，金属可包括镍和钴中的一个或多个。
除非特别说明或本领域技术人员可以理解，本发明所述的任何方法中的步骤并不一定需要按照精确的顺序来执行。
本发明的范围还包括相应的计算机程序，用于执行所述方法的一个或多个步骤，其也包括在本发明的一个或多个实施方式中。
当运行在计算机上时，一个或多个计算机程序可以使得计算机用来配置任何设备，包括本发明所述的二极管、电路、控制器或器件，或者执行本发明的一个或多个方法。一个或多个计算机程序可以是软件的实现方式，计算机可以认为是任意合适的硬件，其包括数字信号处理器、微控制器以及，作为非限制性的例子的只读存储器(ROM)、可擦可编程只读存储器(EPROM)或电可擦可编程只读存储器(EEPROM)。该软件可以是汇编语言。
一个或多个计算机程序可以由计算机可读媒介提供，其可以是物理的计算机可读媒介，例如磁盘或存储器件，或者实现为瞬态信号。上述瞬态信号可以是网络下载的，包括由互联网下载的。
在本发明的说明书中，有关相对方向和位置的描述用语，例如“上”、“下”、“上面”、“下面”、“之上”和“之下”，以及与之有关的任何派生形容词和副词，都是从附图中所示的二极管的意义上来说的。然而，这些描述用语并不意指于限制本发明描述或要求的发明中的任何用途或应用。
附图说明
以下将结合附图对于本发明的实施方式进行进一步描述，其中
图1所示的是一种包括减小的表面场效应沟槽结构的二极管的示意图；
图2示出了制作图1所示的二极管的方法的示意；
图3所示的是在沟槽与台面区域之间P掺杂半导体材料的横向生长的示意图；
图4所示的是另一种制作二极管的方法示意图；
图5所示的是另一种制作二极管的方法示意图；
图6所示的是另一种制作二极管的方法示意图；
图7所示的是一种制作硅化物接触的方法示意图；
图8所示的是一种制作二硅化物接触的方法示意图；
图9a所示的是硅化镍的位相图；以及
图9b所示的是镍锗的位相图。
具体实施方式
如前所述，在平面硅锗二极管中，在电阻率与击穿电压之间的平衡，会导致比所需更大的电阻率和正向电压。本发明所提供的一个或多个设备及相应的方法，可以解决该问题。
减小的表面场(RESURF)效应沟槽结构可以用于硅肖特基二极管中，以在有源外延层中增大掺杂密度，而无需牺牲器件的击穿电压。已经发现，在该结构的沟槽和台面区域之间的电荷耦合会引起在肖特基接触时的电场属性的重新分布，从而导致击穿电压的上升以及反向漏电流的降低。
本发明的一个或多个实施方式涉及在其他各类的二极管，特别是硅锗二极管中使用改进的RESURF沟槽结构。
图中在后示出的实施方式中的特征标号与在前示出的实施方式中的相似特征的标号相对应。例如，特征标号1可以相应于标号101、201、301等。这些标号的特征可以在图中出现，也可以是不直接地在所述各实施方式的描述中说明。这将有助于理解特别是与在前描述的实施方式中有关的特征。
图1所示的是一种二极管，其包括有源区101，有源区101位于第一终端区域102和第二终端区域(只有第一终端区域102在图中示出)之间，其制造在支撑衬底103上。
二极管的有源区101包括RESURF沟槽结构，其包括至少两个沟槽104(图中示出了7个沟槽104)，其形成在衬底106上，并由衬底106的连接区105相互分离开来。在该实施方式中，衬底106是单晶的N掺杂外延层，位于支撑衬底103的上面，连接区105是该单晶硅层106的台面区域。所述的“台面”可以理解为衬底106的一个区域，该区域具有大体上平直的上表面和一个或两个(分别取决于其与沟槽相邻或位于沟槽之间)相对陡峭的侧面。如两个相邻沟槽104的放大视图所示，每个台面区105包括一个电接触区107和一个P掺杂半导体材料的外延层108，其形成于单晶硅衬底106的上表面。
通过在相邻的沟槽104之间的台面区105中设置电接触区107和P掺杂半导体材料108，在沟槽104(以下将详细描述)中沉积的导电材料108可以用来影响台面区105中的电场，以控制二极管的电学特性。
在所示出的实施方式中，P掺杂半导体材料层108是P掺杂的硅锗层，电接触区107是直接形成于硅锗层108上的金属合金。尽管如此，其他材料也可以用于P掺杂半导体108及电接触区107。例如，P掺杂半导体108可以包括P掺杂硅、P掺杂硅锗碳化物、P掺杂碳化硅(例如掺杂硼)中的一个或多个，而电接触区107可以包括金属、合金(如钨钛、氮化钛和/或钨-氮化钛)和硅化物(例如硅化钴、硅化镍、镍铁硅化物和或铂镍硅化物)中的一个或多个。已经发现，以上所述的合金与薄的硅锗层的反应不如与其他金属/合金敏感，因此当硅锗用作P掺杂半导体材料时，较有优势。
在其他实施方式中，除了P掺杂半导体材料层之外，台面区域还可以包括N掺杂半导体材料外延层，从而在台面区域内可以形成PN结。例如，外延半导体可以包括一个直接形成在N掺杂半导体材料层(例如N掺杂硅锗)上的P掺杂半导体材料层(例如P掺杂硅锗)。
为实现足够低的带隙，半导体材料(P掺杂及N掺杂)外延层应当至少部分地(或优选地，全部)拉紧。“拉紧”意为半导体材料外延层被弹性地形变，以适应其下的衬底的不同晶格常数，而不致形成晶体缺陷。然而，如果这些层太厚，这种应力可能被放松，随之缺陷可以影响到二极管的功能。这是因为层中的固有能量随着厚度会增大，直至其变得高能并倾向于引入缺陷以释放应力，这也会使得硅锗的带隙发生变化。P掺杂和N掺杂层的优选厚度取决于材料的化学计量法(例如，硅锗中锗的组分比例)，但对于部分应用来说，通常地，总体厚度将不超过40纳米。在这方面，P掺杂半导体层可以具有10-30纳米(在部分实施方式中约为20纳米)的材料厚度，其下的N掺杂半导体材料层可以具有不超过10纳米(在部分实施方式中约为5纳米)的材料厚度。
在本实施方式中，沟槽衬有电绝缘材料层110(例如二氧化硅)，并至少部分填充有导电材料109(例如多晶硅)，以使其可以影响其间的台面区域105中的电场。
图1中，终端区域102包括第一钝化层140和第二钝化层141，其位于单晶硅衬底106之上。第一钝化层140和第二钝化层141配置为向其下的各层提供免受刮擦和湿气侵袭的保护，并在使用软焊料前触点的场合中限制可软焊面积。在本实施方式中，第一钝化层140包括氮化硅，但是也可以替代地使用低温离子沉积的氧化硅或氮化硅。此外，第二钝化层141包括热生长氧化硅，然而，沉积物材料例如四乙基原硅酸酯(正硅酸乙酯，TEOS)氧化物也可适用。
图2所示的是一种用于形成上述二极管结构的可能的制造过程。图2中在部分步骤之后的结构示意图是用来帮助直观理解制造过程的。首先，在支撑衬底上形成221单晶硅外延层206。随后，在外延层206上形成222氧化物掩模，以定义沟槽204的位置。刻蚀223硅，以形成沟槽204，从而定义出互连的台面区域205。一旦沟槽204形成，使用热氧化过程224来在硅206上形成电隔离氧化层210，其形成于沟槽204中以及台面区域205上。其后，导电材料209(在本实施方式中为多晶硅)被沉积225在其上。该过程至此所形成的结构如图2中右侧图线1所示。
之后，刻蚀226导电材料209，以将其从该结构的台面区域205移除，并(优选地)在导电材料209上产生平面的上表面211(图线2)。将台面区域205的隔离氧化层210蚀刻掉227，以暴露出其下的单晶硅206(图线3)。之后，在沟槽结构上形成228P掺杂半导体材料层208(图线4)。在台面区域205中，在P掺杂半导体208上形成229电接触区(在本实施方式中为肖特基金属)。如图线4所示的，可以选择性地在衬底206和导电材料209上生长P掺杂半导体材料208，而不在隔离层210上生长。沉积在氧化硅上的硅锗的晶格失配和表面能与沉积在硅(单晶和多晶)上的具有显著的不同。这可用于设定生长条件，以便在氧化硅上成核的硅锗的刻蚀速度快于生长速度，而对于硅而言则生长速度快于刻蚀速度。由于在过程中涉及到多个同时发生的化学反应，材料的外延生长是生长与刻蚀的平衡。例如，在高温下从表面蒸发材料，要由相应的源材料的局部压力进行平衡，以保持表面的稳定。可选地，P掺杂半导体材料208也可以是非选择性生长的在其后形成。
基本后，执行金属化步骤230，以在二极管的终端与有源区之间提供电连接，并且沉积钝化层以将该结构与外界环境电隔离。
图3所示的是一种二极管结构，其包括利用图2所示的方法形成的两个沟槽，其中使用了相应的标记数字。可以看到，P掺杂外延层308生长在该结构的沟槽304和台面区域305上。在该实施方式中，P掺杂材料308为硅锗，沟槽304形成在单晶硅306中，并由多晶硅309填充。在该情形下，形成在台面区域305中的硅锗308a包括单晶的结构，而形成在沟槽区域304中的308b则包括多晶结构。
优选地，单晶硅锗308a和多晶硅锗308b彼此不接触，否则它们会短路该器件。为保证不产生短路，硅锗308a、308b的横向生长应当实质上小于隔离氧化层310的厚度的一半，如图3中放大视图所示。亦即，层308a、308b中的每一个应当覆盖小于将其隔开的层310的一半。
一种实现上述目的的方法是，蚀刻多晶硅209/309(参考图2中的图线2)，直至其上表面211/311充分地位于单晶硅206/306的上表面212/312以下。该蚀刻步骤的程度取决于将要生长在硅306上的外延(P掺杂或可能地N掺杂)半导体材料层308a、308b的厚度。在部分实施方式中，可以适当地取至少10纳米作为高度差。
还有其他数种方式可以避免/解决P掺杂半导体材料308a、308b的横向生长导致的短路问题。这些方法如图4至图6所示。与先前的类似，图中在部分制造步骤之后示出了结构的图线，以利于直观理解该过程。
图4中所述的过程涉及在沟槽404的边缘生成保护圈截止区413。保护圈413(也称为保护环)使得沟槽404的边缘区域变得电性不活跃，从而保护器件免于电学故障，电学故障是由于在台面区域405和沟槽404之间的介面上的电流泄漏引起的。为形成该保护圈413，在单晶硅衬底406的表面附近注入431P型掺杂，并进行扩散，随后执行刻蚀步骤423，以生成沟槽，沟槽位于新生成的掺杂区域的中心位置。该实施方式的方法的其他步骤与图2中所述的相同，不予赘述。
图5所示的是本发明另一实施方式的方法，其涉及氧化层510的形成，氧化层510在外延硅层506的上表面512上延伸。伸出的氧化层510物理上阻止沟槽区域504的P掺杂半导体508b横向生长进入台面区域505，反之亦然。为形成这种表面样式，在形成523沟槽504之前，沉积532硬掩模514(例如氮化物硬掩模)。其后，在沟槽504和台面区域505上沉积524、525氧化物510和导电材料509(在本实施方式中分别为二氧化硅和多晶硅)，以形成比先前更深的(将图5中图线2与图2中图线2相比较)沟槽样式。在刻蚀掉526、527导电材料509、氧化物510和硬掩模514后，可以看到氧化层510从外延硅506的上表面512上伸出来。其后的步骤与先前所述的一样。
如图5所示，可以看到，在刻蚀步骤526(图样2)之后，多晶硅509具有V形样式。这只是由于某些刻蚀技术(如湿法刻蚀)所产生的结果，而不是本实施方式的必要特征。使用另一种不同的刻蚀技术(如干法刻蚀)，可以产生出如图2所示的平直样式。这种情况同样适用于在氧化层刻蚀步骤527之后的V形氧化物样式(分别参考图2中的图线3、图4中的图线4和图5中的图线3)。进一步地，在图5中(见图线2-4)，当多晶硅509完全地填满沟槽时，可以利用较大的多晶刻蚀时间来增大单晶硅506和多晶硅509的上表面511、512之间的高度差，从进一步阻止横向生长，防止器件短路。
图6所示的是意在防止短路的另一种制造过程。在该实施方式中，通过在生成622、623沟槽604之前形成628该P掺杂半导体层608，来规避该问题。通过这种方式，将不会存在横向生长的机会，这是因为在填充沟槽604之后，不需要沉积P掺杂半导体材料608。该图中还示出了在二极管结构的左侧终端区域内形成的终端沟槽615(见图线1)。形成该终端沟槽615，以便最外面的台面区域616的电场分布与其他台面区域605的一样，从而不会牺牲器件的击穿电压。如图6中的图线3所示的，电接触区607可以形成629为一个连续的导电材料(例如金属、合金或硅化物)层，以将二极管的有源区与左侧终端区域电连接。
如先前所述，电接触区可包括金属硅化物。图7显示了如何在P掺杂的硅锗外延层708上形成这种接触区719。在该实施方式中，在硅锗708之上沉积735硅覆盖层717，其后形成736金属层718(图线1)。对该结构进行退火737，金属718和硅717发生反应，以生成硅化物层719(图线2)。在该反应过程中，耗尽全部的硅覆盖层717。可以调节金属718和硅覆盖层717的厚度，以便硅化物的形成在硅锗708与硅覆盖层717的分界面处停止。
另外一种形成稳定的硅化物接触的方法是通过受控地使用金属硅化物位相，例如硅化钴或硅化镍。在这种情况下，金属718不与硅锗708发生反应，因为金属718不形成稳定的锗化物态。例如，可以通过图9a中所示的硅化镍位相图与图9b中所述的锗镍位相图的比较看出来，其中可以看到，硅化镍在700至800摄氏度的温度下形成，而锗镍则不作为稳定化合物存在。硅化钴和锗钴的位相图(图未示)也显示出相似的结果。在部分实施方式中，在上表面上，可能会有一些未反应的金属718，需要被去除。这可以利用标准刻蚀过程738实现。
根据所形成的具体硅化物，该过程可能需要两步退火。在图8中为形成硅化镍接触区820，示出了这个过程。在该实施方式中，硅化物819是通过第一退火步骤837(图线1)形成的。该反应过程随后在硅覆盖层817被完全消耗之前即停止，从而硅锗808在硅化物形成过程837中不会被消耗。当蚀刻838掉未反应的镍818后，进行第二退火步骤839，以将镍硅化物819转化为二硅化镍820(图线2)。
Claims (12)
1.一种二极管，其特征在于，包括减小的表面场效应沟槽结构；该减小的表面场效应沟槽结构包括至少两个沟槽，所述至少两个沟槽形成在衬底中，彼此通过衬底的连接区互相分离；连接区包括电接触区与P掺杂半导体材料层；
其中，所述衬底包括单晶硅；每个沟槽内包括多晶硅，其与单晶硅之间通过二氧化硅层隔离；以及
单晶硅与多晶硅各包括上表面，所述P掺杂半导体材料层形成在单晶硅的上表面上和多晶硅的上表面上，并且形成在单晶硅的上表面上的P掺杂半导体材料层与形成在多晶硅的上表面上的P掺杂半导体材料层在所述二氧化硅层处彼此不接触。
2.根据权利要求1所述的二极管，其特征在于：连接区进一步包括N掺杂半导体材料层。
3.根据权利要求2所述的二极管，其特征在于：P掺杂半导体材料层和N掺杂半导体材料层的合并厚度不大于40纳米。
4.根据权利要求1至3中任一项所述的二极管，其特征在于：P掺杂半导体材料层包括P掺杂硅锗、P掺杂硅、P掺杂硅锗碳化物、P掺杂碳化硅中的一个或多个。
5.根据权利要求2或3所述的二极管，其特征在于：P掺杂半导体材料层包括P掺杂硅锗；N掺杂半导体材料层包括N掺杂硅锗。
6.根据权利要求1至3中任一项所述的二极管，其特征在于：电接触区包括金属、合金、硅化物中的一个或多个。
7.根据权利要求1所述的二极管，其特征在于：多晶硅的上表面处于单晶硅的上表面以下。
8.根据权利要求1或7所述的二极管，其特征在于：二氧化硅延伸到单晶硅和多晶硅的上表面以上。
9.根据权利要求1至3中任一项所述的二极管，其特征在于：每个沟槽在沟槽的边缘包括保护圈截止区。
10.一种形成用于二极管的减小的表面场效应沟槽结构的方法，其特征在于，包括：
在衬底中形成至少两个沟槽；所述至少两个沟槽彼此之间通过衬底的连接区互相分离；以及
在连接区形成电接触区和P掺杂半导体材料层；
其中，所述衬底包括单晶硅；每个沟槽内包括多晶硅，其与单晶硅之间通过二氧化硅层隔离；以及
单晶硅与多晶硅各包括上表面，所述P掺杂半导体材料层形成在单晶硅的上表面上和多晶硅的上表面上并且二者在二氧化硅层处彼此不接触。
11.根据权利要求10所述的方法，其特征在于，形成电接触区包括：
在P掺杂半导体材料层上形成硅层；
在硅层上沉积金属层；以及
对金属层与硅层退火，以形成硅化物。
12.根据权利要求11所述的方法，其特征在于，形成电接触区包括以下之一或之二：
在形成硅化物之后，蚀刻未反应的金属；以及
将硅化物退火，以形成二硅化物。
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Legal Events
| Date | Code | Title | Description |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20160913 Address after: Holland Ian Deho Finn Applicant after: Naizhiya Co., Ltd. Address before: Holland Ian Deho Finn Applicant before: NXP BV |
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| CB02 | Change of applicant information | ||
| CB02 | Change of applicant information |
Address after: Nijmegen Applicant after: Yasuyo Co. Ltd. Address before: Holland Ian Deho Finn Applicant before: Naizhiya Co., Ltd. |
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| GR01 | Patent grant | ||
| GR01 | Patent grant |