CN104465589A - 半导体装置及其制造方法 - Google Patents

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刀祢馆达郎
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Abstract

根据一个实施方式，半导体装置具备引线框，该引线框具有芯片搭载部和引线部，该引线部与上述芯片搭载部分开且具有与上述芯片搭载部相同的厚度，上述芯片搭载部及上述引线部的上表面的高度相同。而且，上述装置具备在上述芯片搭载部的上表面搭载且与上述引线部电连接的半导体芯片。而且，上述装置具备一体地密封上述引线框及上述半导体芯片的模塑树脂。而且，上述装置具备覆盖上述芯片搭载部及上述引线部的背面的一部分的金属被膜。

Description

半导体装置及其制造方法
关联申请
本申请享受以日本专利申请2013-189548号（申请日：2013年9月12日）为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置及其制造方法。
背景技术
关于具有芯片搭载部及引线部的冲压引线框，为了在半导体芯片的背面侧设置用于填充模塑树脂的空间，搭载半导体芯片的芯片搭载部与引线部相比向上方偏移。这样的构造通过弯曲（冲压）成为引线框的金属板而形成。因此，在冲压引线框中除了与芯片搭载部及引线部对应的区域外，还需要用于弯曲的区域。由此，冲压引线框中能够搭载的半导体芯片的大小被限制，难以提高芯片搭载能力。进而，如果要搭载大的半导体芯片，则不得不增大引线框，部件成本提高。
作为取代冲压引线框的引线框，提出了蚀刻引线框。蚀刻引线框是指通过蚀刻金属板而成形的引线框。在蚀刻引线框中，芯片搭载部的厚度比引线部的厚度薄，因此，在半导体芯片的背面侧存在用于填充模塑树脂的空间。因此，蚀刻引线框不需要用于弯曲的区域。由此，在蚀刻引线框中，能够搭载的半导体芯片的大小不会受到限制，具有高的芯片搭载能力。
但是，蚀刻引线框需要蚀刻加工，因此比冲压引线框更昂贵。而且，在为了搭载半导体芯片而向蚀刻引线框施加热量时，由于蚀刻引线框的厚度不均匀，因此难以均匀加热。由此，有时在蚀刻引线框中产生温度差，发生翘曲。而且，由于该翘曲，可能在芯片搭载部搭载的半导体芯片被破坏，发生半导体装置的缺陷。
发明内容
本发明的实施方式提供一种具有高的芯片搭载能力并且能够降低缺陷发生的半导体装置。
实施方式的半导体装置具备引线框，该引线框具有芯片搭载部和引线部，该引线部与上述芯片搭载部分开且具有与上述芯片搭载部相同的厚度，上述芯片搭载部及上述引线部的上表面的高度相同。而且，上述装置具备在上述芯片搭载部的上表面搭载且与上述引线部电连接的半导体芯片。而且，上述装置具备一体地密封上述引线框及上述半导体芯片的模塑树脂。而且，上述装置具备覆盖上述芯片搭载部及上述引线部的背面的一部分的金属被膜。
附图说明
图1是第1实施方式的半导体装置的图。
图2是第1实施方式的引线框的图。
图3是第1实施方式的半导体装置的制造方法的流程图。
图4是表示第1实施方式的变形例的半导体装置的截面的图。
图5是第2实施方式及其变形例的半导体装置的图。
具体实施方式
以下，参照附图说明本发明的实施方式。但是，本发明并不限于这些实施方式。而且，全部附图中共同的部分附上共同的符号，省略重复的说明。另外，附图是用于促进发明的说明和其理解的示意图，其形状、尺寸、比例等存在与实际的装置不同的地方，这可以参考以下的说明和公知的技术而适宜地进行设计变更。而且，在以下的实施方式中，半导体装置及半导体芯片等的上下方向表示以设置有半导体元件的半导体芯片的面为上时的相对方向，有时不同于按照重力加速度的上下方向。另外，对厚度、形状等所使用的“相同”、“均匀”、“平坦”等表达不仅仅意味着数学（几何学）上相同的情况，也意味着存在半导体装置的制造工序中工业上容许的程度的差异、粗糙度等的情况。
（第1实施方式）
（1）半导体装置
图1是第1实施方式的半导体装置10的图。
图1（a）表示半导体装置10的截面，图1（b）表示半导体装置10的背面。参照图1（a）及图1（b）说明第1实施方式的半导体装置10。
第1实施方式的半导体装置10具备引线框11、半导体芯片12、线材13及模塑树脂14。引线框11具备芯片搭载部111和与芯片搭载部111分开的引线部121。在芯片搭载部111的上表面搭载有半导体芯片12。设置在半导体芯片12的上表面的电极经由线材13与引线部121的上表面电连接。另外，模塑树脂14一体地密封引线框11、半导体芯片12及线材13。
芯片搭载部111及引线部121的各自的前端部分的一方从模塑树脂14突出，在该部分形成金属被膜15。而且，如图1（b）所示那样，在半导体装置10的背面，芯片搭载部111及引线部121的背面的一部分也从模塑树脂14露出，在该部分形成有金属被膜15。
（2）引线框
图2是第1实施方式的引线框11的图。
图2（a）表示引线框11的截面，图2（b）表示引线框11的上表面。参照图2（a）及图2（b）说明第1实施方式的引线框11。但是，在实际制造工序中所使用的引线框中，图2的引线框11连续地连接。
如先前所说明的那样，引线框11具有芯片搭载部111和与芯片搭载部111分开的引线部121。而且，如图2（a）所示的那样，芯片搭载部111及引线部121具有相同的厚度，且在芯片搭载部111和引线部121之间没有台阶高差。换言之，引线框11具有均匀厚度，且芯片搭载部111及引线部121的上表面的高度相同。因此，引线框11不需要蚀刻工序、弯曲工序（冲压工序），可以廉价制造。
（3）半导体装置的制造方法
图3是第1实施方式的半导体装置10的制造方法的流程图。参照图3说明半导体装置10的制造方法。
在步骤S1中，在引线框11的芯片搭载部111的上表面搭载半导体芯片12。此时，向引线框11施加热量。由于可以向具有均匀厚度的引线框11均匀地施加热量，因此在引线框11中不易产生温度差。因此，可以避免由温度差导致的引线框11的翘曲的发生，避免由翘曲导致的半导体芯片12的破坏。
在步骤S2中，在设置在半导体芯片12的上表面的电极及引线部121的上表面，结合（bonding）用于电连接电极和引线部121的线材13。
在步骤S3中，用模塑树脂14一体地密封引线框11、半导体芯片12及线材13。密封工序通过向包含引线框11的模具中注入模塑树脂14而进行。此时，使用模具，以使芯片搭载部111及引线部121的背面的一部分从模塑树脂14露出的方式进行密封。通过使用模具进行密封，即使是在使用未施加弯曲（冲压）、蚀刻的具有均匀厚度的引线框11的情况下，也可以使引线框11的芯片搭载部111及引线部121的背面的一部分从模塑树脂14露出，并且用模塑树脂14覆盖半导体芯片12的背面。
在步骤4中，对从模塑树脂露出的芯片搭载部111及引线部121的部分形成金属被膜15。
在步骤5中，切割分离由引线框11连接的多个半导体装置10（单片化）。
在第1实施方式的引线框11中，芯片搭载部111及引线部121具有相同的厚度，且在芯片搭载部111和引线部121之间没有台阶，芯片搭载部111及引线部121的上表面的高度相同。在冲压引线框中，在芯片搭载部和引线部之间存在无法搭载半导体芯片的弯曲的区域，而在第1实施方式的引线框11中不存在这样的区域。因此，通过使用引线框11，可搭载大的半导体芯片，提高芯片搭载能力。而且，引线框11不需要蚀刻工序、弯曲工序，可以廉价制造。另外，即使在使用这样的引线框11进行了密封时，通过使用模具进行密封，可以使芯片搭载部111及引线部121的背面的一部分从模塑树脂14露出，并且用模塑树脂14覆盖半导体芯片12的背面。
另外，根据第1实施方式，由于引线框11具有均匀厚度，因此向引线框11施加热量时，向引线框11均匀地施加热量，在引线框11中不易产生温度差。因此，可以避免温度差导致的引线框11的翘曲的发生，从而不会因翘曲而破坏半导体芯片12。即，可以避免半导体芯片12的破坏导致的半导体装置10的缺陷的发生。
图4是表示第1实施方式的变形例的半导体装置20的截面的图。
半导体装置20在半导体装置20的背面侧形成有与金属被膜15相接的焊料球16。该点不同于第1实施方式的半导体装置10。在应用基板上搭载半导体装置20时，半导体装置20经由焊料球16与应用基板电连接。此时，由于可以通过位于半导体装置20的正下方的焊料球16进行连接，所以，与通过位于半导体装置的侧面的端子进行连接的情况相比，可以减小应用基板中的半导体装置20搭载用的区域（底脚图形，foot pattern）的面积。
（第2实施方式）
（1）半导体装置
图5是第2实施方式及其变形例的半导体装置30、40的图。
第2实施方式具有不同于第1实施方式的半导体芯片12的搭载方法。图5（a）表示第2实施方式的半导体装置30的截面。用图5（a）说明第2实施方式。
第2实施方式的半导体装置30与第1实施方式同样，具备半导体芯片12、线材13及模塑树脂14，还具有引线框11，该引线框11具有与第1实施方式同样的构造。但是，不同于第1实施方式，半导体芯片12以跨越芯片搭载部111的上表面和引线部121的上表面的方式进行搭载。即，半导体芯片12搭载于芯片搭载部111和引线部121这两方。另外，半导体芯片12隔着绝缘性粘接材料37而搭载于芯片搭载部111及引线部121，绝缘性粘接材料37例如是绝缘性的芯片贴装薄膜（DAF，dieattach film）、粘接剂或膏体。
根据第2实施方式，引线框11与第1实施方式同样，芯片搭载部111及引线部121具有相同的厚度，且在芯片搭载部111和引线部121之间没有台阶，芯片搭载部111及引线部121的上表面的高度相同。因此，容易将半导体芯片12以跨越芯片搭载部111的上表面和引线部121的上表面的方式搭载。其结果，不会增大引线框11，可以搭载具有比芯片搭载部111更大面积的半导体芯片12。即，可以进一步提高芯片搭载能力。
而且，第2实施方式使用与第1实施方式同样的引线框11，因此可以获得与第1实施方式同样的效果。
另外，第2实施方式的半导体装置30可以通过在第1实施方式的制造方法中将半导体芯片12以跨越芯片搭载部111的上表面和引线部121的上表面的方式搭载而形成。
图5（b）表示第2实施方式的变形例的半导体装置40的截面。在该变形例的半导体装置40中，半导体芯片12经由金属凸块48与芯片搭载部111和引线部121连接。在该变形例中，在半导体芯片12的背面设置电极（例如Through Silicon Via（TSV：硅穿孔）电极），该电极和芯片搭载部111及引线部121经由金属凸块48电连接。其结果，与使用线材13的情况相比，可以抑制半导体装置40的厚度。
虽然说明了本发明的几个实施方式，但是这些实施方式只是例示，并不意图限定发明的范围。这些新的实施方式可以通过其它各种形态实施，在不脱离发明的要旨的范围内，可以进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围和要旨中，也包含于权利要求所记载的发明及其等同的范围中。

Claims (20)

1.一种半导体装置，其特征在于，具备：
引线框，具有芯片搭载部和引线部，该引线部与上述芯片搭载部分开且具有与上述芯片搭载部相同的厚度，上述芯片搭载部及上述引线部的上表面的高度相同；
半导体芯片，被搭载于上述芯片搭载部的上表面，且与上述引线部电连接；
模塑树脂，一体地密封上述引线框及上述半导体芯片；以及
金属被膜，覆盖上述芯片搭载部及上述引线部的背面的一部分。
2.根据权利要求1所述的半导体装置，其特征在于，
上述半导体芯片经由线材与上述引线部电连接。
3.根据权利要求2所述的半导体装置，其特征在于，
上述模塑树脂一体地密封上述引线框、上述半导体芯片及上述线材。
4.根据权利要求1所述的半导体装置，其特征在于，
上述金属被膜覆盖上述芯片搭载部及上述引线部的背面的一部分、和上述芯片搭载部及上述引线部的表面的一部分。
5.根据权利要求1所述的半导体装置，其特征在于，
上述半导体芯片以跨越上述芯片搭载部的上表面和上述引线部的上表面的方式搭载。
6.根据权利要求5所述的半导体装置，其特征在于，
上述半导体芯片隔着绝缘体搭载在上述芯片搭载部及上述引线部的上表面。
7.根据权利要求6所述的半导体装置，其特征在于，
上述绝缘体是绝缘性粘接材料。
8.根据权利要求5所述的半导体装置，其特征在于，
上述半导体芯片隔着导体搭载在上述芯片搭载部及上述引线部的上表面。
9.根据权利要求8所述的半导体装置，其特征在于，
上述导体是金属凸块。
10.根据权利要求1所述的半导体装置，其特征在于，
还具备与上述金属被膜相接的焊料球。
11.一种半导体装置的制造方法，其特征在于，包含：
准备引线框，该引线框具有芯片搭载部和引线部，该引线部与上述芯片搭载部分开且具有与上述芯片搭载部相同的厚度，上述芯片搭载部及上述引线部的上表面的高度相同；
在上述芯片搭载部的上表面搭载半导体芯片；
将上述半导体芯片与上述引线部电连接；
以使上述芯片搭载部及上述引线部的背面的一部分从模塑树脂露出的方式，用上述模塑树脂一体地密封上述引线框及上述半导体芯片；
对从上述模塑树脂露出的上述芯片搭载部及上述引线部的背面的一部分形成金属被膜。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于，
在上述芯片搭载部的上表面搭载上述半导体芯片时，向上述引线框施加热量。
13.根据权利要求11所述的半导体装置的制造方法，其特征在于，
上述半导体芯片经由线材与上述引线部电连接。
14.根据权利要求13所述的半导体装置的制造方法，其特征在于，
用上述模塑树脂一体地密封上述引线框、上述半导体芯片及上述线材。
15.根据权利要求11所述的半导体装置的制造方法，其特征在于，
上述密封通过向包含上述引线框的模具中注入上述模塑树脂而进行。
16.根据权利要求11所述的半导体装置的制造方法，其特征在于，
对从上述模塑树脂露出的上述芯片搭载部及上述引线部的背面的一部分、和从上述模塑树脂露出的上述芯片搭载部及上述引线部的表面的一部分形成上述金属被膜。
17.根据权利要求11所述的半导体装置的制造方法，其特征在于，
上述半导体芯片以跨越上述芯片搭载部的上表面和上述引线部的上表面的方式搭载。
18.根据权利要求17所述的半导体装置的制造方法，其特征在于，
上述半导体芯片隔着绝缘体搭载在上述芯片搭载部及上述引线部的上表面。
19.根据权利要求17所述的半导体装置的制造方法，其特征在于，
上述半导体芯片隔着导体搭载在上述芯片搭载部及上述引线部的上表面。
20.根据权利要求11所述的半导体装置的制造方法，其特征在于，
还形成与上述金属被膜相接的焊料球。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105405830A (zh) * 2015-12-09 2016-03-16 西安华为技术有限公司 系统级封装模块和封装方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7183964B2 (ja) * 2019-06-11 2022-12-06 株式会社デンソー 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5122860A (en) * 1987-08-26 1992-06-16 Matsushita Electric Industrial Co., Ltd. Integrated circuit device and manufacturing method thereof
US20020180011A1 (en) * 2001-05-30 2002-12-05 Nec Corporation Lead frame, semiconductor device using the same and method of producing the semiconductor device
US6650012B1 (en) * 1999-09-06 2003-11-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
CN1190840C (zh) * 1999-04-08 2005-02-23 新光电气工业株式会社 半导体装置用引线框架
JP2006147918A (ja) * 2004-11-22 2006-06-08 Denso Corp 半導体装置
CN103190008A (zh) * 2010-11-02 2013-07-03 大日本印刷株式会社 Led元件搭载用引线框、附有树脂引线框、半导体装置的制造方法及半导体元件搭载用引线框

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69119952T2 (de) * 1990-03-23 1997-01-02 Motorola Inc Oberflächenmontierbare Halbleitervorrichtung mit selbstbeladenen Lötverbindungen
JPH1167978A (ja) * 1997-08-26 1999-03-09 Matsushita Electric Ind Co Ltd 半導体装置
JP3831504B2 (ja) * 1997-12-25 2006-10-11 三洋電機株式会社 リードフレーム
JP2000003988A (ja) * 1998-06-15 2000-01-07 Sony Corp リードフレームおよび半導体装置
JP3417395B2 (ja) * 2000-09-21 2003-06-16 松下電器産業株式会社 半導体装置用リードフレーム及びその製造方法及びそれを用いた半導体装置
JP3841768B2 (ja) * 2003-05-22 2006-11-01 新光電気工業株式会社 パッケージ部品及び半導体パッケージ
JP2005116687A (ja) * 2003-10-06 2005-04-28 Renesas Technology Corp リードフレーム、半導体装置及び半導体装置の製造方法
US7268415B2 (en) * 2004-11-09 2007-09-11 Texas Instruments Incorporated Semiconductor device having post-mold nickel/palladium/gold plated leads
US7256481B2 (en) * 2005-11-30 2007-08-14 Texas Instruments Incorporated Leadframes for improved moisture reliability and enhanced solderability of semiconductor devices
JP5634149B2 (ja) * 2010-07-16 2014-12-03 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5122860A (en) * 1987-08-26 1992-06-16 Matsushita Electric Industrial Co., Ltd. Integrated circuit device and manufacturing method thereof
CN1190840C (zh) * 1999-04-08 2005-02-23 新光电气工业株式会社 半导体装置用引线框架
US6650012B1 (en) * 1999-09-06 2003-11-18 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US20020180011A1 (en) * 2001-05-30 2002-12-05 Nec Corporation Lead frame, semiconductor device using the same and method of producing the semiconductor device
JP2006147918A (ja) * 2004-11-22 2006-06-08 Denso Corp 半導体装置
CN103190008A (zh) * 2010-11-02 2013-07-03 大日本印刷株式会社 Led元件搭载用引线框、附有树脂引线框、半导体装置的制造方法及半导体元件搭载用引线框

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105405830A (zh) * 2015-12-09 2016-03-16 西安华为技术有限公司 系统级封装模块和封装方法

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