CN104409349A - 沟槽器件的制作方法 - Google Patents

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Abstract

本发明提供了一种沟槽器件的制作方法，进行化学机械抛光直至外延层与阻止层的顶面齐平为止，然后测量半导体衬底上方的阻止层的实际厚度，并根据半导体衬底上方的阻止层的实际厚度刻蚀沟槽内的外延层，直至使外延层与半导体衬底顶面齐平，该方法既可以去除高于半导体衬底顶面的外延层又不会损伤到零层光刻标记，如此，即可保证不会影响光刻对位，又可避免外延层相对于半导体衬底存在凸起使后道的栅氧、多晶工艺等形成台阶，有利于提高器件的耐压等性能。

Description

沟槽器件的制作方法
技术领域
本发明涉及集成电路制造领域，尤其涉及一种沟槽器件的制作方法。 
背景技术
沟槽超结MOSFET是一种新型的半导体功率器件，由于其特殊的纵向PN柱交替结构，在此特殊结构中电荷相互补偿，当器件截止状态时，施加较低的电压可以使P型区和N型区在采用较高掺杂浓度时能实现较高的击穿电压，同时获得更低的导通电阻。通常是在特定掺杂类型衬底上进行沟槽刻蚀，之后采用与衬底掺杂类型相反的外延掺杂硅填充，从而形成P/N型交替结构，其特点是成本低，但工艺复杂，技术难度很大。 
其中，沟槽外延填充后的表面平坦化处理是沟槽超结MOSFET工艺的一个难点、关键点。沟槽超结MOSFET工艺的平坦化处理通常采用化学机械抛光(CMP)，CMP工艺的原理是将机械抛光和化学腐蚀结合，在化学液和待抛光物质发生化学反应的同时，由抛光垫在一定的压力下对待抛光物质进行抛光，从而达到去除硅片表面损伤层或平坦化的目的。CMP工艺的效果主要由所用化学因素、抛光压力、抛光垫等因素决定。其中化学因素具体包括抛光液的pH值、抛光液的浓度、流量和抛光过程中控制的温度，其中抛光液的pH值对抛光去除率的影响最大，特定的待抛光物质需要特定的pH值范围，pH大于或低于该范围都会影响抛光速率。抛光压力和抛光速率成正比，但过大的抛光压力会增加抛光垫的损耗、更难的温度控制、更差的抛光表面粗糙度以及碎片等不良效果。抛光垫在整个抛光过程中起着重要作用，它除了可以使抛光液有效均匀分布外，还要能够提供新补充进来的抛光液，并能顺利地将反应后的抛光液及反应产物排出。为了保持抛光过程的稳定性、均匀性和重复性，抛光垫材料的物理性能、化学性能及表面形貌都须保持稳定的特性。由于CMP是化学和机械抛光的共同作用， 于是可以通过特定的化学液，使CMP到达某一阻止层后不再发生化学腐蚀作用，从而达到较佳的选择性CMP效果，这一特殊阻止层称为阻止层或停止层(Stop layer)。 
在沟槽超结制程中，由于其流程的特殊性，对CMP的精确性、均匀性有非常严格的要求，所以在沟槽外延填充以外的区域均使用阻止层作为掩蔽，下面结合沟槽超结制程说明。 
如图1和图2所示，特定掺杂类型的衬底10上形成有阻止层11，衬底10中形成有零层光刻标记(ZERO-MARK)10C以及沟槽10A、10B，其中，零层光刻标记10C深度为h1，沟槽10A、10B深度为h2，所述沟槽10A、10B中采用与衬底掺杂类型相反的外延掺杂硅填充，使外延层10A1、10B1填满沟槽10A、10B后，从而形成P/N型交替结构。但在实际外延填充的过程中，由于硅外延是按照晶向生长的，为保证沟槽被填满势必会在沟槽上方有一些凸起，并且，由于硅片在腔体的位置和生长气氛的影响，同一硅片上不同区域的外延填充量也有差异，如图1所示，沟槽10A中外延填充后表面硅和多晶混合物凸起较少，沟槽10B中外延填充后表面硅和多晶混合物凸起较多。 
通过外延填充工艺使外延层填满沟槽10A、10B后，需要使整个硅片的表面平整，并保证零层光刻标记10C和沟槽10A、10B的深度都与预设的深度相同，最佳方案是使新填充的外延层10A1、10B1磨平到硅片的衬底10与阻止层11的界面处。然而，由于外延填充后外延层10A1、10B1凸起高度不一致，在相同的CMP条件下，凸起较少的区域较快磨平，但凸起较多的区域还没有磨到预定位置，如图3所示，沟槽10A中的外延层已经研磨到预定位置，但沟槽10B中的外延层还有凸起。 
为了解决上述问题，一种方法是继续进行CMP，根据CMP全局平坦化的原理，沟槽10A和零层光刻标记10C容易出现过研磨的情况。如图4所示，阻止层11一并被去除掉后，还会研磨掉一些衬底，零层光刻标记深度减小为h1’，影响光刻对位。同时沟槽10A、10B的深度减小为h2’，影响到超结器件耐压、导通效率等参数。另一种方法则是并不过多的研磨，而是当整个外延填充区凸起高出阻止层部分CMP去除后，通过刻蚀工艺将 阻止层11全部去除，但是，如图5所示，此种情况下，阻止层11去除后沟槽内外延层相对于衬底10存在高度为h3的凸起，此凸起部分处理不佳将会使后道的栅氧、多晶等形成台阶，存在漏电风险，严重影响到器件结构的耐压等性能。 
发明内容
本发明的目的在于提供一种沟槽器件的制作方法，不会损伤到零层光刻标记影响光刻对位，又可取得较佳的平坦化效果，避免外延层相对于半导体衬底存在凸起。 
为了解决上述问题，本发明提供一种沟槽器件的制作方法，包括： 
提供具有特定掺杂类型的半导体衬底； 
刻蚀半导体衬底形成零层光刻标记； 
在所述半导体衬底上形成阻止层； 
刻蚀所述阻止层及所述阻止层下方的半导体衬底形成若干沟槽； 
进行外延填充工艺在所述沟槽中形成与所述衬底的掺杂类型相反的外延层，所述外延层具有高出所述阻止层顶面的凸起部分； 
进行化学机械抛光直至所述外延层与所述阻止层的顶面齐平； 
测量所述半导体衬底上方的阻止层的实际厚度，并根据所述半导体衬底上方的阻止层的实际厚度刻蚀所述沟槽内的外延层，直至使所述外延层与所述半导体衬底顶面齐平； 
去除所述阻止层。 
可选的，所述半导体衬底上覆盖的阻止层厚度大于等于进一步的，所述半导体衬底上覆盖的阻止层厚度为
可选的，所述阻止层为氧化硅、氮化硅或氮氧化硅中的一种或者多种。 
可选的，刻蚀所述阻止层和半导体衬底形成若干沟槽之后、进行外延填充工艺之前，在所述沟槽内壁生长修复氧化层，再去除所述修复氧化层。在所述沟槽内壁生长修复氧化层时温度范围为1000～1200度。采用BOE腐蚀液去除所述修复氧化层。 
可选的，所述衬底的掺杂类型为P型时，所述外延层的掺杂类型为N 型；所述衬底的掺杂类型为N型时，所述外延层的掺杂类型为P型。 
可选的，所述外延填充工艺采用SiH2CL2、SiHCL3或SiCL4作为硅源，采用硼烷或磷烷作为掺杂源，温度范围为500～1000度，外延层生长速度为0.1～2μm/Min。 
可选的，根据所述半导体衬底上方的阻止层的实际厚度刻蚀所述沟槽内的外延层时，采用各向同性的干法刻蚀工艺。 
可选的，去除所述阻止层之后，在所述零层光刻标记内壁以及半导体衬底表面生长修复氧化层，再去除所述修复氧化层。在所述零层光刻标记内壁以及半导体衬底表面生长修复氧化层时温度为1000～1200度。 
与现有技术相比，本发明进行化学机械抛光直至所述外延层与阻止层的顶面齐平为止，然后测量所述半导体衬底上方的阻止层的实际厚度，并根据所述半导体衬底上方的阻止层的实际厚度刻蚀所述沟槽内的外延层，直至使所述外延层与所述半导体衬底顶面齐平，既可以去除高于衬底顶面的外延层又不会损伤到零层光刻标记，如此，即可保证不会影响光刻对位，又可取得较佳的平坦化效果，避免外延层相对于半导体衬底存在凸起使后道的栅氧、多晶工艺等形成台阶，有利于提高器件的耐压等性能。 
附图说明
参照附图，根据下面的详细描述，可以更加清楚地理解本发明。为了清楚起见，图中各个层的相对厚度以及特定区的相对尺寸并没有按比例绘制。在附图中： 
图1～5是现有技术中沟槽超结结构制作过程中的示意图； 
图6～14是本发明一实施例的沟槽器件的制作方法的示意图； 
图15是本发明一实施例的沟槽器件的制作方法的流程图； 
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。 
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本 发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。 
参见图15，本发明实施例的沟槽器件的制作方法，包括如下步骤： 
S11、提供具有特定掺杂类型的半导体衬底； 
S12、刻蚀半导体衬底形成零层光刻标记； 
S13、在所述半导体衬底上形成阻止层； 
S14、刻蚀所述阻止层和半导体衬底形成若干沟槽； 
S15、进行外延填充工艺在所述沟槽中形成与所述衬底的掺杂类型相反的外延层，所述外延层具有高出所述阻止层顶面的凸起部分； 
S16、进行化学机械抛光直至所述外延层与所述阻止层的顶面齐平； 
S17、测量所述半导体衬底上方的阻止层的实际厚度，并根据所述半导体衬底上方的阻止层的实际厚度刻蚀所述沟槽内的外延层，直至使所述外延层与所述半导体衬底顶面齐平； 
S18、去除所述阻止层。 
下面结合附图6-15对本发明的具体实施方式做详细的说明。 
结合图15和图6，执行步骤S11，提供具有特定掺杂类型的半导体衬底30。所述具有特定掺杂类型的半导体衬底30可以是硅衬底、锗硅衬底、Ⅲ-Ⅴ族元素化合物衬底或本领域技术人员公知的其他半导体材料衬底。具体的，步骤S11中所述具有特定掺杂类型的半导体衬底30，可以为N型掺杂和P型掺杂的衬底。本实施例中采用的是形成功率器件常用的N型<100>晶向的半导体衬底。 
结合图15和图7，执行步骤S12，刻蚀半导体衬底30形成零层光刻标记31。具体的，通过匀胶、曝光等工艺形成图案化光阻层，然后进行刻蚀工艺在所述半导体衬底30中制作零层光刻标记31，再去除图案化光阻层。本实施例中，采用干法刻蚀工艺制作零层光刻标记31，所述零层光刻标记31的深度为
结合图15和图8，执行步骤S13，在半导体衬底30上形成阻止层32。所述阻止层32填满所述零层光刻标记31并且半导体衬底30上覆盖的阻止 层32厚度h4大于等于如此设置可确保后续CMP时阻止层32可以起到阻止的作用。优选方案中，所述半导体衬底30上覆盖的阻止层32厚度h4为将阻止层32设置为如上厚度，可避免过薄的阻止层不能抵挡住CMP机械抛光的同时，还可避免过厚的阻止层使残留硅台阶较高给后续平坦化带来困难。所述阻止层32可以为氧化硅、氮化硅或氮氧化物中的一种或者多种。 
结合图15和图9，执行步骤S14，刻蚀所述阻止层32和半导体衬底30形成若干沟槽33a、33b。具体的，通过匀胶、曝光等工艺形成图案化光阻层，然后进行刻蚀选择性去除阻止层以及做沟槽刻蚀形成若干沟槽33a、33b，再去除图案化光阻层。具体的，所述选择性去除阻止层32以及做沟槽刻蚀均采用干法刻蚀，所述沟槽33a、33b的深度范围为0.5～200μm、宽度范围为0.1～50μm、沟槽倾斜度范围为80～90度。 
优选实施例中，形成若干沟槽之后、形成外延层之前，在沟槽内壁生长一层修复氧化层，然后再去除上述修复氧化层，以修复等离子损伤。所述在沟槽内壁生长一层修复氧化层的温度范围为1000～1200度，可知，温度越高对硅片的修复作用越佳。所述修复氧化层的厚度范围为采用BOE腐蚀液去除所述修复氧化层，所述BOE腐蚀液中氢氟酸(HF)的浓度优选小于等于20％，经实验发现，如果BOE腐蚀液中氢氟酸浓度大于20％易出现残留异常。 
结合图15和图10，进行外延填充工艺在所述沟槽33a、33b中形成与所述衬底30的掺杂类型相反的外延层34a、34b，所述外延层34a、34b具有高出所述阻止层32顶面的凸起部分。所述与衬底30的掺杂类型相反的外延填充是指当衬底30的掺杂类型为P型时外延层34a、34b的掺杂类型为N型，当衬底30的掺杂类型为N型时外延层34a、34b的掺杂类型为P型。其中，所述外延填充工艺的温度选择根据不同的硅源决定，较低的温度会生成多晶，较高的温度生长速率过高，容易形成空洞。基于上述考虑，本实施例中，步骤S15中，所述外延填充工艺采用SiH2CL2、SiHCL3或SiCL4作为硅源，采用硼烷或磷烷等作为掺杂源，温度范围选为500～1000度；所述外延填充工艺中外延层生长速度选为0.1～2μm/Min。 
实际生产中发现，由于沟槽形貌和外延片位、气氛的关系，沟槽填充的效果在同一片内也会有差异，如图10所示，沟槽33a内填充的外延层34a高出阻止层32表面较少，而沟槽33b内填充的外延层34b高出阻止层32表面较多，在相同的CMP条件下，沟槽33a区域首先磨平。 
结合图15和图11，执行步骤S16，进行化学机械抛光，直至沟槽33a、33b上方的外延层34a、34b和阻止层32表面齐平停止，即，将覆盖住阻止层的外延层全部去除，使剩余的外延层34a、34b表面与阻止层32的表面齐平为止。可知，为了使凸起高度不同的外延层34a、34b都磨平，步骤S16中的化学机械抛光会进行一定程度的过研磨，阻止层32也会被研磨掉一部分，此步骤后，剩余的阻止层32的厚度记为h5。优选实施例中，所述化学机械抛光的抛光液采用能同硅有化学反应，但对阻止层没有化学反应的化学成分。更优选的，所述化学机械抛光的抛光液采用含氢氧化铵(NH4OH)的碱性二氧化硅超精细颗粒，NH4OH的pH值为9～11，化学机械抛光机台的抛光盘转速10～200圈/Min，抛光温度为20～50度，抛光压力为0.5～10牛顿/cm-2，根据上述设置可以取得较佳的平坦化效果。 
结合图15和图12，执行步骤S17，测量所述半导体衬底30上方的阻止层32的实际厚度，根据半导体衬底30上方的阻止层32的实际厚度进行硅片表面的干法刻蚀，直至使所述外延层34a、34b的顶面与所述半导体衬底30顶面齐平。优选实施例中，采用各向同性的干法刻蚀。各向异性的干法刻蚀的原理是辉光放电后，在射频(RF)作用下向硅片上持续轰击，所以表现出了各项异性。如果仅有辉化处理而没有RF的作用，那么整个刻蚀气氛就类似湿法腐蚀而变成各项同性了。采用各向同性的干法刻蚀，是因为前述采用外延填充工艺时，在阻止层32之下、沟槽33a、33b边缘上方容易产生横向填充的多晶硅(图中未示出)，进行化学机械抛光去除阻止层32上方的外延层后，此时，阻止层32与沟槽33a、33b边缘上方之间横向填充的多晶硅仍然存在，若采用各向同性的刻蚀工艺则利于去除沟槽边缘上方残留的多晶硅。可选的，各向同性的干法刻蚀过程，例如，使用SF6、氧气、氦气等反应气体，偏置功率为0。 
由于CMP是化学和机械抛光的共同作用，即使采用几乎不与阻止层发 生化学反应的研磨液，但是在机械作用下阻止层仍然可以被磨掉一部分。经过步骤S16的化学机械研磨之后，剩余的阻止层32的厚度h5通常小于S13中形成的阻止层32的厚度h4。因此，可采用膜厚仪等膜厚测量设备测量覆盖衬底上方的阻止层32的厚度h5，然后刻蚀沟槽33a、33b内的外延层34a、34b，刻蚀掉的外延层的厚度为h5，直至使剩余的外延层与所述半导体衬底30顶面齐平。 
结合图15和图13，执行步骤S18，去除所述阻止层32。可采用干法或湿法去除硅片所有区域的阻止层，优选采用湿法腐蚀。 
优选方案中，去除所述阻止层32后，在携带H2的气氛下在所述沟槽内壁以及半导体衬底表面高温生长修复氧化层37，以对硅片表面损伤层和微小台阶有效修复和平坦化。然后，如图14所示，去除所述修复氧化层37，形成具有较佳平坦化效果的沟槽超结结构，所述高温携带H2气氛生长修复氧化层，高温携带H2的气氛下可以对硅片表面损伤层和微小台阶有效修复和平坦化。所述高温携带H2气氛生长修复氧化层的温度为1000～1200度，修复氧化层37的厚度为采用湿法腐蚀去除修复氧化层37。 
根据本发明的方法有效去除硅台阶后，形成的超结器件结构的沟槽区域与半导体衬底的表面齐平，形成平坦化较佳的P/N型交替结构，可以在此基础上继续后续的其他工艺步骤，得到理想的超结器件。 
综上所述，本发明进行化学机械抛光直至外延层与阻止层的顶面齐平为止，然后测量半导体衬底上方的阻止层的实际厚度，并根据所述半导体衬底上方的阻止层的实际厚度刻蚀所述沟槽内的外延层，直至使所述外延层与所述半导体衬底顶面齐平，既可以去除高于衬底顶面的外延层又不会损伤到零层光刻标记，如此，即可保证不会影响光刻对位，又可避免外延层相对于半导体衬底存在凸起使后道的栅氧、多晶工艺等形成台阶。 
上述以形成沟槽超结结构制作过程为例详细说明了本发明，可以理解的是，还可以将上述方法运用于具有沟槽工艺的STI、功率MOSFET、大功率晶体管、IGBT和MEMS等产品中。 
虽然已经通过示例性实施例对本发明进行了详细说明，但是本领域的技术人员应该理解，以上示例性实施例仅是为了进行说明，而不是为了限 制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。 

Claims (12)

1.一种沟槽器件的制作方法，其特征在于，包括：
提供具有特定掺杂类型的半导体衬底；
刻蚀半导体衬底形成零层光刻标记；
在所述半导体衬底上形成阻止层；
刻蚀所述阻止层及所述阻止层下方的半导体衬底形成若干沟槽；
进行外延填充工艺在所述沟槽中形成与所述衬底的掺杂类型相反的外延层，所述外延层具有高出所述阻止层顶面的凸起部分；
进行化学机械抛光直至所述外延层与所述阻止层的顶面齐平；
测量所述半导体衬底上方的阻止层的实际厚度，并根据所述半导体衬底上方的阻止层的实际厚度刻蚀所述沟槽内的外延层，直至使所述外延层与所述半导体衬底顶面齐平；
去除所述阻止层。
2.如权利要求1所述的沟槽器件的制作方法，其特征在于，所述半导体衬底上覆盖的阻止层厚度大于等于
3.如权利要求2所述的沟槽器件的制作方法，其特征在于，所述半导体衬底上覆盖的阻止层厚度为
4.如权利要求2所述的沟槽器件的制作方法，其特征在于，所述阻止层为氧化硅、氮化硅或氮氧化硅中的一种或者多种。
5.如权利要求1至4中任意一项所述的沟槽器件的制作方法，其特征在于，刻蚀所述阻止层和半导体衬底形成若干沟槽之后、进行外延填充工艺之前，在所述沟槽内壁生长修复氧化层，再去除所述修复氧化层。
6.如权利要求5所述的沟槽器件的制作方法，其特征在于，在所述沟槽内壁生长修复氧化层时温度范围为1000～1200度。
7.如权利要求5或6所述的沟槽器件的制作方法，其特征在于，采用BOE腐蚀液去除所述修复氧化层。
8.如权利要求1至4中任意一项所述的沟槽器件的制作方法，其特征在于，所述衬底的掺杂类型为P型时，所述外延层的掺杂类型为N型；所述衬底的掺杂类型为N型时，所述外延层的掺杂类型为P型。
9.如权利要求1至4中任意一项所述的沟槽器件的制作方法，其特征在于，所述外延填充工艺采用SiH2CL2、SiHCL3或SiCL4作为硅源，采用硼烷或磷烷作为掺杂源，温度范围为500～1000度，外延层生长速度为0.1～2μm/Min。
10.如权利要求1至4中任意一项所述的沟槽器件的制作方法，其特征在于，根据所述半导体衬底上方的阻止层的实际厚度刻蚀所述沟槽内的外延层时，采用各向同性的干法刻蚀工艺。
11.如权利要求1至4中任意一项所述的沟槽器件的制作方法，其特征在于，去除所述阻止层之后，在所述零层光刻标记内壁以及半导体衬底表面生长修复氧化层，再去除所述修复氧化层。
12.如权利要求11所述的沟槽器件的制作方法，其特征在于，在所述零层光刻标记内壁以及半导体衬底表面生长修复氧化层时温度为1000～1200度。
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