CN104201114A - 一种侧壁绝缘保护的芯片封装方法及其封装结构 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 74
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 50
- 229910052751 metal Inorganic materials 0.000 claims abstract description 36
- 239000002184 metal Substances 0.000 claims abstract description 36
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 32
- 239000010703 silicon Substances 0.000 claims abstract description 32
- 230000008569 process Effects 0.000 claims abstract description 23
- 239000011241 protective layer Substances 0.000 claims abstract description 22
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 86
- 230000004888 barrier function Effects 0.000 claims description 67
- 239000000377 silicon dioxide Substances 0.000 claims description 42
- 238000009413 insulation Methods 0.000 claims description 38
- 230000008878 coupling Effects 0.000 claims description 32
- 238000010168 coupling process Methods 0.000 claims description 32
- 238000005859 coupling reaction Methods 0.000 claims description 32
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 230000007797 corrosion Effects 0.000 claims description 7
- 238000005260 corrosion Methods 0.000 claims description 7
- 238000005516 engineering process Methods 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 6
- 238000009713 electroplating Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 239000007888 film coating Substances 0.000 claims description 6
- 238000009501 film coating Methods 0.000 claims description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 claims description 6
- 238000007747 plating Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 230000008859 change Effects 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 4
- 238000000576 coating method Methods 0.000 claims description 4
- 239000004642 Polyimide Substances 0.000 claims description 3
- 229920001721 polyimide Polymers 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 29
- 230000000694 effects Effects 0.000 abstract description 4
- 238000005520 cutting process Methods 0.000 abstract description 3
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 239000010410 layer Substances 0.000 abstract 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- 238000003698 laser cutting Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000010992 reflux Methods 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000012856 packing Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 241000931526 Acer campestre Species 0.000 description 1
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 206010020843 Hyperthermia Diseases 0.000 description 1
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000009194 climbing Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000036031 hyperthermia Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000000178 monomer Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000009834 vaporization Methods 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10156—Shape being other than a cuboid at the periphery
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
本发明公开了一种侧壁绝缘保护的芯片封装方法及其封装结构，属于半导体封装技术领域。其芯片电极（102）嵌入硅基本体（101）的上表面，金属凸块（300）位于硅基本体（101）的上表面并与芯片电极（102）连接，所述绝缘层Ⅰ（202）设置于硅基本体（101）的侧壁，其通过激光与O2或N2在切割圆片（100）的过程中形成，所述绝缘层Ⅱ（210）设置于硅基本体（101）上表面的金属凸块（300）以外的部分，背面保护层（400）设置于硅基本体（101）的下表面。本发明于硅基本体（101）的侧壁通过激光形成绝缘层Ⅰ（202），有效地消除了侧壁的爬锡现象，克服了芯片尺寸封装的漏电问题，提升了芯片的良率，其封装方法简洁、环保，降低了生产成本。
Description
技术领域
本发明涉及一种侧壁绝缘保护的芯片封装方法及其封装结构，属于半导体封装技术领域。
背景技术
现有的圆片级CSP（Chip Scale Package）封装结构，其芯片四周的硅裸露在组装环境中，在贴装回流工艺中，焊锡球或电极区域容易因为焊锡膏印刷量过多而导致部分焊锡爬升到芯片侧壁裸露的硅上面，造成芯片漏电；或者由于芯片间距比较近，加热或回流后，导致芯片的侧壁接触到了其他芯片的金属凸块而导致失效。
同时，对于极小尺寸封装产品，如0402、0210、01005等尺寸的封装产品而言，如图1左图所示，其自身重量很轻，在表面贴装过程中如果两电极的焊锡膏印刷量有差异，以及回流受热温度不均，造成电极两端不平衡，极易导致芯片一端翘起，形成“墓碑”现象，如图1右图所示，造成芯片贴装不良。
发明内容
本发明的目的在于克服上述封装结构的不足，提供一种改善芯片贴装不良、且不易造成芯片漏电的侧壁绝缘保护的芯片封装方法及其封装结构。
本发明的目的是这样实现的：
本发明的一种侧壁绝缘保护的芯片封装方法，其工艺过程如下：
步骤一、提供带有芯片电极和划片道的圆片；
步骤二、将激光刀与圆片置于封闭空间内，启动激光刀，使其沿圆片的划片道行进，进行切割圆片，形成沟槽，同时提供O2或N2，于沟槽壁形成硅的氧化物或硅的氮化物的绝缘层Ⅰ；
步骤三、在圆片表面采用PECVD的方法沉积 SiO2/SiN，形成绝缘层Ⅱ，并在芯片电极的上方通过腐蚀或刻蚀的方法形成绝缘层Ⅱ开口，绝缘层Ⅱ开口露出芯片电极的表面；
步骤四、通过化学镀或电镀工艺，在芯片电极的表面之上形成金属凸块；
步骤五、在圆片上覆膜，并上下翻转180°；
步骤六、通过磨片工艺，对圆片的背面进行减薄；
步骤七、通过贴膜工艺，在圆片背部粘贴背面保护层；
步骤八、通过裂片和去膜，使圆片单颗化，形成单颗的侧壁绝缘保护的芯片封装结构。
可选地，所述沟槽深度h为≥30μm。
可选地，所述沟槽的深度h为100～250μm。
上述侧壁绝缘保护的芯片封装方法形成的所述侧壁绝缘保护的芯片封装结构，其包括硅基本体、芯片电极、绝缘层Ⅰ、绝缘层Ⅱ、金属凸块和背面保护层，其中，芯片电极嵌入硅基本体的上表面，金属凸块位于硅基本体的上表面并与芯片电极连接，所述绝缘层Ⅰ设置于硅基本体的侧壁，所述绝缘层Ⅱ设置于硅基本体上的金属凸块以外的部分，背面保护层设置于硅基本体的下表面。
可选地，所述绝缘层Ⅰ的厚度为0.5～5μm。
本发明的另一种侧壁绝缘保护的芯片封装方法，其工艺过程如下：
步骤一、提供带有芯片电极和划片道的圆片；
步骤二、在圆片表面采用PECVD的方法沉积SiO2/SiN或涂覆聚酰亚胺，形成绝缘层Ⅱ，并在芯片电极的上方通过腐蚀或刻蚀的方法形成绝缘层Ⅱ开口，绝缘层Ⅱ开口露出芯片电极的表面；
步骤三、通过化学镀或电镀工艺，在芯片电极的表面之上形成金属凸块；
步骤四、在圆片上覆膜，并上下翻转180°；
步骤五、通过磨片工艺，对圆片的背面进行减薄；
步骤六、通过贴膜工艺，在圆片背部粘贴背面保护层，
步骤七、将激光刀与待切割的圆片置于封闭空间内，启动激光刀，使其沿圆片的划片道行进，进行切割圆片，同时提供O2或N2，于沟槽壁形成硅的氧化物或硅的氮化物的绝缘层Ⅰ；
步骤八、通过裂片和去膜，使圆片单颗化，形成单颗的侧壁绝缘保护的芯片封装结构。
可选地，所述圆片剩余厚度h2为≥30μm。
可选地，所述圆片剩余深度h2为100～250μm。
上述侧壁绝缘保护的芯片封装方法形成的所述侧壁绝缘保护的芯片封装结构，其包括硅基本体、芯片电极、绝缘层Ⅰ、绝缘层Ⅱ、金属凸块和背面保护层，其中，芯片电极嵌入硅基本体的上表面，金属凸块位于硅基本体的上表面并与芯片电极连接，所述绝缘层Ⅰ设置于硅基本体的侧壁，所述绝缘层Ⅱ设置于硅基本体上表面的金属凸块以外的部分，背面保护层设置于硅基本体的下表面。
可选地，所述绝缘层Ⅰ的厚度为0.5～5μm。
本发明的有益效果是：
1、本发明侧壁绝缘保护的芯片封装结构，其在硅基本体的侧壁设置硅的氧化物和/或硅的氮化物的绝缘层Ⅰ，消除了硅基本体侧壁的爬锡现象，克服了芯片尺寸封装的漏电问题，提升了芯片的贴装良率；
2、本发明的硅的氧化物或硅的氮化物的绝缘层Ⅰ是在激光切割圆片过程中形成的，制程简洁、环保，降低了生产成本。
附图说明
图1是现有芯片封装结构的爬锡现象的示意图；
图2为本发明一种侧壁绝缘保护的芯片封装方法的工艺流程图；
图3为本发明一种侧壁绝缘保护的芯片封装结构的实施例一的剖面示意图；
图4至图12实施例一的封装方法的工艺过程示意图；
图13为本发明一种侧壁绝缘保护的芯片封装结构的实施例一的变形的剖面示意图；
图14为本发明一种侧壁绝缘保护的芯片封装方法的另一工艺流程图；
图15为本发明一种侧壁绝缘保护的芯片封装结构实施例二的剖面示意图；
图16至图21为实施例二的封装方法的工艺过程示意图；
其中，硅基本体101
芯片电极102
绝缘层Ⅰ202
绝缘层Ⅱ210
绝缘层Ⅱ开口211
金属凸块300
背面保护层400；
圆片100
芯片11
划片道12
沟槽103
膜500
激光刀600。
具体实施方式
现在将在下文中参照附图更加充分地描述本发明，在附图中示出了本发明的示例性实施例，从而本公开将本发明的范围充分地传达给本领域的技术人员。然而，本发明可以以许多不同的形式实现，并且不应被解释为限制于这里阐述的实施例。
方案一
参见图2，本发明一种侧壁绝缘保护的芯片封装方法，其工艺流程如下：
执行步骤S101：提供带有芯片电极阵列的圆片；
执行步骤S102：沿圆片的划片道用激光开设沟槽，同时于沟槽壁形成绝缘层Ⅰ；
执行步骤S103：在圆片的表面形成绝缘层Ⅱ和与芯片电极相连的金属凸块；
执行步骤S104：减薄圆片的背面，并覆膜；
执行步骤S105：裂片，形成单颗的侧壁绝缘保护的芯片封装结构。
采用上述工艺方法，形成本发明单颗的侧壁绝缘保护的芯片封装结构的实施例一，如下：
如图3所示的一种侧壁绝缘保护的芯片封装结构，其包括硅基本体101、芯片电极102、绝缘层Ⅰ202、绝缘层Ⅱ210、金属凸块300和背面保护层400。其中，芯片电极102嵌入硅基本体101的上表面，金属凸块300位于硅基本体101的上表面并与芯片电极102连接，通常金属凸块300为具有优越的导电性能、导热性能和可靠性的铜柱、纯锡柱、锡银合金柱或Ni/Pd、Ni/Au、 Ni/Pd/Au等多层金属柱。金属凸块300呈块状，也可以呈柱状。在金属凸块300的顶端还可以有焊锡材质的金属防氧化层。绝缘层Ⅰ202设置于硅基本体101的侧壁，材质为硅的氧化物或硅的氮化物，一般厚度为0.5～5μm，其避免了硅基本体101侧壁的裸露，能有效地消除爬锡现象，减少了芯片在安装和使用时的损伤，提高了芯片的贴装良率。绝缘层Ⅱ210设置于硅基本体101上的金属凸块300以外的部分。背面保护层400设置于硅基本体101的下表面，其厚度为5~40um。使用时，本发明的金属凸块300倒装至基板上，通过回流工艺与基板固连；或者通过打线工艺把芯片固定在引线框上。
上述实施例一的工艺过程如下：
步骤一、提供带有芯片电极阵列的圆片100，如图4和图5所示，其可以形成成千上万颗芯片11，相邻芯片11间通常有间距为40μm ～ 100μm的划片道12，圆片100切割成单体后形成硅基本体101。其中图4为圆片的正视图，图5为经过其中一列芯片电极的圆片的局部放大的剖视图。
步骤二、将激光刀600与待切割的圆片100置于封闭空间内，如图6所示，启动激光刀600，使其沿圆片100的划片道12行进，进行切割圆片100，形成光洁度很高的沟槽103，沟槽103深度h为≥30μm，以深度h为100～250μm为佳。因激光刀600不切透圆片100，为后续的工艺提供支撑力。
在激光切割圆片100时，采用的激光设备可以为激光波长1064nm的红外激光器，激光器所发出的激光束经透镜聚焦，在焦点处聚成一极小的光斑，其光斑大小可以小至30～80μm，在光斑处聚焦的激光功率密度高达109～1012W/mm2。处于其焦点处的硅物质受到高功率密度的激光光斑照射，会产生10000°C以上的局部高温，使之瞬间汽化，并被气流吹走，形成沟槽103，同时焦点处边缘的硅物质与其周围的O2或N2发生反应，形成附着于沟槽103壁的、成分为硅的氧化物或硅的氮化物的绝缘层Ⅰ202，该绝缘层Ⅰ202的厚度为0.5～5μm，具有绝缘保护作用。
步骤三、在圆片100表面采用PECVD的方法沉积 SiO2/SiN，形成绝缘层Ⅱ210，并在芯片电极102的上方通过腐蚀或刻蚀的方法形成绝缘层Ⅱ开口211，绝缘层Ⅱ开口211露出芯片电极102的表面，如图7所示。
步骤四、通过化学镀或电镀工艺，在芯片电极102的表面之上形成金属凸块300，如图8所示。
步骤五、在圆片100上覆膜500，该覆膜500一般为UV膜，并上下翻转180°，如图9所示。
步骤六、通过磨片工艺，对圆片100的背面进行减薄，减薄厚度根据实际需要确定。可以减薄至沟槽103的底部剩余厚度h1，也可以减薄至露出沟槽103的底部，还可以减薄至去掉沟槽103的剩余厚度和沟槽103内的绝缘层Ⅰ202和绝缘层Ⅱ210厚度，如图10所示。
步骤七、通过贴膜工艺，在圆片100背部粘贴背面保护层400，以增强封装结构的强度，如图11所示。
步骤八、通过裂片和去膜500，使圆片100单颗化，形成单颗的侧壁绝缘保护的芯片封装结构，如图12所示。
由于圆片100的背面减薄的厚度不同，可以形成多种尺寸厚度的、封装结构略有差别的侧壁绝缘保护的芯片封装结构，如图13所示，硅基本体101的厚度更薄，绝缘层Ⅱ210也可以延伸至绝缘层Ⅰ202的外侧。
方案二
参见图14，本发明一种侧壁绝缘保护的芯片封装方法，其工艺流程如下：
执行步骤S101：提供带有芯片电极阵列的圆片；
执行步骤S102：在圆片的表面形成绝缘层Ⅱ和与芯片电极相连的金属凸块；
执行步骤S103：减薄圆片的背面，并覆膜；
执行步骤S104：沿圆片的划片道用激光开设沟槽，同时于沟槽壁形成绝缘层Ⅰ；
执行步骤S105：裂片，形成单颗的侧壁绝缘保护的芯片封装结构。
采用上述工艺方法，形成本发明单颗的侧壁绝缘保护的芯片封装结构的实施例二，如下：
如图15所示的一种侧壁绝缘保护的芯片封装结构，其包括硅基本体101、芯片电极102、绝缘层Ⅰ202、绝缘层Ⅱ210、金属凸块300和背面保护层400，其中，芯片电极102嵌入硅基本体101的上表面，金属凸块300位于硅基本体101的上表面并与芯片电极102连接。绝缘层Ⅰ202设置于硅基本体101的侧壁，材质为硅的氧化物或硅的氮化物，一般厚度为0.5～5μm，其能有效地消除爬锡现象，提高了芯片的贴装良率。绝缘层Ⅱ210设置于硅基本体101上表面的金属凸块300以外的部分，背面保护层400设置于硅基本体101的下表面。
上述实施例二的工艺过程如下：
步骤一、提供带有芯片电极阵列的圆片100，如图16所示。
步骤二、在圆片100表面采用PECVD的方法沉积 SiO2/SiN或涂覆聚酰亚胺，形成绝缘层Ⅱ210，并在芯片电极102的上方通过腐蚀或刻蚀的方法形成绝缘层Ⅱ开口211，绝缘层Ⅱ开口211露出芯片电极102的表面，如图17所示。
步骤三、通过化学镀或电镀工艺，在芯片电极102的表面之上形成金属凸块300，如图18所示。
步骤四、在圆片100上覆膜500，该覆膜500一般为UV膜，并上下翻转180°，如图19所示。
步骤五、通过磨片工艺，对圆片100的背面进行减薄，使圆片100剩余厚度h2为≥30μm，以深度h2为100～250μm为佳，如图19所示。
步骤六、通过贴膜工艺，在圆片100背部粘贴背面保护层400，如图20所示。
步骤七、将激光刀600与待切割的圆片100置于封闭空间内，启动激光刀600，使其沿圆片100的划片道12行进，进行切割圆片100，如图20所示，同时提供O2或N2，于沟槽103壁形成厚度为0.5～5μm、材质为硅的氧化物或硅的氮化物的绝缘层Ⅰ202，起绝缘保护作用。
步骤八、通过裂片和去膜500，使圆片100单颗化，如图21所示。
本发明一种侧壁绝缘保护的芯片封装方法及其封装结构不限于上述优选实施例，如激光切割圆片100时，也可以在空气中进行，形成的绝缘层Ⅰ202的材质为硅的氧化物和硅的氮化物的混合物，同样起到绝缘保护作用。或者激光切割圆片100时，提供其他易与硅物质反应生成绝缘保护层的气体或液体。
另外，除激光外，其他高速切割方式或化学腐蚀方法处理圆片时也可以形成侧面绝缘保护层。
因此任何本领域技术人员在不脱离本发明的精神和范围内，依据本发明的技术实质对以上实施例所作的任何修改、等同变化及修饰，均落入本发明权利要求所界定的保护范围内。
Claims (10)
1.一种侧壁绝缘保护的芯片封装方法，其工艺过程如下：
步骤一、提供带有芯片电极（102）和划片道（12）的圆片（100）；
步骤二、将激光刀（600）与圆片（100）置于封闭空间内，启动激光刀（600），使其沿圆片（100）的划片道（12）行进，进行切割圆片（100），形成沟槽（103），同时提供O2或N2，于沟槽（103）壁形成硅的氧化物或硅的氮化物的绝缘层Ⅰ（202）；
步骤三、在圆片（100）表面采用PECVD的方法沉积 SiO2/SiN，形成绝缘层Ⅱ（210），并在芯片电极（102）的上方通过腐蚀或刻蚀的方法形成绝缘层Ⅱ开口（211），绝缘层Ⅱ开口（211）露出芯片电极（102）的表面；
步骤四、通过化学镀或电镀工艺，在芯片电极（102）的表面之上形成金属凸块（300）；
步骤五、在圆片（100）上覆膜（500），并上下翻转180°；
步骤六、通过磨片工艺，对圆片（100）的背面进行减薄；
步骤七、通过贴膜工艺，在圆片（100）背部粘贴背面保护层（400）；
步骤八、通过裂片和去膜（500），使圆片（100）单颗化，形成单颗的侧壁绝缘保护的芯片封装结构。
2.根据权利要求1或2所述的芯片封装方法，其特征在于：所述沟槽（103）深度h为≥30μm。
3.根据权利要求2所述的芯片封装方法，其特征在于：所述沟槽（103）的深度h为100～250μm。
4.根据权利要求1所述的芯片封装方法，其特征在于：所述侧壁绝缘保护的芯片封装结构，其包括硅基本体（101）、芯片电极（102）、绝缘层Ⅰ（202）、绝缘层Ⅱ（210）、金属凸块（300）和背面保护层（400），其中，芯片电极（102）嵌入硅基本体（101）的上表面，金属凸块（300）位于硅基本体（101）的上表面并与芯片电极（102）连接，所述绝缘层Ⅰ（202）设置于硅基本体（101）的侧壁，所述绝缘层Ⅱ（210）设置于硅基本体（101）上的金属凸块（300）以外的部分，背面保护层（400）设置于硅基本体（101）的下表面。
5.根据权利要求1或4所述的芯片封装方法，其特征在于：所述绝缘层Ⅰ（202）的厚度为0.5～5μm。
6.一种侧壁绝缘保护的芯片封装方法，其工艺过程如下：
步骤一、提供带有芯片电极（102）和划片道（12）的圆片（100）；
步骤二、在圆片（100）表面采用PECVD的方法沉积 SiO2/SiN或涂覆聚酰亚胺，形成绝缘层Ⅱ（210），并在芯片电极（102）的上方通过腐蚀或刻蚀的方法形成绝缘层Ⅱ开口（211），绝缘层Ⅱ开口（211）露出芯片电极（102）的表面；
步骤三、通过化学镀或电镀工艺，在芯片电极（102）的表面之上形成金属凸块（300）；
步骤四、在圆片（100）上覆膜（500），并上下翻转180°；
步骤五、通过磨片工艺，对圆片（100）的背面进行减薄；
步骤六、通过贴膜工艺，在圆片（100）背部粘贴背面保护层（400），
步骤七、将激光刀（600）与待切割的圆片（100）置于封闭空间内，启动激光刀（600），使其沿圆片（100）的划片道（12）行进，进行切割圆片（100），同时提供O2或N2，于沟槽（103）壁形成硅的氧化物或硅的氮化物的绝缘层Ⅰ（202）；
步骤八、通过裂片和去膜（500），使圆片（100）单颗化，形成单颗的侧壁绝缘保护的芯片封装结构。
7.根据权利要求6所述的芯片封装方法，其特征在于：所述圆片（100）剩余厚度h2为≥30μm。
8.根据权利要求7所述的芯片封装方法，其特征在于：所述圆片（100）剩余深度h2为100～250μm。
9.根据权利要求6所述的芯片封装方法，其特征在于：所述侧壁绝缘保护的芯片封装结构，其包括硅基本体（101）、芯片电极（102）、绝缘层Ⅰ（202）、绝缘层Ⅱ（210）、金属凸块（300）和背面保护层（400），其中，芯片电极（102）嵌入硅基本体（101）的上表面，金属凸块（300）位于硅基本体（101）的上表面并与芯片电极（102）连接，所述绝缘层Ⅰ（202）设置于硅基本体（101）的侧壁，所述绝缘层Ⅱ（210）设置于硅基本体（101）上表面的金属凸块（300）以外的部分，背面保护层（400）设置于硅基本体（101）的下表面。
10.根据权利要求6或9所述的芯片封装方法，其特征在于：所述绝缘层Ⅰ（202）的厚度为0.5～5μm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410426690.7A CN104201114A (zh) | 2014-08-26 | 2014-08-26 | 一种侧壁绝缘保护的芯片封装方法及其封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410426690.7A CN104201114A (zh) | 2014-08-26 | 2014-08-26 | 一种侧壁绝缘保护的芯片封装方法及其封装结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104201114A true CN104201114A (zh) | 2014-12-10 |
Family
ID=52086387
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410426690.7A Pending CN104201114A (zh) | 2014-08-26 | 2014-08-26 | 一种侧壁绝缘保护的芯片封装方法及其封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104201114A (zh) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106024648A (zh) * | 2016-06-15 | 2016-10-12 | 中航（重庆）微电子有限公司 | 一种分立器件芯片正面及侧壁钝化方法 |
| CN106098712A (zh) * | 2015-04-28 | 2016-11-09 | 豪威科技股份有限公司 | 密封侧壁的器件晶粒及其制造方法 |
| CN107134438A (zh) * | 2016-02-26 | 2017-09-05 | 商升特公司 | 半导体器件和在半导体管芯周围形成绝缘层的方法 |
| CN107527878A (zh) * | 2016-06-16 | 2017-12-29 | 安世有限公司 | 具有受保护侧壁的半导体器件 |
| CN107910295A (zh) * | 2017-12-27 | 2018-04-13 | 江阴长电先进封装有限公司 | 一种晶圆级芯片封装结构及其封装方法 |
| CN108080782A (zh) * | 2018-01-02 | 2018-05-29 | 南京航空航天大学 | 微小孔电解加工电极的侧壁绝缘方法及应用 |
| EP3444838A1 (en) * | 2017-08-17 | 2019-02-20 | Semiconductor Components Industries, LLC | Semiconductor package including a semiconductor die whose faces are all covered with molding material and related methods |
| CN110176447A (zh) * | 2019-05-08 | 2019-08-27 | 上海地肇电子科技有限公司 | 表面组装元器件及其封装方法 |
| CN110690337A (zh) * | 2019-09-29 | 2020-01-14 | 维沃移动通信有限公司 | 一种闪光灯结构及电子设备 |
| US11342189B2 (en) | 2015-09-17 | 2022-05-24 | Semiconductor Components Industries, Llc | Semiconductor packages with die including cavities and related methods |
| US11348796B2 (en) | 2017-08-17 | 2022-05-31 | Semiconductor Components Industries, Llc | Backmetal removal methods |
| US11361970B2 (en) | 2017-08-17 | 2022-06-14 | Semiconductor Components Industries, Llc | Silicon-on-insulator die support structures and related methods |
| EP4012753A1 (en) * | 2020-12-08 | 2022-06-15 | Hitachi Energy Switzerland AG | Semiconductor device, semiconductor module and manufacturing method |
| US11367619B2 (en) | 2017-08-17 | 2022-06-21 | Semiconductor Components Industries, Llc | Semiconductor package electrical contacts and related methods |
| US11393692B2 (en) | 2017-08-17 | 2022-07-19 | Semiconductor Components Industries, Llc | Semiconductor package electrical contact structures and related methods |
| US11404276B2 (en) | 2017-08-17 | 2022-08-02 | Semiconductor Components Industries, Llc | Semiconductor packages with thin die and related methods |
| US11404277B2 (en) | 2017-08-17 | 2022-08-02 | Semiconductor Components Industries, Llc | Die sidewall coatings and related methods |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101533812A (zh) * | 2008-03-10 | 2009-09-16 | 海力士半导体有限公司 | 具有侧壁的半导体封装及其制造方法 |
| CN101685794A (zh) * | 2008-09-23 | 2010-03-31 | 台湾积体电路制造股份有限公司 | 使用绝缘膜保护半导体芯片的侧壁 |
| CN102122670A (zh) * | 2011-01-31 | 2011-07-13 | 江阴长电先进封装有限公司 | 沟槽互联型圆片级mosfet封装结构及实现方法 |
| CN103906597A (zh) * | 2011-11-02 | 2014-07-02 | 日酸田中株式会社 | 激光切割方法及激光切割装置 |
| CN103904045A (zh) * | 2014-04-18 | 2014-07-02 | 江阴长电先进封装有限公司 | 一种侧壁绝缘的圆片级csp封装结构及其封装方法 |
-
2014
- 2014-08-26 CN CN201410426690.7A patent/CN104201114A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101533812A (zh) * | 2008-03-10 | 2009-09-16 | 海力士半导体有限公司 | 具有侧壁的半导体封装及其制造方法 |
| CN101685794A (zh) * | 2008-09-23 | 2010-03-31 | 台湾积体电路制造股份有限公司 | 使用绝缘膜保护半导体芯片的侧壁 |
| CN102122670A (zh) * | 2011-01-31 | 2011-07-13 | 江阴长电先进封装有限公司 | 沟槽互联型圆片级mosfet封装结构及实现方法 |
| CN103906597A (zh) * | 2011-11-02 | 2014-07-02 | 日酸田中株式会社 | 激光切割方法及激光切割装置 |
| CN103904045A (zh) * | 2014-04-18 | 2014-07-02 | 江阴长电先进封装有限公司 | 一种侧壁绝缘的圆片级csp封装结构及其封装方法 |
Cited By (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106098712B (zh) * | 2015-04-28 | 2020-10-30 | 豪威科技股份有限公司 | 密封侧壁的器件晶粒及其制造方法 |
| CN106098712A (zh) * | 2015-04-28 | 2016-11-09 | 豪威科技股份有限公司 | 密封侧壁的器件晶粒及其制造方法 |
| US11908699B2 (en) | 2015-09-17 | 2024-02-20 | Semiconductor Components Industries, Llc | Semiconductor packages with die including cavities |
| US11342189B2 (en) | 2015-09-17 | 2022-05-24 | Semiconductor Components Industries, Llc | Semiconductor packages with die including cavities and related methods |
| CN110112108B (zh) * | 2016-02-26 | 2021-03-19 | 商升特公司 | 半导体器件和在半导体管芯周围形成绝缘层的方法 |
| US10153248B2 (en) | 2016-02-26 | 2018-12-11 | Semtech Corporation | Semiconductor device and method of forming insulating layers around semiconductor die |
| CN107134438A (zh) * | 2016-02-26 | 2017-09-05 | 商升特公司 | 半导体器件和在半导体管芯周围形成绝缘层的方法 |
| CN107134438B (zh) * | 2016-02-26 | 2019-06-18 | 商升特公司 | 半导体器件和在半导体管芯周围形成绝缘层的方法 |
| CN110112108A (zh) * | 2016-02-26 | 2019-08-09 | 商升特公司 | 半导体器件和在半导体管芯周围形成绝缘层的方法 |
| US11075187B2 (en) | 2016-02-26 | 2021-07-27 | Semtech Corporation | Semiconductor device and method of forming insulating layers around semiconductor die |
| CN106024648B (zh) * | 2016-06-15 | 2020-02-07 | 华润微电子（重庆）有限公司 | 一种分立器件芯片正面及侧壁钝化方法 |
| CN106024648A (zh) * | 2016-06-15 | 2016-10-12 | 中航（重庆）微电子有限公司 | 一种分立器件芯片正面及侧壁钝化方法 |
| CN107527878A (zh) * | 2016-06-16 | 2017-12-29 | 安世有限公司 | 具有受保护侧壁的半导体器件 |
| US11404276B2 (en) | 2017-08-17 | 2022-08-02 | Semiconductor Components Industries, Llc | Semiconductor packages with thin die and related methods |
| US11404277B2 (en) | 2017-08-17 | 2022-08-02 | Semiconductor Components Industries, Llc | Die sidewall coatings and related methods |
| EP3444838A1 (en) * | 2017-08-17 | 2019-02-20 | Semiconductor Components Industries, LLC | Semiconductor package including a semiconductor die whose faces are all covered with molding material and related methods |
| US10529576B2 (en) | 2017-08-17 | 2020-01-07 | Semiconductor Components Industries, Llc | Multi-faced molded semiconductor package and related methods |
| US11328930B2 (en) | 2017-08-17 | 2022-05-10 | Semiconductor Components Industries, Llc | Multi-faced molded semiconductor package and related methods |
| US11901184B2 (en) | 2017-08-17 | 2024-02-13 | Semiconductor Components Industries, Llc | Backmetal removal methods |
| US11348796B2 (en) | 2017-08-17 | 2022-05-31 | Semiconductor Components Industries, Llc | Backmetal removal methods |
| US11361970B2 (en) | 2017-08-17 | 2022-06-14 | Semiconductor Components Industries, Llc | Silicon-on-insulator die support structures and related methods |
| US11894234B2 (en) | 2017-08-17 | 2024-02-06 | Semiconductor Components Industries, Llc | Semiconductor packages with die support structure for thin die |
| US11367619B2 (en) | 2017-08-17 | 2022-06-21 | Semiconductor Components Industries, Llc | Semiconductor package electrical contacts and related methods |
| US11393692B2 (en) | 2017-08-17 | 2022-07-19 | Semiconductor Components Industries, Llc | Semiconductor package electrical contact structures and related methods |
| CN107910295A (zh) * | 2017-12-27 | 2018-04-13 | 江阴长电先进封装有限公司 | 一种晶圆级芯片封装结构及其封装方法 |
| CN107910295B (zh) * | 2017-12-27 | 2023-12-05 | 江阴长电先进封装有限公司 | 一种晶圆级芯片封装结构及其封装方法 |
| CN108080782A (zh) * | 2018-01-02 | 2018-05-29 | 南京航空航天大学 | 微小孔电解加工电极的侧壁绝缘方法及应用 |
| CN108080782B (zh) * | 2018-01-02 | 2020-02-21 | 南京航空航天大学 | 微小孔电解加工电极的侧壁绝缘方法及应用 |
| CN110176447A (zh) * | 2019-05-08 | 2019-08-27 | 上海地肇电子科技有限公司 | 表面组装元器件及其封装方法 |
| CN110690337A (zh) * | 2019-09-29 | 2020-01-14 | 维沃移动通信有限公司 | 一种闪光灯结构及电子设备 |
| DE212021000520U1 (de) | 2020-12-08 | 2023-09-05 | Hitachi Energy Switzerland Ag | Halbleitermodul |
| WO2022122527A1 (en) | 2020-12-08 | 2022-06-16 | Hitachi Energy Switzerland Ag | Semiconductor module and manufacturing method |
| EP4012753A1 (en) * | 2020-12-08 | 2022-06-15 | Hitachi Energy Switzerland AG | Semiconductor device, semiconductor module and manufacturing method |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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