DE212021000520U1 - Halbleitermodul - Google Patents

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Abstract

Leistungshalbleitermodul (10), umfassend:
- mindestens eine Halbleitervorrichtung (1) und
- mehrere Kontaktstücke (3), die elektrisch leitend sind, wobei die Halbleitervorrichtung (1) Folgendes umfasst:
- einen Halbleiterchip (2), der eine Chipoberseite (20) und obere Chipkontakte (21) an der Chipoberseite (20) aufweist,
- einen Abdeckungskörper (23), der elektrisch isolierend ist und in dem der Halbleiterchip (2) aufgenommen ist, und
- Abdeckungskörperkontakte (60), die sich an einer von dem Halbleiterchip (2) entfernten Abdeckungskörperoberseite (26) befinden, wobei
- die Abdeckungskörperkontakte (60) mit dem Halbleiterchip (2) in elektrischem Kontakt stehen und direkt auf den oberen Chipkontakten (21) angebracht sind oder direkt auf Kontaktpodesten (22) angebracht sind, die die Abdeckungskörperkontakte (60) und die oberen Chipkontakte (21) verbinden, oder einstückig mit dem jeweiligen oberen Chipkontakt (21) gebildet sind,
- die Abdeckungskörperkontakte (60) und die Kontaktstücke (3) miteinander verschweißt sind,-Abdeckungskörperkontakte (60), mindestens so weit von den Rändern des Abdeckungskörpers (23) entfernt sind, wie der mindestens eine zugehörige obere Chipkontakt (21) von den Rändern der Chipoberseite (20) entfernt ist,
- die Kontaktstücke (3) für eine elektrische Steckverbindung zum elektrischen Kontaktieren des mindestens einen zugehörigen Halbleiterchips (2) konfiguriert sind.

Description

  • Es wird ein eine Halbleitervorrichtung umfassendes Leistungshalbleitermodul bereitgestellt.
  • Dokument C. Marczok et al. „Low Inductive SiC Mold Module with Direct Cooling“, PCIM Europe Conference 2019: International Exhibition and Conference for Power Electronics, Intelligent Motion, Renewable Energy and Energy Management, 7. Mai 2019 bis 9. Mai 2019, Nürnberg, Deutschland, bespricht Chip-Sized-Packages für Halbleiterchips.
  • Dokument US 2008/0211070 A1 bezieht sich auf ein Flipchip-Kontakt-Leistungspackage.
  • Dokument CN 103 996 666 A bezieht sich auf eine Leistungshalbleitervorrichtung und ein Herstellungsverfahren der Leistungshalbleitervorrichtung.
  • Dokumente CN 104 201 114A , US 2013/0134589 A1 und US 2013/0277704 A1 beziehen sich auf Halbleiter-Packages.
  • Ein zu lösendes Problem besteht in der Bereitstellung eines Leistungshalbleitermoduls, das für hohe Spannungen verwendet werden kann und das effizient hergestellt werden kann.
  • Das Ausführungsbeispiel der Offenbarung geht die obigen Nachteile unter anderem mit einem Leistungshalbleitermodul gemäß der Definition in des unabhängigen Patentanspruchs an. Beispielhafte Weiterbildungen bilden den Gegenstand der abhängigen Ansprüche.
  • Zum Beispiel umfasst das Leistungshalbeitermodul eine oder mehrere Halbleitervorrichtungen, zum Beispiel Halbleitervorrichtungen in Chipgröße, die jeweils einen Halbleiterchip beinhalten. Damit das Leistungshalbleitermodul effizient elektrisch kontaktiert werden kann, werden Kontaktstücke auf die Halbleitervorrichtungen geschweißt, und die Halbleitervorrichtungen sind dazu konfiguriert, Schweißen, wie Laserschweißen, zu ermöglichen.
  • Bei mindestens einer Ausführungsform umfasst die Halbleitervorrichtung für das Leistungshalbeitermodul Folgendes:
    • - mindestens einen Halbleiterchip, der zum Beispiel für Spannungen von mindestens 0,4 kV konfiguriert ist, der Halbleiterchip kann mindestens einen oberen Chipkontakt auf einer Chipoberseite umfassen, der mindestens eine obere Chipkontakt ist zum Schweißen, zum Beispiel zum Laserschweißen, konfiguriert, und
    • - einen elektrisch isolierenden Abdeckungskörper, in dem der Halbleiterchip platziert ist und der den Halbleiterchip zumindest teilweise aufnimmt und der zum Beispiel dazu konfiguriert ist, zum Beispiel während eines Schweißprozesses, wie Laserschweißen, den Halbleiterchip vor einer mechanischen und/oder thermischen Beschädigung zu schützen.
  • Bei mindestens einer Ausführungsform umfasst die Halbleitervorrichtung für das Leistungshalbleitermodul Folgendes:
    • - einen Halbleiterchip, der für Spannungen von mindestens 0,4 kV konfiguriert ist, der Halbleiterchip weist eine Chipoberseite auf,
    • - einen Abdeckungskörper, der elektrisch isolierend ist und in dem der Halbleiterchip platziert ist, und
    • - Abdeckungskörperkontakte an einer von dem Halbleiterchip entfernten Abdeckungskörperoberseite, die mit dem Halbleiterchip in elektrischem Kontakt stehen, wobei die Chipoberseite durch die Abdeckungskörperkontakte zusammen mit dem Abdeckungskörper vollständig oder fast vollständig bedeckt ist, um den Halbleiterchip zu schützen,
    wobei die Abdeckungskörperkontakte zum Schweißen konfiguriert sind.
  • Bei mindestens einer Ausführungsform umfasst das Leistungshalbeitermodul Folgendes:
    • - mindestens eine Halbleitervorrichtung und
    • - mehrere Kontaktstücke, die elektrisch leitend sind, wobei die Halbleitervorrichtung Folgendes umfasst:
    • - einen Halbleiterchip mit einer Chipoberseite und oberen Chipkontakten an der Chipoberseite,
    • - einen Abdeckungskörper, der elektrisch isolierend ist und der den Halbleiterchip aufnimmt, und
    • - Abdeckungskörperkontakte, die sich an einer von dem Halbleiterchip entfernten Abdeckungskörperoberseite befinden, wobei
    • - die Abdeckungskörperkontakte mit dem Halbleiterchip in elektrischem Kontakt stehen und direkt auf den oberen Chipkontakten aufgebracht sind und direkt auf Kontaktpodesten aufgebracht sind, die die Abdeckungskörperkontakte und die oberen Chipkontakte verbinden, oder einstückig mit dem jeweiligen oberen Chipkontakt ausgebildet sind,
    • - als eine Option die Abdeckungskörperkontakte mindestens eines von Al und Cu umfassen und eine Dicke von mindestens 50 µm aufweisen, und
    • - die Abdeckungskörperkontakte und die Kontaktstücke miteinander verschweißt sind.
  • Gemäß mindestens einer Ausführungsform sind die Abdeckungskörperkontakte zum Schweißen, wie Laserschweißen, konfiguriert. Somit werden eine Materialzusammensetzung und eine Geometrie der Abdeckungskörperkontakte so ausgewählt, dass Schweißen ermöglicht wird.
  • Gemäß mindestens einer Ausführungsform beträgt eine Größe der Abdeckungskörperkontakte in jedem Fall mindestens 1,0 x 1,0 mm2 oder mindestens 0,5 x 0,5 mm2, in Draufsicht auf die Abdeckungskörperoberseite gesehen. Als eine Option beträgt diese Größe höchstens 10 x 10 mm2.
  • Gemäß mindestens einer Ausführungsform beträgt eine Dicke der Abdeckungskörperkontakte mindestens 5 µmoder beträgt mindestens 50 µmoder beträgt mindestens 80 µm oder mindestens 100 µm. Als eine Option beträgt diese Dicke höchstens 0,5 mm oder höchstens 0,2 mm. Somit sind die Abdeckungskörperkontakte vergleichsweise dick, um zum Beispiel das Laserschweißen zu gestatten.
  • Gemäß mindestens einer Ausführungsform umfassen die Abdeckungskörperkontakte mindestens eines von Cu und Al. Zum Beispiel umfassen die Abdeckungskörperkontakte Cu oder eine Cu-Legierung oder bestehen daraus. Es ist möglich, dass die Abdeckungskörperkontakte mehrschichtig sind; in diesem Fall ist es möglich, dass mindestens eine der Schichten der Abdeckungskörperkontakte, zum Beispiel eine oberste Schicht, die den zugehörigen Halbleiterchip abgekehrt ist, Cu oder eine Cu-Legierung umfasst oder daraus besteht.
  • Gemäß mindestens einer Ausführungsform umfassen die Kontaktstücke mindestens eines von Al und Cu.
  • Gemäß mindestens einer Ausführungsform weisen die Kontaktstücke eine Dicke von mindestens 50 µm oder von mindestens 80 µm oder von mindestens 150 µm auf. Alternativ oder zusätzlich beträgt die Dicke höchstens 3 mm oder beträgt höchstens 1 mm oder beträgt höchstens 0,3 mm.
  • Das heißt, sowohl die Kontaktstücke als auch die Abdeckungskörperkontakte können aus Al oder Cu bestehen oder können Al und/oder Cu umfassen. Es ist möglich, dass die Abdeckungskörperkontakte aus Al sind oder Al umfassen und dass die zugehörigen Kontaktstücke aus Cu bestehen oder Cu umfassen. Ansonsten ist es möglich, dass die Abdeckungskörperkontakte aus Cu bestehen oder Cu umfassen und dass die zugehörigen Kontaktstücke aus Al bestehen oder Al umfassen. Ferner ist es möglich, dass sowohl die Abdeckungskörperkontakte als auch die zugehörigen Kontaktstücke aus Al bestehen oder Al umfassen und dass sowohl die Abdeckungskörperkontakte als auch die zugehörigen Kontaktstücke aus Cu bestehen oder Cu umfassen. Die Ausdrucksweise aus Al bestehen' kann bedeuten, dass die jeweilige Komponente tatsächlich aus Al besteht oder dass die jeweilige Komponente aus einer Al-Legierung mit mindestens 80 Massen-% oder mit mindestens 90 Massen-% von Al besteht; das gleiche gilt analog für die Ausdrucksweise aus Cu bestehen`.
  • Die Chipoberseite kann eine Hauptseite des mindestens einen Halbleiterchips sein, das heißt eine größte Seite. Der obere Chipkontakt oder die oberen Kontakte können zum Beispiel durch auf einen Halbleiterkörper des Halbleiterchips aufgebrachte Metallisierungen realisiert sein. Somit ist der mindestens eine obere Chipkontakt dazu konfiguriert, Strom in den Halbleiterkörper zu speisen. Zusätzlich zu dem mindestens einen oberen Chipkontakt kann es einen oder mehrere zusätzliche Chipkontakte, zum Beispiel auf einer Chipunterseite gegenüber der Chipoberseite, geben.
  • Gemäß mindestens einer Ausführungsform bedeckt der Abdeckungskörper vollständig die Chipoberseite zusammen mit den Abdeckungskörperkontakten und/oder den oberen Chipkontakten. Das heißt, der Abdeckungskörper kann eine Schutzschicht an der Chipoberseite und wahlweise an den Chipseitenflächen sein. Dementsprechend kann Schutz des Halbleiterchips vor einer mechanischen Beschädigung oder einer Verunreinigung oder thermischer Last aufgrund eines Schweißschritts, wie Laserschweißen, bereitgestellt werden.
  • Der Abdeckungskörper kann ein geformter oder gegossener Körper sein. Ferner kann eine Einbettungstechnologie verwendet werden, so dass der Abdeckungskörper durch Laminieren von beispielsweise einer oder mehreren Prepregschichten, die zum Beispiel FR4 umfassen, hergestellt werden kann. Zum Beispiel besteht der Abdeckungskörper aus einem Polymer, wie beispielsweise einem Epoxid, wahlweise zusammen mit mindestens einem Metall. Der Begriff ,Prepreg` bedeutet vorimprägniert und bezieht sich zum Beispiel auf Verbundfasern, bei denen ein duroplastisches Polymermatrixmaterial, wie zum Beispiel Epoxid, oder ein thermoplastisches Harz bereits um die Fasern herum vorhanden ist. Die Fasern können die Form eines Gewebes annehmen, und die Matrix wird dazu verwendet, sie während der Herstellung miteinander und mit anderen Komponenten zu verbinden. Zunächst wird die duroplastische Matrix nur teilweise ausgehärtet, um eine einfache Handhabung zu ermöglichen. Somit gestattet die Verwendung eines Prepregs das Imprägnieren der Fasern auf einer flachen bearbeitbaren Oberfläche oder vielmehr in einem industriellen Prozess und dann später das Bilden der imprägnierten Fasern zu einer Form, die sich ansonsten als problematisch erweisen könnte.
  • Gemäß mindestens einer Ausführungsform ist der Abdeckungskörper aus einem anorganischen Material, wie einem Glas oder einer Keramik, hergestellt. Somit kann ein Ausgasen des Abdeckungskörpers bei erhöhten Temperaturen, zum Beispiel während des Schweißens, vermieden werden. Zum Beispiel ist der Abdeckungskörper aus Siliciumdioxid oder Aluminiumnitrid hergestellt.
  • Gemäß mindestens einer Ausführungsform beträgt eine Dicke des Abdeckungskörpers mindestens 2 µm oder mindestens 5 µm oder mindestens 20 µm. Alternativ oder zusätzlich beträgt die Dicke höchstens 2 mm oder höchstens 1 mm oder höchstens 0,5 mm oder höchstens 0,1 mm. Wenn der Abdeckungskörper aus einem organischen und/oder polymeren Material besteht, dann liegt die Abdeckungskörperdicke zum Beispiel zwischen 40 µm und 2 mm, jeweils einschließlich. Wenn der Abdeckungskörper aus einem anorganischen Material, wie einem Glas oder einer Keramik, besteht, dann liegt die Abdeckungskörperdicke zum Beispiel zwischen 2 µm und 40 µm, jeweils einschließlich. Mittels solch einer Dicke kann der Abdeckungskörper effizient einen mechanischen und/oder thermischen Schutz für den Halbleiterchip bereitstellen.
  • Wenn der Halbleiterchip die oberen Chipkontakte umfasst, sind gemäß mindestens einer Ausführungsform Kontaktpodeste, zum Beispiel Vias, vorhanden, die von den oberen Chipkontakten vollständig durch den Abdeckungskörper zu den Abdeckungskörperkontakten verlaufen können. Somit können die Kontaktpodeste Metallisierungen sein, die zum Beispiel durch Sputtern und anschließendes Plattieren gebildet werden. Die Kontaktpodeste können in Löchern gebildet werden, die zuvor beispielsweise durch Bohren, wie Laserbohren, in dem Abdeckungskörper ausgebildet wurden. Ansonsten können die Kontaktpodeste vorgefertigte Metallkörper sein, die mit dem jeweiligen Halbleiterchip gebondet und dann durch Gießen oder Formen in dem Abdeckungskörper eingebettet werden.
  • Gemäß mindestens einer Ausführungsform befinden sich die Kontaktpodeste, in Draufsicht auf die Chipoberseite gesehen, vollständig in dem jeweiligen oberen Chipkontakt. Somit können die Kontaktpodeste auf die Chipoberseite begrenzt werden und ragen nicht lateral über die Chipvorderseite hinaus. ,Lateral` kann sich auf eine Richtung parallel zu der Chipoberseite beziehen. ,Draufsicht' erfordert nicht, dass die jeweilige Fläche tatsächlich zu sehen ist, kann sich aber in erster Linie auf eine Sichtlinie, zum Beispiel auf eine Projektion entlang einer senkrecht zu der Chipoberseite verlaufenden Richtung, beziehen.
  • Dementsprechend könnte ein Fan-Out ordnungsgemäß erfolgen, damit die höchstmögliche Spannung hochskaliert werden kann. Das heißt, durch Verwendung einer leitenden Schicht oder Unterschicht oben auf den Kontaktpodesten, zum Beispiel den Abdeckungskörperkontakten, kann eine Zwischenverdrahtung so realisiert werden, dass eine Fläche einer elektrischen Verdrahtung und/oder eine Größe der elektrischen oberen Kontakte, wie direkt auf der Chipoberseite vorhanden, erweitert werden kann/können. Somit kann zum Beispiel ein Gate-Pad des Halbleiterchips durch Reduzieren der Fläche anderer elektrischer Kontakte auf der Chipoberseite zu einer Oberseite des Abdeckungskörpers hin größer gestaltet werden.
  • Jedoch befinden sich zum Beispiel auch oben auf dem Abdeckungskörper, in Draufsicht auf die Chipoberseite gesehen, die die Abdeckungskörperkontakte vollständig innerhalb der Chipoberseite. Des Weiteren können die Abdeckungskörperkontakte nicht näher an die Außenränder der Chipoberseite oder an die Außenränder des Abdeckungskörpers heranrücken, als die oberen Chipkontakte des Halbleiterchips, in Draufsicht gesehen, an die Außenränder der Chipoberseite heranrücken. Zum Beispiel überschreiten die Abdeckungskörperkontakte, in Draufsicht auf die Chipoberseite gesehen, nicht den jeweiligen oberen Chipkontakt in Richtung des Rands der Chipoberseite, um sich nicht mit einem Chipabschlussbereich zu überlappen.
  • Gemäß mindestens einer Ausführungsform ist der Abdeckungskörper dazu konfiguriert, während beispielsweise des Schweißens, wie Laserschweißen, zum Montieren der Kontaktstücke thermischen Schutz für den Halbleiterchip bereitzustellen. Dies gilt zum Beispiel, wenn die Kontaktpodeste vorgesehen sind. Somit kann mittels des Abdeckungskörpers ein Wärmewiderstand zwischen den Abdeckungskörperkontakten und dem Halbleiterchip erhöht werden. Somit braucht eine geringere thermische Last an die Abdeckungskörperkontakte angelegt zu werden, um das Schweißen zu bewerkstelligen.
  • Gemäß mindestens einer Ausführungsform wird der mindestens eine Halbleiter aus der folgenden Gruppe ausgewählt: ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET), ein Metall-Isolator-Halbleiter-Feldeffekttransistor (MISFET), ein Bipolartransistor mit isoliertem Gate (IGBT), ein Bipolartransistor (BJT), ein Thyristor, ein Gate-Turn-Off-Thyristor (GTO), ein Gate-Commutated-Thyristor (GCT), ein Sperrschichtfeldeffekttransistor (JFET) und eine Diode. Sind mehrere Halbleiterchips vorhanden, dann können alle Halbleiterchips vom gleichen Typ sein, oder es können verschiedene Typen von Halbleiterchips vorhanden sein.
  • Darüber hinaus wird ein Leistungshalbleitermodul bereitgestellt. Das Leistungshalbeitermodul beinhaltet eine Halbleitervorrichtung wie in Verbindung mit mindestens einer der oben angeführten Ausführungsformen angegeben. Merkmale des Leistungshalbeitermoduls werden daher auch für die Halbleitervorrichtung offenbart, und umgekehrt.
  • Bei mindestens einer Ausführungsform umfasst das Leistungshalbeitermodul Folgendes:
    • - eine oder mehrere Halbleitervorrichtungen,
    • - wahlweise ein Substrat, auf dem die mindestens eine Halbleitervorrichtung montiert ist, und
    • - mehrere Kontaktstücke, die elektrisch leitend sind, wobei die Kontaktstücke und die zugehörigen Abdeckungskörperkontakte durch Schweißnähte, zum Beispiel durch Laserschweißnähte, verbunden sind.
  • Schweißen ist ein Herstellungsprozess, bei dem Materialien, im vorliegenden Fall üblicherweise Metalle, zusammengefügt werden, indem starke Hitze zum Miteinanderverschmelzen der Teile verwendet wird und sie abkühlen gelassen werden, wodurch Fusion verursacht wird. Schweißen unterscheidet sich von Metallverbindungstechniken niedrigerer Temperatur, wie zum Beispiel Hart- und Weichlöten, bei denen das Basismaterial nicht geschmolzen wird. Zusätzlich zu dem Schmelzen mindestens eines Basismetalls könnte der Verbindung ein Zusatzwerkstoff hinzugefügt werden, um ein Materialschmelzbad, das Schweißbad, zu bilden, das sich unter Bildung einer Verbindung abkühlt, die basierend auf der Schweißkonfiguration stärker als das mindestens eine Basismaterial sein kann. Es kann auch Druck in Verbindung mit Hitze verwendet werden. Zum Beispiel ist die Wärmequelle ein Laser, wie ein Infrarot- oder Ultraviolettlaser.
  • Somit gestattet es die Schweißnaht, auch als Verbindung bezeichnet, eindeutig zu bestimmen, dass die Vorrichtung tatsächlich geschweißt und nicht beispielsweise gelötet oder klebend verbunden worden ist.
  • Somit kann sich die vorliegende Anmeldung auf ein Leistungshalbleitermodul mit lasergebondeten Halbleitervorrichtungen mit Chip-Scale-Package beziehen.
  • Dementsprechend wird zum Beispiel ein neues Leistungsmodulkonzept beschrieben, das auf Chip-Scale-Packages, CSP, von Leistungshalbleitervorrichtungen in Kombination mit lasergebondeten Leiterrahmen-basierten Oberseitenanschlusskonzepten basiert, wodurch eine höhere Leistung, wie erhöhter Nennstrom der Halbleiter, eine bessere Schaltleistung und kompaktere Leistungsmodule ermöglicht werden. Die Verwendung von CSP-eingebetteten Halbleitervorrichtungen stellt einen mechanischen Schutz während des Laserschweißprozesses bereit und ermöglicht ein Fan-Out-Pad-Layout zum Erleichtern des Laserschweißens auch für ein relativ kleines Gate-Pad.
  • Während des Zusammenfügens werden die Kontaktstücke, wie Leiterrahmen, mit hoher Präzision auf die vorgehäusten Chips auf einem Leistungsmodulsubstrat platziert und beispielsweise durch einen fokussierten Laserstrahl geschweißt. Leiterrahmen-basierte Oberseitenanschlüsse können eine Vielzahl von dicken Drahtbondens ersetzen. Darüber hinaus können die Leiterrahmen auch als Leistungsanschlüsse und Signalverbindungen wirken. Gestanzte Leiterrahmen und flexible Schaltungen können zu geringen Kosten massenproduziert werden, und es lassen sich mit dem hier beschriebenen Leistungshalbeitermodul signifikante Einsparungen teurer keramischer Substratfläche realisieren.
  • Halbleiterchips, wie IGBTs, MOSFETs oder Dioden, die in Leistungshalbleitermodulen verwendet werden, sind in der Regel vertikale Vorrichtungen. Somit fließt Strom von dem Oberseiten-Source-/-Emitter-Kontakt zu den Unterseiten-Drain-/Kollektor-Kontakt. Zum Beispiel wir eine gesamte Fläche der Chipunterseite an eine Obermetallisierungsschicht eines Substrats, wie eines Keramiksubstrats, gebondet, wie gelötet oder gesintert.
  • Jüngste Forschung auf dem Gebiet der Leistungselektronik fokussiert sich aufgrund von geringeren Verlusten stark auf den Austausch von Si-Vorrichtungen gegen Vorrichtungen mit großer Bandlücke, die aus SiC und/oder GaN hergestellt sind. Das Ersetzen von Si-IGBTs durch SiC/GaN-MOSFETs bringt jedoch einige technologische Herausforderungen mit sich. Eine der bedeutendsten sind die erhöhten Stromdichten, das heißt es steht weniger Chipfläche zur Verfügung, um die erforderliche Anzahl von typischerweise verwendeten Drahtbonds bei einem gegebenen Strom aufzunehmen. Folglich erreicht die Draht-Bonding-Technologie ihre Grenzen hinsichtlich Strombelastbarkeit. Eine mögliche Lösung sind das Austauschen von Al-Drähten gegen Cu-Drähte; jedoch erfordert das Bonden von schweren Cu-Drähten Bond-Pufferplatten, die einen zusätzlichen Verfahrensschritt hinzufügen und Kosten erhöhen, oder neue, robuste Obermetallisierungstechnologien der Halbleiterchips.
  • Das Laserschweißen, wie hier zum Ersetzen von Bonddrähten verwendet, kann eine Mindestmetallisierungsdicke, beispielsweise von Cu, von 100 µm erfordern, um einen stabilen Prozess zu erreichen, was viel dicker ist als typische Al-basierte Obermetallisierungsschichten auf Leistungshalbleitern, die für Drahtbonden verwendet werden.
  • Somit kann bei den hier beschriebenen Leistungshalbleitermodul zum Beispiel eine Gate-Verbindung durch ein Kontaktstück statt eines an das Gate-Pad des Halbleiterchips gebondeten Al-Drahts realisiert werden. Somit kann der gleiche Zusammenschaltprozess für alle oberen Abdeckungskörperkontakte verwendet werden, was kompaktere Leistungshalbleitermodullayouts bei höheren Schaltgeschwindigkeiten verspricht.
  • Chip-Scale-Packaging (CSP) stammt aus der herkömmlichen PCB-Herstellung und ist für die Integration von miniaturisierten und heterogenen mikroelektronischen/optischen Bauteilen konzipiert worden, auch als System in Package oder SiP bezeichnet, hauptsächlich für Verbraucherelektronik. Bei den hier beschriebenen Halbleitervorrichtungen ist dieser Ansatz jedoch auf das Packaging von Halbleitervorrichtungen bis zu einer Spannungsklasse von beispielsweise mindestens 1,2 kV erweitert worden. Höhere Spannungsklassen könnten auch durch Verwendung dickerer Isolierschichten und/oder anderer Isoliermaterialien für den Abdeckungskörper realisiert werden.
  • CSP bietet verschiedene Vorteile gegenüber TO-artigen, QFN- und anderen oberflächenmontierten Packages, wie beispielsweise eine bessere Wärmeauskopplung, drahtloses Bonden und geringere parasitäre Wirkungen, und stellt eine alternative Route zu der Anordnung von Leistungshalbeitermodulen, zum Beispiel ohne Reinraum, bereit. Ein Aspekt ist die Designfreiheit zum Auffächern von oberen Chipkontakten und zum Integrieren von mehrschichtiger Signalführung, wie erforderlich, auf eine beliebige Form und Komplexität. Dies gestattet die Realisierung von Zwischenverbindungen mit geringer Induktivität, um Sensoren und Steuerungen mit einer Vielzahl von E/A-Kanälen zu integrieren und ultrakompakte Packages zu realisieren, ohne dass Drahtbonds erforderlich sind, was zu flachen Layouts und Geometrien führt, die auch für Ausführungen mit beidseitiger Kühlung günstig sind. Des Weiteren stellen das Einbetten des Halbleiterchips in eine polymere Schicht, zum Beispiel aus FR4 oder einem Epoxid, für den Abdeckungskörper und ein ordnungsgemäßes Design der oberen Metallisierung, das heißt der Abdeckungskörperkontakte, einen mechanischen Schutz für eine Nachbearbeitung, wie Sinter-, Löt- oder Schweißprozesse, bereit.
  • Wie im vorherigen Abschnitt erwähnt wurde, gehen die hier beschriebenen Halbleitervorrichtungen zum Beispiel die folgenden Einschränkungen bei der Herstellung der Leistungshalbleitermodule an:
    • i) Eine maximale Strombelastbarkeit von Halbleitervorrichtungen mit großer Bandlücke, die zum Beispiel auf SiC oder GaN basieren, bei hohen Stromdichten wird durch die Source-Drahtbonds aufgrund von Größenbeschränkungen eingeschränkt. Die erforderliche Vielzahl von dicken Bonddrähten pro Modul schränkt den Herstellungsdurchsatz pro Drahtbonderausrüstung und die Zuverlässigkeit von Leistungsmodulen ein, da Drahtbondversagen, wie Lift-Off oder Heel-Crack, zu den dominanten Versagensmechanismen zählen.
    • ii) Darüber hinaus wird wertvolle Substratfläche für Schwachstrom-Gate- und Zusatzsignale verschwendet, die auf günstigeren Alternativen geführt werden könnten.
    • iii) Das Austauschen vom Drahtbonds gegen Clips, Bänder, Pins, Leiterrahmen, die kompaktere Leistungshalbleitermoduldesigns bei geringeren parasitären Induktivitäten ermöglichen können, stellt aufgrund der begrenzten zur Verfügung stehenden Größe der Chip-Pads, zum Beispiel für Source, Gate, Drain, die aufgrund von Chipminiaturisierung immer kleiner werden, eine Herausforderung dar. Diese Beschränkung tritt insbesondere im Falle der Gate-Pads zutage.
  • Bei den hier beschriebenen Leistungshalbeitermodulen kann CSP-Technologie für die mindestens eine Halbleitervorrichtung verwendet werden, um die oberen Chipkontakte (als Bond-Pads bezeichnet), zum Beispiel für Gate, Source, Drain und Zusatzvorrichtungen, des Halbleiterchips aufzufächern und ein Laserschweißen der Anschlüsse, Leiterrahmen oder Pins für die Kontaktstücke direkt auf die Abdeckungskörperkontakte oder den vorgehäusten Halbleiterchip zu ermöglichen. Durch ein ordnungsgemäßes Design der CSP-Halbleitervorrichtung kann ein ordnungsgemäßer mechanischer Schutz des Halbleiterchips während des Schweißens gewährleistet werden und können zusätzliche Verarbeitungsschritte, wie Löten oder Sintern von oberen Platten auf den Halbleiterchip, vermieden werden. Darüber hinaus ermöglicht die CSP-Technologie die obere Kontaktierung des Emitter-/Drain-Kontakts. Ferner kann der Kontakt der CSPgehäusten Vorrichtungen durch einen Pin oder einen Clip als das Kontaktstück hergestellt werden.
  • Der Laserschweißprozess kann entweder mit einem Schweißroboter oder mit einer Schweißvorrichtung oder durch Verwendung einer Laser-Bonder-Ausrüstung realisiert werden. Bei der letzteren Option kann auf die Entwicklung einer komplexen Schweißvorrichtung verzichtet werden, da das Bonding-Werkzeug gleichzeitig als eine Niederhalteklemme fungiert.
  • Das hier beschriebene Leistungshalbeitermodul reduziert aus den folgenden Gründen wesentlich die Kosten von Leistungsmodulen bei einer gegebenen Nennleistung, zum Beispiel:
    • - Die Kosten des Substrats können ohne Beeinträchtigung der Wärmeausbreitung reduziert werden.
    • - Da die Substratfläche reduziert ist, ist wiederum die Grundfläche des vollständig zusammengefügten Leistungshalbleitermoduls, einschließlich Gussverkapselung oder Gehäuse, reduziert. Dies führt zu zusätzlichen Kosteneinsparungen von Formmasse oder Gehäuse.
    • - Gleichzeitig erhöht sich potenziell die Zuverlässigkeit der Leistungshalbeitermodule, da die dominante Versagensquelle von Drahtbonds gemindert ist.
    • - Das CSP ermöglicht ein basisplattenfreies Design und eine Montage ohne Reinraum, wodurch die Herstellungskosten reduziert werden.
    • - Zusätzliche Designfreiheit und verbesserte elektrische Eigenschaften werden durch eine mehrschichtige koplanare Stromführung ermöglicht.
  • Kurz gefasst, als die Halbleitervorrichtung wird ein CSP-Pre-Package mit Bond-Pads, die groß genug für das Laserschweißen sind, bereitgestellt, wobei das CSP-Pre-Package Folgendes umfassen kann:
    • - einen Halbleiterchip, wie einen MOSFET, einen IGBT oder eine Diode, und aus Si, SiC, GaN, Diamant-GaO oder dergleichen hergestellt und an ein Substrat gebondet, der eine Isolierschicht umfassen kann, so dass er ein direktgebondetes Kupfersubstrat, DBC, ein Active-Metal-Braze-Substrat, ABM, oder ein Insulated-Metal-Substrat, IMS, usw. ist oder der aus einem Metall, wie einem Leiterrahmen, besteht, und
    • - eine Verkapselung, das heißt der Abdeckungskörper, aus einem Isoliermaterial, wie einem Epoxid oder FR4, hergestellt.
  • Kurz gefasst, das Leistungshalbleitermodul kann ein Mehrchipleistungsmodul sein, das mindestens zwei CSP-Pre-Packages, wie oben angeführt, und lasergeschweißte Anschlüsse oder Zwischenverbindungen, das heißt die Kontaktstücke, umfasst, die an die Pads des CSP, das heißt an die Abdeckungskörperkontakte, gebondet sind, und die Anschlüsse oder Zwischenverbindungen können zum Beispiel Leiterrahmenanschlüsse oder eine PCB sein. Als Distanzkörper kann ein isolierendes Verkapselungsmaterial, wie ein Silikongel, eine Epoxidformmasse, eine Vergussmasse, zwischen der PCB und den CSPs vorhanden sein. Die CSP-Packages, das heißt die Halbleitervorrichtungen, können mit nicht isolierten Chipträgern versehen sein und können auf dem isolierenden Substrat, wie ein DBC, ein AMB oder ein IMS, oder auf einer Basisplatte oder direkt auf einen Kühler montiert sein. Das isolierende Substrat kann an eine Basisplatte gebondet sein, oder die Basisplatte ist an eine Wärmesenke oder einen Kühler gebondet. Ansonsten sind CSP-Packages mit nicht isolierenden Chipträgern an ein Substrat, das heißt beispielsweise eine Basisplatte, eine Wärmesenke oder einen Kühler, mit einer Isolierschicht gebondet, oder CSP-Packages mit isolierenden Chipträgern sind an ein Substrat, das heißt beispielsweise die Basisplatte, die Wärmesenke oder den Kühler, gebondet. Es können lasergeschweißte Leiterrahmen für eine Zusammenschaltung von Leistungs- und Zusatzsignalen von den mehreren CSP-pre-packaged Halbleiterchips zu Metallisierungsschichten des isolierenden Substrats und/oder äußeren Anschlüssen des Leistungshalbleitermoduls verwendet werden.
  • Kurz gefasst, ein Montage- oder möglicher Herstellungsprozess der Leistungshalbeitermodule umfasst zunächst Bonden des CSPs auf das Substrat und dann Laserschweißen der Anschlüsse oder Zwischenverbindungen und dann Montieren der verbleibenden Teile, wie einer Wärmesenke, einer Basisplatte oder einer PCB.
  • Gemäß mindestens einer Ausführungsform sind die Abdeckungskörperkontakte auch die oberen Chipkontakte. Das heißt, es können dicke Metallisierungen vorgesehen sein, die von der Chipoberseite zu der Abdeckungskörperoberseite verlaufen. In diesem Fall muss der Abdeckungskörper kein gegossener oder geformter Körper sein, sondern der Abdeckungskörper kann eine Passivierungsschicht sein, die zum Beispiel durch Aufschleudern, Verdampfen oder chemische Abscheidung aus der Gasphase hergestellt sein kann.
  • Gemäß mindestens einer Ausführungsform sind mindestens einer, einige oder alle der Kontaktstücke aus der folgenden Gruppe ausgewählt: Leiterrahmen, PIN, Clip, Feder, Stud-Bump. Somit können die Kontaktstücke metallische Stücke der oben genannten Kategorien sein, die an die Abdeckungskörperkontakte geschweißt sind.
  • Gemäß mindestens einer Ausführungsform umfasst das Leistungshalbleitermodul ferner eine Leiterplatte, wie eine Platine, kurz PCB. In diesem Fall ist es möglich, dass mindestens einer, einige oder alle der Kontaktstücke elektrische Kontaktflächen der Leiterplatte sind, die an der mindestens einen Halbleitervorrichtung befestigt ist.
  • Der Begriff Leistungshalbleitermodul` bedeutet zum Beispiel, dass das Modul für hohe Ströme und/oder Spannungen konfiguriert ist. Zum Beispiel ist/sind die mindestens eine Leistungshalbleitervorrichtung und/oder das Leistungshalbeitermodul dazu konfiguriert, einen maximalen Strom von mindestens 1 A oder von mindestens 10 A oder von mindestens 100 A oder von mindestens 500 A zu handhaben. Alternativ oder zusätzlich ist/sind die mindestens eine Halbleitervorrichtung und/oder das Leistungshalbeitermodul für Spannungen von mindestens 0,4 kV oder von mindestens 0,6 kV oder von mindestens 1,2 kV oder von mindestens 2 kV konfiguriert.
  • Gemäß mindestens einer Ausführungsform ist die Halbleitervorrichtung eine Vorrichtung mit Chip-Size-Package, das heißt eine CSP-Vorrichtung. Somit beträgt, in Draufsicht auf die mindestens eine Chipoberseite gesehen, eine Grundfläche der Halbleitervorrichtung zum Beispiel höchstens das Doppelte oder Dreifache einer Grundfläche des mindestens einen Halbleiterchips, der in der Halbleitervorrichtung enthalten ist.
  • Gemäß mindestens einer Ausführungsform ist der optionale Distanzkörper in direktem Kontakt mit dem mindestens einen Abdeckungskörper angeordnet. Ansonsten kann zwischen dem Abdeckungskörper und dem Distanzkörper eine Zwischenschicht vorgesehen sein, zum Beispiel eine metallische Schicht oder ein metallischer Schichtstapel. Wahlweise weist der Distanzkörper in einem Bereich über dem Abdeckungskörper eine konstante Dicke auf.
  • Gemäß mindestens einer Ausführungsform stehen die Kontaktstücke in direktem Kontakt mit dem Distanzkörper. Die Kontaktstücke können vollständig durch den Distanzkörper verlaufen. Es ist möglich, dass die Kontaktstücke, in Draufsicht auf die jeweilige Chipoberseite gesehen, auf den zugehörigen Halbleiterchip begrenzt sind.
  • Gemäß mindestens einer Ausführungsform ist der Abdeckungskörper der mindestens einen Halbleitervorrichtung aus einem Prepreg hergestellt. Somit kann der Abdeckungskörper eine in einem organischen Material eingebettete Faserverstärkung umfassen.
  • Gemäß mindestens einer Ausführungsform ist das Leistungshalbeitermodul dazu konfiguriert, mittels der Leiterplatte von außen elektrisch kontaktiert zu werden. Das heißt, das Leistungshalbeitermodul kann nur mittels der Leiterplatte elektrisch kontaktiert werden. Die einzigen Außenflächen des Leistungshalbeitermoduls, die mit dem mindestens einen Halbleiterchip in elektrischem Kontakt stehen, können sich deshalb auf der Leiterplatte befinden. Solche Außenflächen können zum Beispiel durch metallische elektrische Anschlüsse realisiert werden.
  • Gemäß mindestens einer Ausführungsform bedeckt die Leiterplatte, in Draufsicht auf die mindestens eine Chipoberseite gesehen, teilweise oder vollständig die mindestens eine Halbleitervorrichtung und/oder den Distanzkörper. Der Distanzkörper und die Leiterplatte könnten kongruent zueinander sein. Die mindestens eine Halbleitervorrichtung kann, in Draufsicht auf die Chipoberseite gesehen, von der Leiterplatte und/oder von dem Distanzkörper vollständig umgeben sein.
  • Gemäß mindestens einer Ausführungsform umfasst die Leiterplatte ferner elektrische Leitungen. Die elektrischen Anschlüsse können mittels der elektrischen Leitungen mit den Kontaktstücken elektrisch verbunden sein. Es ist möglich, dass die elektrischen Anschlüsse mit den elektrischen Leitungen mit den elektrischen Kontaktflächen elektrisch direkt verbunden sind. Ansonsten kann mindestens eine Zwischenelektronik wie eine integrierte Schaltung für Steuerungs- und/oder Sensorzwecke zwischen den Kontaktstücken und den elektrischen Anschlüssen vorgesehen sein.
  • Gemäß mindestens einer Ausführungsform sind einige der Kontaktstücke gemeinsam nur einem der oberen Chipkontakte elektrisch zugeordnet. Somit sind der jeweilige obere Chipkontakt oder die jeweiligen Chipkontakte durch mehrere Kontaktstücke elektrisch verbunden.
  • Gemäß mindestens einer Ausführungsform befinden sich die Kontaktstücke, in Draufsicht auf die mindestens eine Chipoberseite gesehen, vollständig innerhalb des oberen Chipkontakts oder innerhalb des Abdeckungskörperkontakts, dem sie zugeordnet sind. Somit kann eine kleine Grundfläche realisiert werden.
  • Alle Kontaktstücke können vom gleichen Typ sein. Ansonsten können verschiedene Typen von Kontaktstücken in dem Leistungshalbeitermodul kombiniert werden.
  • Gemäß mindestens einer Ausführungsform beträgt eine Dicke des Distanzkörpers oben auf der mindestens einen Chipoberseite mindestens 0,2 mm oder mindestens 0,4 mm und/oder höchstens 2 mm oder höchstens 5 mm. Durch Verwendung der Kontaktstücke können somit vergleichsweise dicke Distanzkörper erzielt werden.
  • Gemäß mindestens einer Ausführungsform umfasst die mindestens eine Halbleitervorrichtung einen Chipträger, weist der Chipträger eine erste elektrisch leitende Trägerschicht auf und ist der mindestens eine Halbleiterchip auf der ersten elektrisch leitenden Trägerschicht leitend verbunden. Die erste elektrisch leitende Trägerschicht ragt, in Draufsicht auf die mindestens eine Chipoberseite gesehen, über die mindestens eine zugehörige Halbleitervorrichtung hinaus. Der Chipträger und der Abdeckungskörper können bündig miteinander abschließen.
  • Gemäß mindestens einer Ausführungsform verläuft ein zusätzliches Kontaktpodest von der ersten elektrisch leitenden Trägerschicht durch den Abdeckungskörper, von dem Halbleiterchip entfernt, zu der Abdeckungskörperoberseite und steht mit mindestens einem der Abdeckungskörperkontakte in elektrischem Kontakt. Mittels solch eines Kontaktpodests kann der Chipträger zur Verdrahtung verwendet werden.
  • Gemäß mindestens einer Ausführungsform umfasst der Chipträger ferner eine elektrisch isolierende Trägerschicht. Zum Beispiel trennt die elektrisch isolierende Trägerschicht die erste elektrisch leitende Trägerschicht von dem Substrat.
  • Gemäß mindestens einer Ausführungsform weist mindestens eines der Kontaktstücke, in einer Querschnittsansicht senkrecht zu der Abdeckungskörperoberseite gesehen, eine L-Form auf. Somit umfasst das Kontaktstück ein erstes Gebiet parallel zu der Abdeckungskörperoberseite und ein zweites Gebiet senkrecht zu der Abdeckungskörperoberseite. Der Begriff ,parallel` und ,senkrecht` kann sich auf eine Toleranz von höchstens 30°, von höchstens 15° oder von höchstens 5° beziehen. Die jeweilige Schweißnaht verbindet das erste Gebiet und den zugehörigen Abdeckungskörperkontakt.
  • Gemäß mindestens einer Ausführungsform umfasst mindestens eines der Kontaktstücke eine Beschichtung. Die Beschichtung kann zum Beispiel als eine Antireflexionsschicht für zum Laserschweißen verwendete Laserstrahlung konfiguriert sein. Die Beschichtung kann aus mindestens einem Metall, wie Ni, bestehen. Eine Dicke der Beschichtung beträgt zum Beispiel mindestens 0,1 µm und/oder höchstens 10 µm. Die Beschichtung kann auf Stellen des Kontaktstücks beschränkt sein, die für die Laserstrahlung freigelegt sind. Ansonsten kann das mindestens eine Kontaktstück auf allen Flächen vollständig mit der Beschichtung versehen sein. Mit anderen Worten ist die Beschichtung eine Antireflexionsbeschichtung. Somit ist eine Reflektivität der Beschichtung für die Laserstrahlung geringer als eine entsprechende Reflektivität eines Basismaterials des jeweiligen Kontaktstücks, das Basismaterial kann Cu sein.
  • Gemäß mindestens einer Ausführungsform sind mindestens ein oder einige oder alle der Kontaktstücke für eine elektrische Steckverbindung konfiguriert, um den mindestens einen zugehörigen Halbleiterchip elektrisch zu kontaktieren. Zum Beispiel können die jeweiligen Kontaktstücke in eine PCB eingesteckt sein. Es ist möglich, dass zusätzlich zu dem Einstecken eine andere Kontakttechnik, wie Löten, vorliegt.
  • Gemäß mindestens einer Ausführungsform umfasst das Leistungshalbeitermodul mehrere Halbleitervorrichtungen. Zum Beispiel gibt es mindestens zwei oder mindestens vier oder mindestens acht der Halbleitervorrichtungen. Alternativ oder zusätzlich gibt es höchstens 40 oder höchstens 20 oder höchstens zwölf der Halbleitervorrichtungen. In Draufsicht auf die Chipoberseiten gesehen, können die Halbleitervorrichtungen auf eine nicht überlappende Weise nebeneinander angeordnet sein.
  • Gemäß mindestens einer Ausführungsform sind alle Halbleitervorrichtungen durch den einen Distanzkörper bedeckt. Zum Beispiel sind alle Halbleitervorrichtungen zwischen dem Substrat und dem Distanzkörper eingebettet.
  • Das Leistungshalbeitermodul ist zum Beispiel ein Leistungsmodul zum Umwandeln von Gleichstrom von einer Batterie in Wechselstrom für einen Elektromotor, beispielsweise in Fahrzeugen, wie Hybridfahrzeugen oder Plug-in-Elektrofahrzeugen.
  • Zusätzlich wird ein Verfahren zur Herstellung des Leistungshalbeitermoduls bereitgestellt. Mittels des Verfahrens wird ein Leistungshalbleitermodul wie in Verbindung mit mindestens einer der oben angeführten Ausführungsformen angegeben hergestellt. Merkmale des Leistungshalbleitermoduls werden daher auch für das Verfahren offenbart, und umgekehrt.
  • Bei mindestens einer Ausführungsform ist das Verfahren zur Herstellung des Leistungshalbleitermoduls bestimmt und umfasst die folgenden Verfahrensschritte, zum Beispiel in der angegebenen Reihenfolge:
    1. A) Bereitstellen der mindestens einen Halbleitervorrichtung und mehrerer Kontaktstücke (3), die elektrisch leitend sind, und
    2. B) Bonden der Kontaktstücke an die Abdeckungskörperkontakte mittels Laserschweißen.
  • Nachfolgend werden anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen eine Halbleitervorrichtung, ein Leistungshalbleitermodul und ein Verfahren, die hier beschrieben werden, näher erläutert. Elemente, die in den einzelnen Figuren gleich sind, sind mit den gleichen Bezugszeichen bezeichnet. Die Beziehungen zwischen den Elementen sind nicht maßstabsgetreu gezeigt, sondern es können stattdessen einzelne Elemente übertrieben groß gezeigt sein, um das Verständnis zu fördern.
  • In den Figuren zeigen:
    • 1 eine schematische Schnittansicht eines Ausführungsbeispiels einer Halbleitervorrichtung für ein Leistungshalbleitermodul, das hier beschrieben wird,
    • 2 eine schematische Schnittansicht parallel zu einer Chipoberseite eines Ausführungsbeispiels einer Halbleitervorrichtung für ein Leistungshalbleitermodul, das hier beschrieben wird,
    • 3 eine schematische Draufsicht eines Ausführungsbeispiels einer Halbleitervorrichtung für ein Leistungshalbleitermodul, das hier beschrieben wird,
    • 4 eine schematische Schnittansicht eines Ausführungsbeispiels einer Halbleitervorrichtung für ein Leistungshalbleitermodul, das hier beschrieben wird,
    • 5 eine schematische Schnittansicht eines Verfahrensschritts eines Ausführungsbeispiels eines Herstellungsverfahrens für ein Leistungshalbeitermodul, das hier beschrieben wird,
    • 6 bis 9 schematische Schnittansichten von Ausführungsbeispielen von Leistungshalbeitermodulen, die hier beschrieben werden, und
    • 10 eine schematische perspektivische Ansicht eines Ausführungsbeispiels eines Leistungshalbleitermoduls, das hier beschrieben wird.
  • 1 stellt ein Ausführungsbeispiel einer Halbleitervorrichtung 1 für ein Leistungshalbeitermodul 10 dar. Die Halbleitervorrichtung 1 umfasst einen Halbleiterchip 2, der zum Beispiel ein MOSFET, ein MISFET ein IGBT, ein BJT, ein GTO, ein GCT oder ein JFET ist. Der Halbleiterchip 2 kann ein Chip einer Hochspannungsklasse sein und kann für Spannungen von mindestens 0,4 kV oder von mindestens 1,2 kV konfiguriert sein. Die Halbleitervorrichtung 1 enthält möglicherweise nur einen Halbleiterchip 2, wie in 1 gezeigt ist, aber es können auch mehrere Halbleiterchips 2, zum Beispiel höchstens fünf Halbleiterchips 2, des gleichen oder auch unterschiedlichen Typs vorgesehen sein.
  • Des Weiteren enthält die Halbleitervorrichtung 1 einen Abdeckungskörper 23. Zum Beispiel ist der Abdeckungskörper 23 ein Prepreg oder ein geformter Körper, der ein Polymer wie ein Epoxid enthält. Der Abdeckungskörper 23 steht mit Chipseitenwänden und auch mit einer Chipoberseite 20 in direktem Kontakt. Eine Dicke T des Abdeckungskörpers 23 oben auf der Chipoberseite 20 beträgt zum Beispiel 0,1 mm. Kontaktpodeste 22 verlaufen durch den Abdeckungskörper 23.
  • An der Chipoberseite 20 befinden sich obere Chipkontakte 21, die auch als Bondpads bezeichnet werden. Die oberen Chipkontakte 21 können Metallisierungen sein, die mit einem Halbleiterkörper des Halbleiterchips 2 in direktem Chipkontakt stehen. Die oberen Chipkontakte 21 können verschiedene Größen und/oder Umrisse aufweisen. Die Kontaktpodeste 22 gehen von den oberen Chipkontakten 21 aus. Es können mehr als ein Kontaktpodest 22 pro oberem Chipkontakt 21 vorgesehen sein. Als Option ist der größere obere Chipkontakt 21, zum Beispiel ein Source- oder Drain-Kontakt, mit mehreren der Kontaktpodeste 22 versehen, während der kleinere obere Chipkontakt 21, zum Beispiel ein Gate-Kontakt, mit nur einem Kontaktpodest 22 versehen ist. Abweichend von 1 können auch drei oder mehr als drei obere Chipkontakte 21 vorgesehen sein, oder es kann auch nur ein oberer Chipkontakt 21 vorgesehen sein.
  • Die Kontaktpodeste 22 können durch Bohren von Löchern in dem zuvor fertiggestellten Abdeckungskörper 23, zum Beispiel durch Laserbohren, hergestellt werden. Dann kann eine Metallkeimschicht gesputtert werden, nicht gezeigt. Dann werden die Löcher beispielsweise durch Plattieren gefüllt, und es entstehen die Kontaktpodeste 22, auch als Vias bezeichnet.
  • Als eine Alternative können die Kontaktpodeste 22 zunächst an die Chipoberseite 20 gebondet werden, und anschließend wird der Abdeckungskörper 23, zum Beispiel durch Formen, gebildet. In diesem Fall können die Kontaktpodeste 22 Metallkörper sein, die durch Löten oder Sintern an dem jeweiligen Chipkontakt 21 angebracht sind.
  • Auf einer Abdeckungskörperoberseite 26 des Abdeckungskörpers 23, von dem Halbleiterchip 2 entfernt, sind Abdeckungskörperkontakte 60 vorgesehen. Die Abdeckungskörperkontakte 60 sind in jedem Fall eine metallische Schicht oder auch ein metallischer Schichtstapel. Die Abdeckungskörperkontakte 60 stehen über dem Abdeckungskörper 23 hervor.
  • Die oberen Chipkontakte 21 können vergleichsweise dünn sein, zum Beispiel eine Dicke von mindestens 1 µm und höchstens 10 µm aufweisen. Im Gegensatz dazu können die Abdeckungskörperkontakte 60 relativ dick sein und können zum Beispiel eine Dicke von mindestens 80 µm und/oder höchstens 250 µm aufweisen.
  • Zum Beispiel sind die Abdeckungskörperkontakte 60 analog zu den oberen Chipkontakten 21 elektrisch strukturiert. Somit kann es pro oberem Chipkontakt 21 genau einen elektrischen Abdeckungskörperkontakt 60 geben. Der jeweilige Abdeckungskörperkontakt 60 und der zugehörige obere Chipkontakt 21 können verglichen mit den 2 und 3 jedoch unterschiedliche Grundflächen haben.
  • In dem Ausführungsbeispiel von 2 sind fünf obere Chipkontakte 21 verschiedener Größe vorhanden. Zum Beispiel ist der kleinste obere Chipkontakt 21 für einen Gate-Kontakt vorgesehen, und die vier größeren oberen Chipkontakte 21 sind für Source- und/oder Drain-Kontakte oder für Source- und/oder Kollektor-Kontakte vorgesehen.
  • Die Abmessungen D1, D2, D3 der oberen Chipkontakte 21 und der Chipoberseite 20 betragen, in Draufsicht auf die Chipoberseite 20 gesehen, zum Beispiel 0,3 mm, 0,7 mm bzw. 4,8 mm. Ein Randgebiet der Chipoberseite 20 um die oberen Chipkontakte 21 herum und frei von den oberen Chipkontakten 21 weist eine Breite D4 von beispielsweise mindestens 0,5 mm auf.
  • Gemäß 3 weisen auf der Abdeckungskörperoberseite 26 der Halbleitervorrichtung von 2 die Abdeckungskörperkontakte 60 eine andere Form auf und haben andere Größen als die oberen Chipkontakte 21. Zum Beispiel betragen die Abmessungen D5, D6, D7, D8 der Abdeckungskörperkontakte 60 und der Abdeckungskörperoberseite 26 1,5 mm, 4,8 mm, 6,8 mm bzw. 7,5 mm.
  • Die Abmessungen D1-D8, wie in den vorherigen Abschnitten angeführt, können für alle Ausführungsbeispiele gelten, zum Beispiel mit einer Toleranz von höchstens einem Faktor von 3 oder von höchstens einem Faktor von 1,5.
  • Somit können mittels der Kontaktpodeste 22 und der Abdeckungskörperkontakte 60 Kontaktflächen gebildet werden, die nicht zwangsweise die Formen und/oder Größen der oberen Chipkontakte 21 aufweisen. Jedoch können durch die Abdeckungskörperkontakte 60 gebildete Kontaktflächen einen Mindestabstand zu den Rändern des Abdeckungskörpers 23 haben, der, in Draufsicht gesehen, ein Mindestabstand zu den Rändern der Chipoberseite 20 der oberen Chipkontakte 21 ist oder mindestens ist. Mit anderen Worten sind, in Draufsicht auf die oberen Chipkontakte 21 gesehen, die Abdeckungskörperkontakte 60 weiter entfernt oder höchstens so weit entfernt wie der jeweilige obere Chipkontakt 21 zu den Rändern der Chipoberseite 20. Wie in den 2 und 3 ist insbesondere eine äußere Kontur der Abdeckungskörperkontakte 60 kongruent mit der Chipoberseite 20. Somit kann die Halbleitervorrichtung 1 für Spannungen von beispielsweise bis zu 1,7 kV konfiguriert sein.
  • Durch die große Dicke der Abdeckungskörperkontakte 60 und durch Vorsehen einer Größe der Abdeckungskörperkontakte 60 von beispielsweise mindestens 1 × 1 mm2, in Draufsicht auf die Abdeckungskörperoberseite gesehen, sind die Abdeckungskörperkontakte 60 für Laserschweißen geeignet.
  • Die Halbleitervorrichtung 1 kann ein Chip-Sized-Package, kurz CSP, sein. Somit sind laterale Abmessungen der Gesamthalbleitervorrichtung 1 mit lateralen Abmessungen des Halbleiterchips 2 vergleichbar. Lateral kann eine parallel zu der Abdeckungskörperoberseite 26 verlaufende Richtung bedeuten. Zum Beispiel beträgt eine Breite des Abdeckungskörpers 23 an den Seitenwänden des Halbleiterchips 2 höchstens 50% oder höchstens 25% einer Randlänge der Chipoberseite 20. Die Randlänge der Chipoberseite 20 beträgt zum Beispiel mindestens 1 mm oder mindestens 2 mm und/oder höchstens 2 cm oder höchstens 1 cm. In Draufsicht gesehen, kann/können der Halbleiterchip 2 und/oder der Abdeckungskörper 23 eine rechteckige oder eine quadratische Form aufweisen.
  • Wahlweise beinhaltet die Halbleitervorrichtung 1 einen Chipträger 8, an dem, zum Beispiel durch Löten oder Sintern, der mindestens eine Halbleiterchip 2 angebracht ist. Der Chipträger 8 kann ein metallischer Leiterrahmen sein, der zum Beispiel aus Kupfer oder einer Kupferlegierung hergestellt ist. Eine Dicke des Chipträgers 8 beträgt zum Beispiel mindestens 0,1 mm und/oder höchstens 1 mm. In der lateralen Richtung kann der Chipträger 8 bündig mit dem Abdeckungskörper 23 abschließen. Somit kann durch den Chipträger 8 eine von der Abdeckungskörperoberseite 26 entfernte Vorrichtungsunterseite 25 gebildet werden. Der Chipträger 8 kann ein elektrischer Kontakt der Halbleitervorrichtung 1 sein.
  • In 4 wird ein anderes Ausführungsbeispiel der Halbleitervorrichtung 1 dargestellt. In diesem Fall muss der Abdeckungskörper 23 kein geformter oder gegossener Körper sein, sondern kann alternativ aus einer Gasphase erzeugt sein. Somit kann die Dicke T mindestens 1 µm und/oder höchstens 0,1 mm betragen. Dementsprechend sind keine Kontaktpodeste erforderlich, und die oberen Chipkontakte 21 und die jeweiligen Abdeckungskörperkontakte 60 können in jedem Fall einstückig ausgebildet sein.
  • Zum Beispiel können die oberen Chipkontakte 21 bündig mit der Abdeckungskörperoberseite 26 abschließen, und die Abdeckungskörperkontakte 60 sind oben auf der Abdeckungskörperoberseite 26 angebracht. Es ist möglich, dass sich sie die Abdeckungskörperkontakte 60 auf der Abdeckungskörperoberseite 26 erstrecken und somit den Abdeckungskörper 23 teilweise bedecken.
  • Das Design ohne Kontaktpodeste oben auf der Chipoberseite 20 kann auch in allen anderen Ausführungsbeispielen verwendet werden.
  • Als eine Option kann der Chipträger 8 lateral über den Halbleiterchip 2 hinaus hervorstehen. Zum Beispiel ist der Chipträger 8 ein Leiterrahmen. Folglich kann neben dem Halbleiterchip 2 das Kontaktpodest 22 vorgesehen sein, das durch den Abdeckungskörper 26 verläuft und mit einem der Abdeckungskörperkontakte 60 verbunden ist. Somit kann die Halbleitervorrichtung 1 eine Flipchip-Vorrichtung sein. Das gleiche gilt für alle anderen Ausführungsbeispiele.
  • Ansonsten kann das gleiche wie für die 1 bis 3 auch für 4 gelten.
  • In 5 wird ein Herstellungsverfahren für ein Leistungshalbeitermodul 10 dargestellt. Das Modul 10 umfasst mindestens eine Halbleitervorrichtung 1, zum Beispiel eine Vorrichtung mit Chip-Size-Package. Als eine Option umfasst das Modul 10 ein Substrat, nicht gezeigt, auf dem die mindestens eine Halbleitervorrichtung 1 montiert ist.
  • Als Erstes wird die mindestens eine Halbleitervorrichtung 1, die die Abdeckungskörperkontakte 60 umfasst, bereitgestellt. Als Zweites werden mittels fokussierter Laserstrahlung L die Kontaktstücke 3 auf die Abdeckungskörperkontakte 60 lasergeschweißt. Daher erwärmt die Laserstrahlung L die Kontaktstücke 3 sowie die Abdeckungskörperkontakte 60, so dass die Kontaktstücke 3 und die Abdeckungskörperkontakte 60 an ihren jeweiligen Flächen schmelzen. Somit bildet sich während des Abkühlens eine Schweißnaht 36, und die Kontaktstücke 3 und die Abdeckungskörperkontakte 60 werden miteinander verbunden. Während des Schweißens wird der Halbleiterchip 2 durch den Abdeckungskörper 23 mechanisch und/oder thermisch geschützt, und der Abdeckungskörper 23 kann den Halbleiterchip 2 vor durch Schweißen erzeugten Verunreinigungen schützen.
  • Zum Beispiel sind die Kontaktstücke 3 Leiterrahmen oder Leiterrahmenteile. Alternativ können die Kontaktstücke 3 auch Pins oder Klemmen oder Federn, nicht gezeigt, sein.
  • Zum Beispiel weisen die Kontaktstücke 3 jeweils ein erstes Gebiet 31, parallel zu der Abdeckungskörperoberseite 26, und ein zweites Gebiet 32, senkrecht zu der Abdeckungskörperoberseite 26, auf. Somit können die Kontaktstücke 3, im Querschnitt gesehen, L-förmig sein. In diesem Fall sind die Kontaktstücke 3 zum Beispiel Leiterrahmen.
  • Als eine Option können dickere Kontaktstücke 3 zum Beispiel für Drain- und Source-Kontakte konfiguriert sein, und es kann ein dünneres Kontaktstück 3 für einen Gate-Kontakt vorhanden sein. Somit können die Abmessungen der Kontaktstücke 3 an die elektrische Last, für die sie bestimmt sind, angepasst sein.
  • Als eine weitere Option kann eine Beschichtung 33 mindestens auf einer Seite der Kontaktstücke 3, die der mindestens einen Halbleitervorrichtung 1 abgekehrt ist, vorhanden sein. Zum Beispiel ist die Beschichtung 33 auf eine obere Fläche der von der Schweißnaht 36, auf die die Laserstrahlung L fokussiert ist, entfernten ersten Gebiete 31 beschränkt. Die Beschichtung 33 kann eine Plattierung sein, um die Reflexion der ankommenden Laserstrahlung L zu reduzieren. Eine Ni-Plattierung ist eine mögliche Implementierung. Solch eine Beschichtung 33 kann auch in allen anderen Ausführungsbeispielen vorhanden sein.
  • Wie in 5 dargestellt ist, umfasst der Chipträger 8 zum Beispiel eine erste elektrisch leitende Trägerschicht 81, eine elektrisch isolierende Trägerschicht 82 und eine zweite elektrisch leitende Trägerschicht 83. Somit kann der Chipträger 8 ein DBC-Substrat sein. Mittels solch eines Chipträgers 8 kann der Halbleiterchip 2 von der Vorrichtungsunterseite 25 elektrisch isoliert sein. Solch ein Chipträger 8 kann auch in allen anderen Ausführungsbeispielen verwendet werden. Natürlich können statt der in 5 gezeigten Halbleitervorrichtung 1 auch die Halbleitervorrichtungen der 1 bis 4 verwendet werden.
  • Obgleich in 5 Laserschweißen verwendet wird, können auch andere Arten von Schweißen verwendet werden.
  • Ansonsten kann das Gleiche wie für die 1 bis 4 auch für 5 gelten.
  • 6 zeigt ein Leistungshalbeitermodul 10 mit den lasergeschweißten Kontaktstücken 3 auf zwei CSP-Halbleitervorrichtungen 1, zum Beispiel für eine High-Side und eine Low-Side eines Halbbrückenwechselrichters. In diesem Fall umfasst das Chip-Pre-Package den elektrisch isolierenden Chipträger 8, zum Beispiel ein DBC-Substrat, ein AMB-Substrat oder ein IMS. Die Halbleitervorrichtungen können wie in 5 dargestellt konfiguriert sein.
  • Das Modul 10 kann des Weiteren eine Leiterplatte 5 beinhalten, die in 6 in einem noch nicht vollständig montierten Zustand gezeigt wird. Die Leiterplatte 5 kann elektrische Leitungen, nicht gezeigt, zwischen elektrischen Eingängen 53 für die Kontaktstücke 3 und elektrischen Anschlüssen 51 umfassen, um die Leiterplatte 5 extern zu kontaktieren. Solch ein Aufbau ermöglicht eine obere Kontaktierung der Halbleitervorrichtungen 1 mit einer Leistung-PCB für Leistungs- und Signal-Umleitung.
  • Zum Beispiel wird die Leiterplatte 5 durch Einstecken der Kontaktstücke 3 in die elektrischen Eingänge 53 mit den Halbleitervorrichtungen 1 verbunden. Dem Schritt kann wahlweise ein weiterer Kontaktierungschritt, wie Löten, folgen.
  • Als eine Option sind die Halbleitervorrichtungen 1 auf einer Wärmesenke 77 montiert, die als ein Substrat 7 dienen könnte und die auch ein Kühler sein könnte. Die Halbleitervorrichtungen 1 können mittels einer Bondschicht 77, die zum Beispiel mittels Löten, Sintern oder Kleben hergestellt wird, mit dem Substrat 7 verbunden sein. Solch ein Substrat 7 und solch eine Bondschicht 77 können auch in allen anderen Ausführungsbeispielen vorhanden sein.
  • Als eine weitere Option umfasst das Leistungshalbeitermodul 10 einen Distanzkörper 4. Der Distanzkörper 4 besteht zum Beispiel aus einen Silikongel oder auch aus einem Kunststoff wie Epoxid. Der Distanzkörper 4 könnte durch Gießen oder Formen hergestellt sein. Des Weiteren weist der Distanzkörper 4 eine vergleichsweise große Dicke S auf, die die Dicke T des Abdeckungskörpers 23 effektiv vergrößert. Der Distanzkörper 4 kann direkt an den Abdeckungskörper 23 gebondet sein. Zum Beispiel liegt die Dicke S des Distanzkörpers 4 zwischen 0,2 mm und 3 mm, jeweils einschließlich, oder zwischen 0,3 mm und 2 mm, jeweils einschließlich. Die Kontaktstücke 3 stehen von dem Distanzkörper 4 hervor. Es ist möglich, dass der Distanzkörper 4 selbst als das Substrat 7 dienen kann, wenn er mechanisch stabil genug ist, so dass die Wärmesenke 75 und/oder die Leiterplatte 5 weggelassen werden können.
  • Ansonsten kann das Gleiche wie für die 1 bis 5 auch für 6 gelten.
  • Gemäß 7 umfassen die Halbleitervorrichtungen 1 den leitenden Chipträger 8, zum Beispiel einen Leiterrahmen. Um elektrische Kurzschlüsse zu verhindern, ist die Wärmesenke 75 somit mittels der elektrisch isolierenden Bondschicht 77, zum Beispiel eines Wärmeleitmaterials, kurz TIM (Thermal Interface Material), an die Halbleitervorrichtungen 1 gebondet.
  • Ansonsten kann das Gleiche wie 6 auch für 7 gelten.
  • Gemäß 8 ist das Substrat 7 für die Halbleitervorrichtungen 1 ein DBC-Substrat. Somit umfasst das Substrat 7 eine obere Metallisierung 71, eine Isolierzwischenschicht 72, zum Beispiel aus einem keramischen Material, und eine untere Metallisierung 75, die mit der optionalen Wärmesenke 75 verbunden ist. Somit sind die Halbleitervorrichtungen 1 mittels des Substrats 7 elektrisch von der Wärmesenke 75 isoliert.
  • Ansonsten kann das Gleiche wie für die 6 und 7 auch für 8 gelten.
  • In dem Ausführungsbeispiel von 9 umfasst die Leiterplatte 5 selbst die Kontaktstücke 3. Das heißt, die Kontaktstücke 3 können ein integraler Teil der Leiterplatte 5 sein. Somit kann die Leiterplatte 5 die Abdeckungskörper 23 oder die oberen Chipkontakte 21 berühren, oder ein Abstand zwischen der Leiterplatte 5 und den Abdeckungskörpern 23 oder den oberen Chipkontakten 21 beträgt zum Beispiel höchstens 0,1 mm oder höchstens 0,2 mm.
  • Mit anderen Worten ist die dicke Metall-PCB 5 direkt auf die CSP-Pre-Package-Halbleitervorrichtungen 1 lasergeschweißt. Dadurch wird die Anordnung weiter vereinfacht, da sie jegliche Leistungs-/Signal-Zwischenanschlüsse unnötig macht. Des Weiteren würde sie das erforderliche Volumen des Moduls 10 reduzieren.
  • Als eine Option kann eine Halbleitervorrichtung 1 wie in 1 mit einem unteren Kontakt verwendet werden, der nicht zu der Abdeckungskörperoberseite 26 geführt ist. In diesem Fall kann ein Kontaktpodest, nicht gezeigt, vorhanden sein, das von der oberen Metallisierung 71 zu der Abdeckungskörperoberseite 26 verläuft, so dass das Substrat 7 auch für Verdrahtung verwendet werden könnte. Das Gleiche gilt für alle anderen Ausführungsbeispiele des Moduls 10.
  • Ansonsten kann das Gleiche wie für die 6 bis 8 auch für 9 gelten.
  • Ein anderes Ausführungsbeispiel des Moduls 10 ist in 10 gezeigt. Um die Zeichnung zu vereinfachen, sind in 10 die Kontaktstücke und die Leiterplatte oder die Leiterplatten nicht gezeigt.
  • Gemäß 10 sind mehrere der Halbleitervorrichtungen 1 vorhanden, die zum Beispiel Leistungsvorrichtungen sind. Ferner sind zusätzliche Halbleitervorrichtungen 1', zum Beispiel Steuervorrichtungen, vorhanden, die verglichen mit den Halbleitervorrichtungen 1 keine signifikante elektrische Leistung tragen. Als eine Option können die Halbleitervorrichtungen 1 an einen zusätzlichen Träger 9 gebondet sein. Es können mehrere zusätzliche Kontakte 65 auf dem Substrat 7 und auf dem zusätzlichen Träger 9 vorhanden sein. Zum Beispiel sind die Halbleitervorrichtungen 1 auf dem zusätzlichen Träger 9 und der Kontakt 65 in Verlängerung des zusätzlichen Trägers 9 mit Kontaktstücken für hohe Ströme versehen, während die zusätzlichen Halbleitervorrichtungen 1` und die anderen Kontakte 65 mit Kontaktstücken für niedrige Leistung, wie dem Kontaktstück 3 in 6 ganz rechts, für einen Gate-Kontakt versehen sind.
  • Somit können mehrere Leiterplatten, nicht gezeigt, vorhanden sein, die für hohe Leistung bzw. niedrige Leistung konfiguriert sind, um die Vorrichtungen 1, 1' zu verbinden. Ansonsten ist nur eine Leiterplatte vorhanden, die die Verdrahtung für alle Vorrichtungen 1, 1' umfasst. Mit dem hier beschriebenen Konzept kann eine komplexe Verdrahtung realisiert werden, während die elektrische Verbindung effizient gehalten wird.
  • Das heißt, es kann eine Leiterrahmen-basierte Zusammenschaltung von Leistungssignalen vorhanden sein, und Gate- und andere zusätzliche Signalverbindungen können auch als lasergebondete Kontaktstücke realisiert sein. Dies ermöglicht ein sehr kompaktes Leistungshalbleitermoduldesign, zum Beispiel für Kraftfahrzeuganwendungen, unter Verwendung mehrerer kostengünstiger lasergebondeter Leiterrahmen für die Kontaktstücke, wodurch kein Erfordernis für Drahtbonds und sogar Anschluss-Bonding besteht, wenn die Kontaktstücke gleichzeitig auch für die äußeren Anschlussverbindungen verwendet werden.
  • Ansonsten gilt das Gleiche wie für die 1 bis 9 auch für 10.
  • Die in dieser Offenbarung beschriebenen Ausführungsbeispiele werden durch die unter Bezugnahme auf die Ausführungsbeispiele angeführte Beschreibung nicht eingeschränkt. Vielmehr kommt in Betracht, dass die Offenbarung jegliches neue Merkmal und jegliche Kombination von Merkmalen, einschließlich insbesondere jegliche Kombination von Merkmalen in den Ansprüchen, umfasst, selbst wenn dieses Merkmal oder diese Kombination nicht selbst in den Ansprüchen oder Ausführungsbeispielen explizit angeführt wird.
  • Diese Patentanmeldung beansprucht die Priorität der europäischen Patentanmeldung 2021 2521.7-1212 , deren Offenbarungsinhalt hiermit durch Bezugnahme aufgenommen ist.
  • Bezugszeichenliste
    • 1
    Halbleitervorrichtung
    1'
    Zusätzliche Halbleitervorrichtung
    10
    Leistungshalbeitermodul
    2
    Halbleiterchip
    20
    Chipoberseite
    21
    oberer Chipkontakt
    22
    Kontaktpodest
    23
    Abdeckungskörper
    25
    Vorrichtungsunterseite
    26
    Abdeckungskörperoberseite
    3
    Kontaktstück
    31
    erstes Gebiet
    32
    zweites Gebiet
    33
    Beschichtung
    36
    Schweißnaht
    4
    Distanzkörper
    5
    Leiterplatte
    51
    elektrischer Anschluss
    53
    elektrischer Eingang
    60
    Abdeckungskörperkontakt
    65
    zusätzlicher Kontakt
    7
    Substrat
    71
    obere Metallisierung
    72
    Isolierschicht
    73
    untere Metallisierung
    75
    Wärmesenke
    77
    Bondschicht
    8
    Chipträger
    81
    erste elektrisch leitende Trägerschicht
    82
    elektrisch isolierende Trägerschicht
    83
    zweite elektrisch leitende Trägerschicht
    9
    zusätzlicher Träger
    D..
    Abmessung
    L
    Laserstrahlung
    S
    Dicke des Distanzkörpers oben auf der Chipoberseite
    T
    Dicke des Abdeckungskörpers oben auf der Chipoberseite
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 2008/0211070 A1 [0003]
    • CN 103996666 A [0004]
    • CN 104201114 A [0005]
    • US 2013/0134589 A1 [0005]
    • US 2013/0277704 A1 [0005]
    • EP 2021252171212 [0128]

Claims (14)

  1. Leistungshalbleitermodul (10), umfassend: - mindestens eine Halbleitervorrichtung (1) und - mehrere Kontaktstücke (3), die elektrisch leitend sind, wobei die Halbleitervorrichtung (1) Folgendes umfasst: - einen Halbleiterchip (2), der eine Chipoberseite (20) und obere Chipkontakte (21) an der Chipoberseite (20) aufweist, - einen Abdeckungskörper (23), der elektrisch isolierend ist und in dem der Halbleiterchip (2) aufgenommen ist, und - Abdeckungskörperkontakte (60), die sich an einer von dem Halbleiterchip (2) entfernten Abdeckungskörperoberseite (26) befinden, wobei - die Abdeckungskörperkontakte (60) mit dem Halbleiterchip (2) in elektrischem Kontakt stehen und direkt auf den oberen Chipkontakten (21) angebracht sind oder direkt auf Kontaktpodesten (22) angebracht sind, die die Abdeckungskörperkontakte (60) und die oberen Chipkontakte (21) verbinden, oder einstückig mit dem jeweiligen oberen Chipkontakt (21) gebildet sind, - die Abdeckungskörperkontakte (60) und die Kontaktstücke (3) miteinander verschweißt sind,-Abdeckungskörperkontakte (60), mindestens so weit von den Rändern des Abdeckungskörpers (23) entfernt sind, wie der mindestens eine zugehörige obere Chipkontakt (21) von den Rändern der Chipoberseite (20) entfernt ist, - die Kontaktstücke (3) für eine elektrische Steckverbindung zum elektrischen Kontaktieren des mindestens einen zugehörigen Halbleiterchips (2) konfiguriert sind.
  2. Leistungshalbleitermodul (10) nach dem vorhergehenden Anspruch, wobei - die Chipoberseite (20) durch die Abdeckungskörperkontakte (60) zusammen mit dem Abdeckungskörper (23) vollständig bedeckt ist, um den Halbleiterchip (2) zu schützen, - ein Maß mindestens eines der Abdeckungskörperkontakte (60) mindestens 0,5 x 0,5 mm2 beträgt, - eine Dicke mindestens eines der Abdeckungskörperkontakte (60) mindestens 80 µm beträgt, - die Abdeckungskörperkontakte (60) und die Kontaktstücke (3) jeweils mindestens eines von Cu und Al umfassen, - eine Dicke des Abdeckungskörpers (23) über der Chipoberseite (20) mindestens 5 µm beträgt, - der Halbleiterchip (2) obere Chipkontakte (21) auf der Chipoberseite (20) umfasst, die oberen Chipkontakte (21) mit den Abdeckungskörperkontakten (60) elektrisch verbunden sind, wobei mindestens einer der Abdeckungskörperkontakte (60) größer als der zugehörige obere Chipkontakt (21) ist, wobei, in Draufsicht auf die Chipoberseite (20) gesehen - die Kontaktstücke (3) Leiterrahmenteile sind, - ein Distanzkörper (4), der elektrisch isolierend ist, auf dem mindestens einen Abdeckungskörper (23) angeordnet ist und sich die Kontaktstücke (3) zumindest teilweise in dem Distanzkörper (4) befinden, - mindestens eines der Kontaktstücke (3) eine elektrische Kontaktfläche (51) einer Leiterplatte (5) ist, die an der mindestens einen Halbleitervorrichtung (1) befestigt ist, und - mindestens eines der Kontaktstücke (3) eine L-Form aufweist und ein erstes Gebiet (31) parallel zu der Abdeckungskörperoberseite (26) und ein zweites Gebiet (32) senkrecht zu der Abdeckungskörperoberseite (26) umfasst und eine jeweilige Schweißnaht (36) das erste Gebiet (31) und den zugehörigen Abdeckungskörperkontakt (60) verbindet.
  3. Leistungshalbleitermodul (10) nach einem der vorhergehenden Ansprüche, wobei mindestens eines von Folgendem gilt: - die Chipoberseite (20) wird vollständig von den Abdeckungskörperkontakten (60) zusammen mit dem Abdeckungskörper (23) bedeckt, um den Halbleiterchip (2) zu schützen, - ein Maß mindestens eines der Abdeckungskörperkontakte (60) beträgt mindestens 0,5 x 0,5 mm2, - eine Dicke mindestens eines der Abdeckungskörperkontakte (60) beträgt mindestens 50 µm oder beträgt mindestens 80 µm, - mindestens einer der Abdeckungskörperkontakte (60) umfasst mindestens eines von Cu und Al, und - eine Dicke des Abdeckungskörpers (23) über der Chipoberseite (20) beträgt mindestens 5 µm.
  4. Leistungshalbleitermodul (10) nach einem der vorhergehenden Ansprüche, wobei der Halbleiterchip (2) obere Chipkontakte (21) auf der Chipoberseite (20) umfasst, die oberen Chipkontakte (21) elektrisch mit den Abdeckungskörperkontakten (60) verbunden sind, wobei mindestens einer der Abdeckungskörperkontakte (60) größer als der zugehörige obere Chipkontakt (21) ist, wobei, in Draufsicht auf die Chipoberseite (20) gesehen, die Abdeckungskörperkontakte (60) mindestens so weit von den Rändern des Abdeckungskörpers (23) entfernt sind, wie der mindestens eine zugehörige obere Chipkontakt (21) von den Rändern der Chipoberseite (20) entfernt ist.
  5. Leistungshalbleitermodul (10) nach einem der vorhergehenden Ansprüche, wobei mindestens eines der Kontaktstücke (3) aus der folgenden Gruppe ausgewählt ist: Leiterrahmen, Pin, Clip, Feder, Stud-Bump.
  6. Leistungshalbleitermodul (10) nach einem der vorhergehenden Ansprüche, ferner umfassend eine Leiterplatte (5), wobei mindestens eines der Kontaktstücke (3) eine elektrische Kontaktfläche (51) der Leiterplatte (51) ist, die an der mindestens einen Halbleitervorrichtung (1) befestigt ist.
  7. Leistungshalbleitermodul (10) nach einem der vorhergehenden Ansprüche, ferner umfassend einen Distanzkörper (4), der elektrisch isolierend ist und der auf dem mindestens einen Abdeckungskörper (23) angeordnet ist, wobei sich die Kontaktstücke (3) zumindest teilweise in dem Distanzkörper (4) befinden.
  8. Leistungshalbleitermodul (10) nach einem der vorhergehenden Ansprüche, wobei die Abdeckungskörperkontakte (60) alle vollständig zwischen dem mindestens einen Abdeckungskörper (23) und dem Distanzkörper (4) eingebettet sind.
  9. Leistungshalbleitermodul (10) nach einem der vorhergehenden Ansprüche, wobei mindestens eines der Kontaktstücke (3) eine Beschichtung (33) mindestens auf einer von der mindestens einen Halbleitervorrichtung (1) entfernten Seite umfasst, wobei die Beschichtung (33) eine Antireflexionsbeschichtung ist.
  10. Leistungshalbleitermodul (10) nach einem der vorhergehenden Ansprüche, wobei mindestens eines der Kontaktstücke (3) eine L-Form aufweist und ein erstes Gebiet (31) parallel zu der Abdeckungskörperoberseite (26) und ein zweites Gebiet (32) senkrecht zu der Abdeckungskörperoberseite (26) umfasst, und wobei die jeweilige Schweißnaht (36) das erste Gebiet (31) und den zugehörigen Abdeckungskörperkontakt (60) verbindet.
  11. Leistungshalbleitermodul (10) nach einem der vorhergehenden Ansprüche, wobei mindestens eines der Kontaktstücke (3) für eine elektrische Steckverbindung zum elektrischen Kontaktieren des mindestens einen zugehörigen Halbleiterchips (2) konfiguriert ist.
  12. Leistungshalbleitermodul (10) nach einem der vorhergehenden Ansprüche, wobei die mindestens eine Halbleitervorrichtung (1) einen Chipträger (24) umfasst, der Chipträger (24) eine erste elektrisch leitende Trägerschicht (81) aufweist und der mindestens eine Halbleiterchip (2) leitend auf der ersten elektrisch leitenden Trägerschicht (81) verbunden ist, wobei die erste elektrisch leitende Trägerschicht (81), in Draufsicht auf die mindestens eine Chipoberseite (20) gesehen, über die mindestens eine Halbleitervorrichtung (1) hervorsteht, und wobei ein zusätzliches Kontaktstück (22) des Kontaktpodests von der ersten elektrisch leitenden Trägerschicht (81) durch den Abdeckungskörper (23), von dem Halbleiterchip (2) entfernt, zu der Abdeckungskörperoberseite (26) verläuft und mit mindestens einem der Abdeckungskörperkontakte (60) in elektrischem Kontakt steht.
  13. Leistungshalbleitermodul (10) nach einem der vorhergehenden Ansprüche, ferner umfassend ein Substrat (7), auf dem die mindestens eine Halbleitervorrichtung (1) montiert ist, wobei der Chipträger (24) der mindestens einen Halbleitervorrichtung (1) ferner eine elektrisch isolierende Trägerschicht (82) umfasst, die die erste elektrisch leitende Trägerschicht (81) von dem Substrat (7) trennt.
  14. Leistungshalbleitermodul (10) nach einem der Ansprüche 1 bis 12, ferner umfassend ein Substrat (7) und umfassend mehrere Halbleitervorrichtungen (1), die auf dem Substrat (7) montiert sind, wobei, in Draufsicht auf die Chipoberseiten (20) gesehen, die Halbleitervorrichtungen (1) auf eine nicht überlappende Weise nebeneinander sind.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024061467A1 (en) * 2022-09-23 2024-03-28 Huawei Digital Power Technologies Co., Ltd. Prepackage module for embedding into a multilayer printed circuit board

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080211070A1 (en) 2004-11-23 2008-09-04 Ming Sun Flip chip contact (FCC) power package
US20130134589A1 (en) 2011-11-28 2013-05-30 Infineon Technologies Ag Chip-package and a method for forming a chip-package
US20130277704A1 (en) 2010-09-09 2013-10-24 Infineon Technologies Ag Method and System for Providing a Reliable Light Emitting Diode Semiconductor Device
CN103996666A (zh) 2014-06-05 2014-08-20 无锡新洁能股份有限公司 功率半导体器件及其制造方法
CN104201114A (zh) 2014-08-26 2014-12-10 江阴长电先进封装有限公司 一种侧壁绝缘保护的芯片封装方法及其封装结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015119072A (ja) * 2013-12-19 2015-06-25 富士電機株式会社 レーザ溶接方法、レーザ溶接治具、半導体装置
US9613843B2 (en) * 2014-10-13 2017-04-04 General Electric Company Power overlay structure having wirebonds and method of manufacturing same
US10490478B2 (en) * 2016-07-12 2019-11-26 Industrial Technology Research Institute Chip packaging and composite system board
DE102019210902A1 (de) * 2019-07-23 2021-01-28 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verbindungsmethode für leistungsmodule mit einer zwischenkreisverschienung

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080211070A1 (en) 2004-11-23 2008-09-04 Ming Sun Flip chip contact (FCC) power package
US20130277704A1 (en) 2010-09-09 2013-10-24 Infineon Technologies Ag Method and System for Providing a Reliable Light Emitting Diode Semiconductor Device
US20130134589A1 (en) 2011-11-28 2013-05-30 Infineon Technologies Ag Chip-package and a method for forming a chip-package
CN103996666A (zh) 2014-06-05 2014-08-20 无锡新洁能股份有限公司 功率半导体器件及其制造方法
CN104201114A (zh) 2014-08-26 2014-12-10 江阴长电先进封装有限公司 一种侧壁绝缘保护的芯片封装方法及其封装结构

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