CN101578703A - 具有电沉积介电涂层的带盖芯片的晶片级制造 - Google Patents

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CN101578703A CNA2007800488653A CN200780048865A CN101578703A CN 101578703 A CN101578703 A CN 101578703A CN A2007800488653 A CNA2007800488653 A CN A2007800488653A CN 200780048865 A CN200780048865 A CN 200780048865A CN 101578703 A CN101578703 A CN 101578703A
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laminated
metal level
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English (en)
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V·奥加涅相
A·格林曼
C·罗森施泰因
F·哈扎诺维奇
D·奥夫鲁特斯基
A·达杨
Y·阿克先通
I·黑希特
B·哈巴
G·汉普斯通
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Adeia Semiconductor Solutions LLC
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Tessera Technologies Hungary Kft
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Abstract

一种包括半导体元件的单元例如芯片级封装件(350，1350)或光学传感器单元(10)被制造。半导体元件(300)具有暴露于前表面(302)和后表面(114)中的至少一个的半导电或导电材料(316)以及暴露于此并与半导电或导电材料绝缘的导电特征(310)。通过电沉积，绝缘层(304)被形成，以层叠于暴露的半导电材料或导电材料中的至少一个上。接下来，多个导电触点(308)和多个导电迹线(306)被形成为层叠于电沉积绝缘层(304)上，以将导电特征(310)连接至导电触点(308)。光学传感器单元(10)可被组合于具有光学元件(1058)的照相机模块(1030)中，对准半导体元件(1000)的成像区(1026)。

Description

具有电沉积介电涂层的带盖芯片的晶片级制造
相关申请
[0001]本申请要求2007年4月25日提交的美国申请No.11/789,694和2006年10月31日提交的美国申请No.11/590,616的优先权。所述2007年4月25日提交的美国申请No.11/789,694是美国申请No.11/590,616的部分继续申请。上述申请中的内容以引用方式并入本申请。
技术领域
[0002]本发明涉及微电子器件的封装，特别是半导体器件的封装。
背景技术
[0003]一些类型的微电子器件和半导体芯片包括各种器件，例如声传感器，射频发射器和/或检测器和/或光电子器件。这样的器件通常要求封装能够允许在半导体芯片的表面处向器件以及从器件传输能量，例如声频、射频或光学波长能量。
[0004]由于这样的器件经常是暴露于微电子器件的前表面，因此它们通常要求被保护以免受各种因素，例如灰尘，其它颗粒，脏物和/或水分。出于这种原因，有利的是在加工过程的较早阶段为微电子器件组装盖或其它元件以覆盖这样的微电子器件的前表面。
[0005]其它类型的微电子器件要求容易测试。在一些通过使用顺应性针栅阵列或顺应性球栅阵列(BGA)外部接口而与芯片组合的封装半导体芯片和模块中，也存在这样的需求。顺应性针栅阵列接口允许芯片，尤其是一些类型的器件例如动态随机存储器(DRAM)，被临时连接至不昂贵的夹具，以便进行各种生产后测试，包括老化测试和热应力测试。在这样的测试之后，针栅阵列接口允许芯片被从夹具移除，然后以更永久性的方式安装在最终系统中。
[0006]为了实现高速性能，一些类型的芯片封装体在半导体芯片的触点和封装体的外部触点之间采用受控的阻抗传输线。特别重要的是在芯片垫和封装体的外部触点之间的距离较长的地方控制封装体中的布线存在的阻抗。
[0007]一些类型的批量生产芯片例如DRAM还要求封装成本被严格控制。用于封装这样的半导体芯片的过程可以在芯片以晶片或晶片的一部分的形式保持附连于彼此的情况下同时实施于许多芯片。这样的″晶片级″工艺通常通过施加于整个晶片的一系列过程而被实施，之后，晶片被切块而形成单独的芯片。有利地，晶片级封装过程产生的封装芯片具有与原始半导体芯片相同的面积尺寸，使得它们可以紧凑地在电路板和类似物上互联。
[0008]迄今为止，还没有能够保持低成本、同时还采用受控的阻抗传输线以实现高速性能的晶片级封装过程可供用于制造具有针栅阵列接口或顺应性球栅阵列(BGA)接口的芯片。
发明内容
[0009]根据本发明的一个方面，提供了一种用于制造半导体元件的方法。在这样的方法中，提供半导体元件，其具有前表面、远离前表面的后表面。导电材料、半导电材料中的至少一种暴露于前后表面中的至少一个处。暴露于前表面处的多个第一导电触点中的至少一些与暴露的所述半导电材料、导电材料中的至少一种绝缘。在暴露的所述半导电材料、导电材料中的至少一种上电沉积绝缘层，以形成(i)多个后部导电迹线，其层叠于后表面上，(ii)多个前部导电迹线，其层叠于前表面上并与第一导电触点导电联通，和(iii)多个边缘导电迹线，其沿着边缘表面在前后部导电迹线之间延伸。所述边缘导电迹线将前部导电迹线导电连接至后部导电迹线。
[0010]根据本发明的另一方面，半导体元件包括多个单独的芯片，它们在外周边界附连在一起，在芯片保持附连在一起的情况下所述后部导电迹线被形成，并且所述边缘是通过去除半导体元件与外周边界对准的材料而被限定出来的。
[0011]根据本发明的又一方面，前表面包括与第一导电触点绝缘的导电平面，并且绝缘材料被电沉积在导电平面上。
[0012]根据本发明的另一方面，当绝缘层被电沉积在导电平面上时，绝缘层被同时电沉积在暴露于后表面的半导电材料上。
[0013]根据本发明的又一方面，绝缘层被电沉积在暴露于边缘处的半导电材料上。
[0014]根据本发明的另一方面，所述多个芯片沿着所述多条分断线被切断。
[0015]根据本发明的一个方面，一种半导体元件具有前表面、位于前表面处的第一导电触点、远离前表面的后表面、在前后表面之间延伸的边缘。聚合物涂层层叠于前表面、后表面和边缘上。多个前部导电迹线与第一导电触点导电联通。前部导电迹线与层叠于前表面上的聚合物涂层接触。多个后部导电迹线与层叠于后表面上的聚合物涂层接触。多个边缘导电迹线与层叠于边缘上的聚合物涂层接触。边缘导电迹线将前部导电迹线连接至后部导电迹线。
[0016]根据本发明的另一方面，半导体元件具有位于前表面处的导电平面，并且聚合物涂层接触导电平面。第一导电触点至少部分地暴露于聚合物涂层中的开口中。根据本发明的又一方面，第一迹线接触聚合物涂层。第一迹线导电将第一导电触点连接至前部导电迹线。
[0017]根据本发明的又一方面，介电层层叠于聚合物涂层上。前部导电迹线经过介电层中的开口连接至第一导电迹线。
[0018]根据本发明的另一方面，聚合物绝缘层包括环氧树脂。根据本发明的又一方面，半导体元件包括在多条分断线处结合在一起的多个芯片。
[0019]根据本发明的又一方面，半导体元件包括单一芯片。
[0020]根据本发明的另一方面，底部封装触点被导电连接至后部导电迹线。
[0021]根据本发明的另一方面，多个金属凸块导电连接至所述多个后部导电迹线。
[0022]根据本发明的又一方面，顶部封装触点被导电连接至前部导电迹线。
[0023]根据本发明的另一方面，多个金属凸块导电连接至所述多个前部导电迹线。
[0024]根据本发明的又一方面，所述多个前部导电迹线包括具有第一厚度的第一金属层和具有第二厚度的第二金属层，第二厚度实质上大于第一厚度。
[0025]根据本发明的另一方面，第一金属层包括铝、钛中的至少一种，第二金属层包括镍。根据本发明的另一方面，第三金属层层叠于第二金属层上，且第三金属层包括铜。
[0026]根据本发明的又一方面，所述多个后部导电迹线包括具有第一厚度的第一金属层和具有第二厚度的第二金属层，第二厚度实质上大于第一厚度。
[0027]根据本发明的另一方面，第一金属层包括铝、钛中的至少一种，第二金属层包括镍。
[0028]根据本发明的又一方面，第三金属层层叠于第二金属层上，且第三金属层包括铜。
附图说明
[0029]图1是剖视图，示出了根据本发明的实施方式的封装芯片。
[0030]图2是穿过两个封装芯片的一部分的相应局部剖视图，所述芯片在被分块为单独的单元之前沿着分断线保持连接在一起。
[0031]图3是面向半导体元件或晶片的后表面的透视图，示出了制造示于图1的封装芯片的方法中的中间阶段。
[0032]图4A至14是剖视图，示出了根据本发明的实施方式制造示于图1的封装芯片中的各阶段。
[0033]图15A至19B是平面图和相应的剖视图，示出了根据本发明的另一实施方式制造封装芯片中的各阶段。
[0034]图20A和20B是平面图和相应的剖视图，示出了根据本发明的示于图19A-19B的实施方式的改型的封装芯片。
[0035]图21A是剖视图，示出了根据本发明的另一实施方式的封装芯片。
[0036]图21B是剖视图，示出了根据本发明的示于图21A的实施方式的改型的封装芯片。
[0037]图22是示意图，示出了沿着封装芯片的配线元件的电容和电感的分布。
[0038]图23是剖视图，示出了根据本发明的另一实施方式的封装芯片，其中封装芯片的每个信号导体和基准导体随从于下层外部介电特征的轮廓。
[0039]图24是剖视图，示出了根据本发明的示于图23的实施方式的改型的封装芯片。
[0040]图25是剖视图，示出了根据本发明的一种实施方式的照相机或摄像机模块，其中传感器单元具有安装在位于电路板上表面上的面向上方的端子上的底部触点。
[0041]图26是剖视图，示出了根据本发明的另一实施方式的照相机或摄像机模块，其包括传感器单元和光学单元，所述传感器单元具有安装在电路板下表面上的前表面，所述光学单元具有延伸穿过电路板中的孔以抵接或接合传感器单元的后部元件。
[0042]图27是透视图，示出了根据示于图26的实施方式的改型的照相机或摄像机模块，其中每个后部元件延伸穿过电路板中的单独的孔以接触传感器单元。
[0043]图28是剖视图，示出了根据本发明的另一实施方式的照相机或摄像机模块，其中位于传感器单元前表面上的触点被安装在电路板下表面上，并且光学单元具有延伸穿过电路板中的孔以抵接或接合传感器单元的后部元件。
[0044]图29A是剖视图，示出了根据本发明的另一实施方式的封装芯片。
[0045]图29B是根据示于图29A的实施方式的封装芯片的顶部前视图。
[0046]图29C是根据示于图29A的实施方式的封装芯片的底部后视图。
[0047]图30A至30C和30E是剖视图，示出了根据示于图29A至29C的实施方式制造封装芯片中的阶段。
[0048]图30D是面向半导体元件或晶片顶表面的局部透视图，示出了在示于图29A至29C的制造封装芯片的方法中的中间阶段。
[0049]图31是根据示于图29A的实施方式的封装芯片的电路板和叠置层的透视图。
具体实施方式
[0050]图1是根据本发明的实施方式的封装半导体芯片10的剖视图。如示于图1，封装芯片被示于这样的定向，其中半导体芯片的前表面102面向下方。如示于图1，封装芯片包括半导体芯片100，其具有前表面102和远离前表面的后表面114。芯片100的前表面被盖或罩104覆盖，所述盖与半导体芯片100组装在一起以形成封装芯片10。如示于图1，半导体芯片100的前表面102被定向为向下面对着盖104的向上面向内表面105。半导体芯片100通常包括半导体基板，在其中一或多个半导体器件112被布置在位于前表面102下方的基板器件区域中。半导体芯片100还包括层叠于基板上的多个介电层，在其中布置着导电金属配线层和通路孔(未示出)。半导体器件112被布置在芯片的前表面上和/或布置在芯片的前后表面之间。
[0051]半导体芯片100通常通过一或多个支座结构124被连接至盖104，支座结构可包括粘合剂、无机或有机材料和/或结合金属。用于将盖支撑在与芯片相隔恒定间隔的结构被描述于申请人共同拥有的2006年1月23日提交的美国临时申请No.60/761,171和2006年2月21日提交的美国临时申请No.60/775,086，它们的全部内容以引用方式并入本申请。封装芯片可包括设在芯片的前表面102和盖104的内表面105之间的内部空腔106，如示于图1。或者，封装芯片10可以被构造成没有内部空腔。当空腔存在时，空腔的高度108和各个横向尺寸，包括横向尺寸110，被以常规方式确定，例如，借助于将盖104与半导体芯片100组装在一起所需的结构124的高度和尺寸。在特定实施方式中，盖104大体上由玻璃或聚合物材料构成，并且对于感兴趣的电磁频谱而言是至少部分地透过性的。盖104可以仅仅是部分地透过性的以提供滤波功能，或者可以对于一定范围的感兴趣频谱是基本上透过性的。
[0052]半导体芯片100中的半导体器件112通常包括电磁换能器件，例如电磁或光电器件，其检测或输出电磁辐射。半导体器件可以被设计成发射或接收射频和/或光学波长的红外线、可见光和/或紫外线，或更高波长频谱，其中包括但不局限于X光波长。或者，半导体器件112可以包括声频换能器件，这样的器件被设计成将通过介质例如空气和/或其它流体介质(气体或液体)接收的声压波转换为一或多个电信号，或将一或多个电信号转换为声压波。
[0053]在特定实施方式中，封装芯片是传感器单元，其中芯片100的半导体器件112包括用于摄制图像的成像区107。芯片100中的电子电路(未示出)连接至成像区107中的半导体器件用于产生代表由成像区107摄制的图像的一或多个电信号。可用于此目的的多种电路在成像领域是已知的。例如，半导体芯片100可以是常规的传统电荷耦合器件(CCD)成像芯片，其具有传统电路例如时钟和电荷至电压转换电路。
[0054]如见于图1，半导体芯片包括多个前部触点垫116，其在半导体芯片的前表面层叠于绝缘或钝化层118上。钝化层优选包括无机介电或有机介电材料。举例来说，钝化层118优选包括介电材料例如二氧化硅，氮化硅和/或材料的组合例如包括二氧化硅和氮化硅的分层叠置体。虽未专门示于图1，但位于器件区域中的半导体器件112被导电连接至前部触点垫116。因此，半导体器件可通过组合于半导体芯片100的一或多个层中位于钝化层118下方和/或之内的配线而以导电的方式触及。
[0055]如进一步示于图1，第二绝缘层122沿着半导体芯片100的边缘120布置。绝缘层122优选包括共形涂覆的(conformally coated)介电材料。共形涂层(conformal coating)覆盖芯片的边缘120和后表面114的至少一部分。优选地，共形涂层连续且均匀地覆盖半导体芯片的边缘和后表面，以使得共形涂层中没有裂纹，并且绝缘层122提供相对于半导体芯片100的良好的介电隔离。
[0056]进一步参看图1，多个导电迹线126将芯片的前部触点垫116导电连接至层叠于封装芯片10的外表面上的相应封装触点垫128。如专门示于图1，封装体触点垫128层叠于半导体芯片100的后表面114上。导电迹线126层叠于第二绝缘层122上，并且延伸经过半导体芯片的边缘120和后表面114的一部分。导电迹线126优选将芯片100的各前部触点垫116与相应的各封装触点垫128和导电凸块134连接。
[0057]如进一步示于图1，第三绝缘层130层叠于导电迹线126上并且为其提供外部隔离。该层可以称作封装体10的″外部钝化层″130。在特定实施方式中，金属结构132包括金属层或金属层的叠置体，其中包含层叠于封装体触点垫128上的可润湿的金属层，以及层叠于金属结构132上的导电凸块134。通常，导电凸块134包括具有相对低熔化温度的可熔金属例如焊料、锡或包含多种金属的低共熔混合物。或者，凸块134包括可润湿的金属，例如，铜或其它贵金属或非贵金属，其熔化温度高于焊料或其它可熔金属的熔化温度。这样的可润湿的金属可以组合相应的特征，例如，互联元件例如电路板的可熔金属特征，以将封装芯片10从外部互联至这样的互联元件。在另一替代性方式中，凸块134包括散布于介质的导电材料，例如，导电膏或焊料充填的膏，和/或各向同性或各向异性的导电粘合剂。
[0058]封装半导体芯片10的制造优选被同时批量实施，即，通过同时实施于多个半导体芯片的过程，其中这些芯片被保持结合在一起作为整个半导体器件晶片或其一部分。图2是通过两个封装芯片10的一部分的局部剖视图。封装芯片10包括半导体芯片100，其通过支座结构206和盖元件或盖晶片204保持连接，所述盖元件或盖晶片的尺寸对应于包含芯片100的半导体元件或晶片。优选在制造了绝缘层118、122、导电迹线126、外部钝化层130和导电凸块134之后的时间，封装芯片10被沿着盖元件204的分断线208而彼此分断以形成单独的封装芯片10，每个封装芯片10如图1所示。
[0059]一种同时制造多个封装芯片10(图1)的方法将在下面参照图3至14进行描述。参看图3，为总结这样的方法的特征，多个半导体芯片100的与半导体芯片前部触点垫116对准的半导电材料被从其后表面114去除。布置在半导体芯片100的边缘120之间的半导电材料的一或多个结合部分300被有意地允许在该过程之后被保留。存在一或多个结合部分300，可在形成层叠于半导体芯片的边缘120和后表面114上的介电隔离涂层122(图1)的过程中在半导体芯片100的暴露的外部边缘之间提供导电连续性。在后面描述的优选实施方式，介电涂层122通过电沉积被形成，优选通过电泳沉积聚合物。
[0060]封装芯片10(图1)制造中的阶段各将在下面参照图4A至14进行描述。图4A示出了初步制造阶段，其中多个支座结构206被形成为从盖元件204的主表面向外延伸。每个支座结构206通常具有矩形形状，与设置在将被从原始盖元件204切下的各盖之间的边界处的分断线208对准。如示于图4B，支座结构206的形式可以被描述为″画框环形″。如前所述，支座结构可以包括一或多种无机和/或有机介电材料，半导体和/或导体，例如一或多种金属。支座结构可以通过添加型和/或移除型过程制造出来，如描述于，例如，2004年9月24日提交的美国专利申请No.10/949,674，或美国临时申请No.60/761,171，它们的全部内容以引用方式并入本申请。当支座结构包括金属时，它可以通过组合步骤而被制造，其中包括溅镀薄金属层，然后进行移除型图案化，然后利用最终金属电镀出保持结构。或者，支座结构可以这样形成：先是无电镀，然后是移除型图案化和电镀。
[0061]在特定实施方式中，支座结构206通过在原有溅镀或电镀的导电层上电泳沉积聚合物而被制造，其方式为例如描述于引用的美国临时申请No.60/775,086。
[0062]图5A示出了在半导体元件200(一部分或整个半导体器件晶片)已经被结合至相应的盖元件之后的后续制造阶段。在与盖元件结合之前，钝化层118、然后前部触点垫116被形成，前部触点垫116被暴露于每个半导体芯片100的前表面。前部触点垫116可以是通常被称作″兼容性垫(compatible pad)″的类型的。兼容性垫通常是以这样的方式形成的，即导电连接至其它触点，例如，每个芯片100的(沿横向210)远离断线例如分断线208的垫212。在一个实施方式中，前部触点垫116，例如兼容性垫，不被导电连接至跨越中间分断线208的其它相应的前部触点垫。然而，它们也可以被如此连接。
[0063]在示于图5A的局部剖视图中，更大半导体元件200的两个半导体芯片100的一部分被显示为通过支撑结构206附连至盖元件204的相应部分，所述盖元件包括盖104。在这一初步阶段，半导体芯片100在边界例如通过分断线208限定的处被结合在一起。
[0064]在示于图5B的后续制造阶段中，半导体元件200被显示为相对于图5A所示的视图倒置。如示于图5B，半导体元件200的厚度被减小，如通过从其后表面114研磨和/或打磨。半导体元件200的厚度减小可以有助于使得最终封装芯片具有理想的小厚度214。层叠于半导体芯片的前表面上的盖元件104有助于为半导体芯片提供结构性支撑，提高其刚度以便允许封装芯片的厚度理想地减小到更小厚度。
[0065]接下来，后续制造阶段被示于图6，其中开口216被形成在半导体元件200中，对准相邻半导体芯片100之间的分断线208。所述开口优选被形成为沿着每个半导体芯片的每个边缘120的长度延伸，如图3中的视图所示。开口例如示于图6的开口216优选被如下形成，即沉积光成像型(photoimageable)层218，例如光阻层、抗反射涂层或其它层，通过光刻在光成像型层中图案化所述开口，然后根据其中的所述开口从后表面114蚀刻半导体元件。每个芯片100的暴露于所述开口的壁的边缘120优选相对于半导体芯片的前表面的法向246以大约10和60度之间的角度248定向。优选地，半导体元件被利用蚀刻剂各向同性蚀刻，蚀刻剂侵蚀半导体元件的半导电材料例如硅，但不侵蚀包含在钝化层118中的材料。通过这种方式，钝化层用作阻蚀层以在半导体元件200中的开口被蚀刻时保护前部触点垫116。
[0066]参看图7，在所述开口被形成于半导体元件中后，图案化光成像型层被从组件去除。此时，组件的外观示于图3，其中半导电材料部分被从它们层叠于前部触点垫116上的位置去除。为了便于图示，层叠于触点垫116上的钝化层未被示于图3。包括半导体元件和附连于其上的盖元件的组件然后浸入介电沉积浴槽中。然后组件在适宜的条件下被保持在其中足够的时间，以在半导体元件的暴露的外部导电和/或半导电表面上形成电沉积共形介电涂层220。优选地，电泳沉积技术被用于形成共形介电涂层，以使得共形介电涂层只沉积在组件的暴露的导电和/或半导电表面上。电泳沉积涂层是自我约束的，这是因为在其根据各种沉积参数例如电压、浓度、等而达到特定的厚度后之后，沉积会停止。电泳沉积在组件的导电和/或半导电外表面上形成连续和均匀的厚共形涂层。此外，由于其介电(不导电)性，电泳沉积涂层优选不形成在钝化层118上。
[0067]优选地，共形涂层由阴极环氧树脂沉积前体形成。或者，聚氨酯或丙烯酸酯沉积前体可被使用。各种电泳涂层前体组分和材料源显示于下面的表1中。
[0068]表1
Figure A20078004886500241
[0069]在电泳沉积共形介电涂层之后，接下来开始形成导电迹线的过程，所述导电迹线用于将半导体芯片的前部触点垫连接至封装芯片的外部触点。如示于图8，在半导体芯片的边缘120处延伸超出共形介电涂层220的介电钝化层118的一部分现在被去除。去除钝化层可以这样实施，例如，通过使用侵蚀钝化层118但不明显侵蚀导电材料例如包含在前部触点垫中的一或多种金属的蚀刻剂。用于蚀刻钝化层的示例性过程包括等离子蚀刻，其以这样的方式实施，即其选择性地不侵蚀有机材料以便保存暴露的共形介电涂层220。在去除层叠于前部触点垫上的钝化层后，可选地在分断线每侧的支座结构之间切割出凹槽，例如通过使用锯，所述锯被设计成可形成宽度为几微米的″V″形槽。这一过程可沿着V形槽的壁暴露前部触点垫的导电边缘。
[0070]接下来，如示于图9，用于形成导电迹线的金属层222被沉积以层叠于共形介电涂层220上。金属层优选通过在组件的暴露表面上溅镀第一金属层而沉积，或通过无电镀沉积。在一个实施方式中，第一金属层包括铝或主要由铝构成。在另一特定实施方式中，第一金属层包括铜或主要由铜构成。在另一实施方式中，第一金属层包括钛或主要由钛构成。一或多种其它示例性金属可以用于形成第一金属层的过程。
[0071]接下来，参看图10，光成像型层被沉积以层叠于第一金属层上，并且三维光刻图案化过程被用于图案化第一金属层，例如描述于Badehi的美国专利No.5,716,759中的过程，该专利的全部内容以引用方式并入本申请。接下来，光成像型层的剩余部分被去除。结果，对应于导电迹线尺寸的各个导电图案被形成于其上。在第一金属层图案化为单独的线之后，光成像型层被从半导体元件去除，并且电镀过程被用于在第一金属层上电镀第二金属层，以形成各导电迹线226，它们从前部触点垫116沿着边缘120延伸并且延伸到半导体芯片的后表面114上。第二金属可包括镍或其它贵金属。在一个实施方式中，在第一金属层上电镀的第二金属可完成导电迹线。或者，可选的第三金属层例如金、铂或钯可以镀在第二金属上以提供耐蚀性，从而完成导电迹线。在电镀过程中，包括第二金属层和可选的第三金属层的塞224被形成为层叠于前部触点垫116的暴露表面上，并且其可以镶衬或充填相邻支座结构206之间的间隙。
[0072]接下来，如示于图11-14，进一步的过程被实施以限定层叠于半导体芯片的后表面114上的封装触点。如示于图11，附加光成像型层230被沉积和图案化，以在可润湿的金属触点和优选导电的凸块将被形成的位置覆盖导电迹线226的一部分。
[0073]参看图12，进一步的过程被实施，以钝化封装芯片的外表面。优选地，进一步的电泳过程被采用以在后表面114和边缘120上形成第三绝缘层，该第三绝缘层包括层叠于每个导电迹线226上的均匀厚度的共形介电涂层232。在该过程中，金属塞224在半导体元件的半导体芯片100之间提供导电连续性。接下来，光成像型层230通过选择移除过程而被去除，例如在溶剂中溶解或选择性蚀刻。图12示出了在外部共形介电涂层232已经被形成并且图案化光成像型层已经随后被去除之后的特定加工阶段，留下开口228于外部钝化层232中。
[0074]作为替代，不是如参照图11和12所做描述的通过电泳沉积而沉积出共形介电涂层232，而是可以这样形成共形介电涂层232，即通过朝向半导体芯片的后表面和边缘120旋涂和/或喷涂光成像型介电材料例如密封剂，以形成相对均匀的厚涂层。接下来，开口228通过光刻过程被形成于共形介电涂层232中。一或多个过程，例如加热等，可以被实施，以导致在初始沉积光成像型材料之后共形介电涂层232硬化。
[0075]接下来，如示于图13，包括可润湿的金属层的导电结构236被形成在钝化层232的所述开口内。例如，通常被称作″凸块下金属化(UBM)″的类型的可润湿的金属特征236被形成在所述开口内，以层叠于导电迹线226上。
[0076]接下来，如进一步示于图13，导电凸块234被结合到可润湿的金属特征236上。如前面参照图1所述，导电凸块可以包括一或多种导电材料。例如，导电凸块可以包括可熔金属例如焊料、锡或低共熔组分，和/或一或多种贵金属，例如、铜、镍等。在优选实施方式中，通过将包括可熔金属例如焊料、锡或低共熔的球安置在可润湿的金属特征236上而形成导电凸块，然后加热导电凸块以使其熔接在可润湿的金属特征236上。
[0077]最后，封装芯片通过锯切或其它切块方法而沿着分断线208彼此分断，以形成如示于图14各单独的封装芯片。用于将封装芯片切断为各单独的单元的各种示例性过程被描述于这里引用的申请人共同拥有的美国临时申请No.60/761,171和60/775,086，它们中的任何一个可以用于切断封装芯片以形成如示于图14的单独的封装芯片。在用于将组件切断为各单独的封装芯片10的过程中(图14)，布置在前部触点垫之间的金属特征224优选被去除，以使得半导体芯片上的每个单独的前部触点垫116被从彼此断开而不导电。
[0078]现在参看图19A-19B，在根据本发明的另一实施方式的微电子结构350中，位于半导体芯片300的前表面302的导电特征310通过电泳沉积过程被覆盖了介电材料304。电泳沉积的介电涂层304用作介电水平，在其上导电迹线306和附加导电触点308可以布置于芯片的前表面302上。随着迹线306和附加触点308与芯片的原始触点310导电联通，导电迹线306和附加导电触点308用于从芯片的原始触点310重新分配导电触点。
[0079]在示于图19A-19B的微电子结构350中，导电迹线306与其上形成有电泳涂层304的导电特征316之间具有有益的微带传输线关系。在微带传输线中，均匀的厚介电层将信号承载导体与另一导体分开，所述另一导体是例如接地平面，其被保持在基准电势例如地电势或其它通常固定的电势。在一个例子中，信号承载导体包括迹线306和触点垫308，并且位于芯片的前表面302处的其它导体316被保持在固定电势例如地电势。电泳涂层304中的开口325可以被选择性地设置，以使得只有芯片的某些触点310连接至芯片的导电迹线306和导电垫308，以便实现重新分配。芯片的其它触点可以连接至位于芯片的前表面处的接地平面或基准导体316。
[0080]一种制造示于图19A-19B的微电子结构的方法将在下面参照图15A至18B进行描述。图15A和15B示出了形成微电子结构350中的初步阶段。如图所示，多个暴露的导电触点310被设置在微电子芯片例如其中具有有源器件的半导体芯片的前表面302上。介电层被设置在前表面中的除了导电触点被暴露的位置之外的区域中，这样的介电层通常被称作″钝化层″。芯片的导电触点310被显示为分布成排。然而，触点310不是必须沿一条线布置。触点310可以布置在芯片的边缘314上或附近，或者触点310可以布置在远离边缘314的位置，甚至不存在于该边缘上。
[0081]优选地，在多个芯片以晶片或晶片的一部分的形式保持附连在一起的情况下，这里描述的用于制造示于图19A-19B的结构的过程被同时于实施多个芯片。如示于图16A和16B，在形成电泳涂层之前的步骤中，掩蔽层312被形成为对准触点310中的至少一些，以防止电泳涂层形成在其上。优选地，无机介电材料例如具有10μm(微米)或以上的厚度的硅的氧化物被毯覆式沉积(blanket-deposited)，以层叠于芯片的前表面302上。接下来，在除了无机介电材料层叠于某些触点310上的位置之外的区域中，无机介电材料层被去除。通过这种方式，无机介电层作为掩蔽层保持在一些触点310上，但不是在所有触点上。例如，如示于图16A，特定的触点315保持未被掩蔽层312覆盖。
[0082]在示于图17A和17B的后续制造阶段，金属层316被毯覆式沉积以层叠于芯片的前表面302上。接下来，掩蔽层312(图16A-16B)被从触点310去除，留下先前掩蔽的触点再次暴露。然而，毯覆式沉积金属层被形成为与未被掩蔽层312掩蔽的特定触点315导电联通。如下面描述，毯覆式金属层316通常被用于接地平面的目的。因此，当其它触点310在去除掩蔽层312之后被暴露时，特定触点315将被导电连接至毯覆式沉积金属层。
[0083]接下来，参看图18A-18B，电泳沉积过程被用于将介电涂层304施加到金属层316上。介电涂层304的厚度在大约1μm(微米)和100μm之间，优选在大约1μm和15μm之间。介电层304具有大致平坦的顶表面320，并且通常具有在芯片300的前表面302和顶表面320之间逐渐倾斜的过渡部305。该过渡部305可随从于从大致平坦的顶表面320开始的曲线，或者可以简单地以一角度斜切，以使得过渡部305不是关于前表面302和顶表面320太竖直地定向。
[0084]电泳沉积层304优选包括低弹性模量材料，例如可以是通过电泳沉积聚合物材料例如增韧环氧树脂、硅酮、丙烯酸等而获得的。或者，能够鼓曲或扭曲以适应于相对运动的韧性电泳涂层可以由高弹性模量材料制造，这种高弹性模量材料通常被认为是″刚性的″，如果这种材料存在于薄层中的话。相对软质材料可以用于更大的厚度，并且提供高韧性涂层。这样的软质材料可提供高顺应性夹层或底层，以便在其上布置导电触点，即，这样的夹层容易被沿着垂直于其表面的方向被压缩，并且因此而允端子沿这样的方向移动。
[0085]通过电泳沉积形成介电涂层的有点在于，可响应于施加电场而发生沉积。因此，有利于沉积的条件出现在导体被暴露并且被保持在关于流体沉积介质的特定电势的区域中。在不存在暴露导体并且电场弱得多的其它区域，沉积被最小化或不存在。出于这种原因，电泳涂层不会形成在未被导电连接至所要求的电势源上的导体上，即使是当这样的导体被直接暴露于沉积介质时。通过这种方式，在电泳沉积过程之后，未被导电连接至金属层316的触点垫310将保持没有或基本上没有沉积涂层。
[0086]电泳沉积一个特点是所产生的介电层的厚度相对于电场的强度而变化。出于这种原因，如示于图18A和18B，电泳沉积介电层304的厚度322在导电平面例如接地平面316的整个内部部分320上基本恒定的。另一方面，电泳沉积介电层304的厚度从其名义厚度322逐渐减小导电表面的边界即导电表面边缘处的零值。所产生的介电层具有斜坡边缘，而非突变边缘。
[0087]如示于图18B，通常，电泳介电涂层304在一定程度上延伸超出导电表面的边缘324。通过这种方式，介电涂层304层叠于芯片的前表面302的靠近边缘324的部分326上，但呈楔形减薄至零厚度以留下触点310被暴露。
[0088]接下来，在示于图19A-19B的后续制造阶段，导电迹线306被形成为沿着介电涂层的顶表面延伸，并且沿着斜坡边缘下降而导电连接至芯片300的原始导电触点310。介电层334的边缘倾斜使得导电迹线306能够被提供，同介电层304的边缘与其顶表面和底表面成直角的情况相比，这种导电迹线将经历显著减小的热和机械应力疲劳。
[0089]同时，外部导电触点308，例如焊盘，在层叠于介电涂层304的暴露表面上的位置被与导电迹线306一起形成。制造这些附加焊盘308和迹线306可以通过如前面参照图9至12所描述的过程实施。类似于前面参照图13-14所描述的进一步过程可以被实施以制造球栅阵列(BGA)触点，并且从大的组件例如半导体晶片或半导体晶片的一部分切出单独的芯片。在特定实施方式中，焊料掩膜或其它类型的外部钝化层321可以形成，其与原芯片触点310电隔离，同时留下触点308暴露作为焊盘或接合垫，用于将引线互联在其上。
[0090]图20A-20B示出了前面参照图19A-19B所显示和描述的实施方式的改型。如这里所示，多个柱状或针状触点318从层叠于电泳沉积介电层上的触点垫308向上突伸。优选地，触点318是固体金属特征，并且具有截锥、圆锥或棱锥形状。在一个实施方式中，触点318延伸至在触点垫308的表面上方的高度335为大约100μm，其底面的直径为大约200μm，并且顶表面或″末端″的直径为大约50μm。
[0091]优选地，触点主要由金属例如铜或熔化温度高于可熔金属例如焊料的其它金属构成。通过这种方式，触点318在将芯片的触点318接合至作为芯片载体、夹层、电路板或类似物的其它微电子结构的过程中保持固态。在一个例子中，触点318可以通过添加型过程例如电镀而被制造，或者通过从带有粘合剂衬层的物品进行转换或将触点318冶金接合至触点垫。或者，触点318可以通过移除型过程而被制造，例如根据掩膜图案从金属层进行蚀刻。如进一步示于图20A-20B，附加介电层321层叠于导电迹线306和触点垫308的表面上，作为外部钝化层或焊料掩膜。
[0092]在示于图20A-20B的本发明实施方式中，电泳沉积介电层304的厚度受到半导体晶片例如硅晶片的热学-机械特性和介电层的相应特性的限制。即使是当介电层304的弹性模量非常低时，如果介电层的厚度足够的话，厚度、弹性模量和两种材料的热膨胀系数之间的失配等综合起来也可能在相对大的温度变化时引起晶片翘曲或鼓出。半导体晶片的任何翘曲都会造成问题，这是因为设备和器具都被设计成加工平面形且具有近乎完美的平面度的半导体晶片。此外，热膨胀失配可能引起其上的触点308膨胀或收缩，从而与它们所配合的外部微电子元件的触点错开。图21A示出了前述本发明的实施方式的进一步改型，其中在介电层布置于导电平面和各个单独的外部触点垫308之间的位置处，介电层的厚度被加大。介电层在这样的位置增大的厚度允许外部触点垫308被布置在前表面上方更大高度处，同时使得因热膨胀失配而导致的应力处在可被控制的量值。
[0093]在这种实施方式中，介电层包括如前所述电泳沉积的初始介电层304。在形成层304之后，附加兼容性介电材料的区域334被形成在层叠于介电层304上的特定位置上。通过这种方式，介电区域334和介电层304一起在触点垫308和导电平面316之间形成介电材料的组合区域，所述组合区域从导电平面316算起的厚度330大于原始介电层的厚度。
[0094]在替代性实施方式中，附加区域334包括的材料不同于电泳沉积介电层304的材料。优选地，附加区域334的弹性模量低于电泳介电层304的弹性模量。通过这种方式，附加区域与电泳介电层304相组合的增大的厚度同它们本身提供的任何层相比具有更高的柔顺度。作为使用中的例子，介电层304和附加区域334中的一个或两个是相对顺应性的，即具有相对低的弹性模量和足够的厚度。在这样的情况下，当层叠于附加区域334上的触点318与外部元件(未示出)的端子配合接触时，触点318基部下面的顺应性材料可以挠曲。这允许触点318的末端保持与外部元件的端子配合接触，即使是当触点和外部端子的配合表面不是完美平面时。
[0095]图21B是剖视图，示出了作为根据图21A中的实施方式的改型的微电子结构。在这种情况下，触点包括凸块340包括可熔金属例如焊料、锡或低共熔组分，而非柱状突起318(图21A)。或者，凸块340可以包括实心或空心的芯部和这样的可熔材料的涂层，芯部包含一或多种其它材料例如铜或聚合物。优选地，凸块340被布置为许多层叠于类似的介电材料隆起区域334上的凸块中的一个，这种配置被称作″球栅阵列″(BGA)。
[0096]图22是示于图21A的结构的电抗特性的建模网络示意图。如示于图21A，网络中的电感和电容的分布利用电感器360和电容器362而被建模，所述电感器和电容器以网络中的并联布置阻抗元件的形式分布。为实现良好地传输信号，电容和电感在整个网络中保持恒定。
[0097]由每个示于图21A-B的导电迹线346呈现的电感和电容基于它们沿着导电迹线的长度的位置而改变。这些参数的值取决于介电区域334、304中介电材料的类型以及介电材料从导电平面316算起的厚度和导电迹线的宽度。区域304、334的介电特性在沿着每个迹线的长度的各位置上是恒定的。每个迹线的宽度也是恒定的。出于各种原因，使迹线346的宽度在芯片的原始触点310和外部触点308之间变化是不现实的。结果，触点318直接下层的介电材料的增大的厚度会引起迹线展现的电感和电容沿着它们的长度变化。这种类型的阻抗变化会引起问题。可能导致电路的调谐能力下降和因信号反射造成的损耗。
[0098]在示于图23的前述实施方式的进一步改型中，由介电层336的非均匀厚度引起的问题得以解决。这里，下部导体336的表面被布置成使得其保持平行于外部导电迹线346并与其相隔恒定或近乎恒定的间隔。在这种情况下，下部导体的平坦部分356沿着芯片的前表面延伸一段距离。然后，下部导体沿着邻近于介电区域344的壁部337向上弯折。壁部337优选是斜坡形的，以使得平坦部分356不与壁部337成直角。相反，平坦部分与壁部之间逐渐过渡。上部平坦部分366还在层叠于介电区域344上的位置形成与壁部337之间的逐渐过渡。
[0099]示于图23的微电子结构的制造类似于示于图21A的结构。然而，在这种情况下，附加介电区域344在形成下部导体之前被形成，然后形成层叠于下部导体336上的电泳沉积介电涂层368。介电涂层368的基本上均匀的厚度362源于在其上形成介电涂层的电泳沉积技术。如前所述，电泳沉积具有自我约束性能，以使得其厚度与电场的强度相关。因此，电泳沉积涂层随从于位于涂层下面的导体的轮廓。出于这种原因，所产生的结构的导电迹线346，如示于图23，保持与下部导体336之间的恒定间隔，以提供具有恒定阻抗的传输线。
[0100]图24示出了图23所示结构的改型，其中导电凸块370，而非柱状触点，被提供，以将芯片外部连接至外部微电子元件的端子。
[0101]一种根据本发明的实施方式的照相机模块或摄像机模块1030(图25)包括具有触点1042的传感器单元1020，所述触点布置在传感器单元的后表面上，即在半导体芯片1000的与携带着成像区1026的前表面1028相反的表面上。传感器单元可以是例如前面参照图1所显示和描述的。类似的传感器单元和照相机或摄像机模块描述于申请人共同拥有的2005年11月2日提交的美国专利申请No.11/265,727和2005年12月30日提交的11/322,617，二者可以进一步以代理人档案号TESSERA 3.0-381 CIP和3.0-464识别，上述申请的全部内容以引用方式并入本申请。传感器单元的触点1042通过可熔导电材料例如焊料的块1082连接至电路板1070的端子1080。
[0102]在这种配置中光学单元1050包括塔座或支撑结构1051，其具有被布置成保持一或多个透镜或其它光学元件1058的安装部分1052。支撑结构1051还包括多个后部元件1062，其形式为从安装部分1052向后突伸的细长柱1062。这些柱的后表面1054抵接或机械接合传感器单元中的基准平面，以将光学单元相对于传感器单元定位。在示于图25的例子中，后表面1054抵接层叠于成像区1026的透明罩1034的前表面上。或者，塔座或支撑结构包括对正特征，例如柱、销、凹坑或类似物，以便机械设置光学单元1050相对于芯片1000的高度，同时限制塔座相对于芯片的成像区1026的倾斜。
[0103]希望使得柱1062的后表面与前表面1034之间的连接部平整且厚度均匀。在另一实现此目的的途径中，金属附连特征或垫1055可以设在罩1034的外表面1036上，可以冶金接合例如通过扩散接合而接合至柱1062的后表面1054处的金属特征。或者，一定程度上的薄粘合剂可以用于将柱的后表面接合至罩。
[0104]在另一实施方式中，为取代柱，塔座或支撑结构1051包括后部元件，其封闭或基本上封闭，具有圆柱形或多面体形状的容腔。这样的后部元件可以被设置成具有圆柱形壁或多面体形状(例如，箱形)壁，其中后部元件的后表面抵接在传感器单元的基准平面例如设在罩1034的外表面1036处的基准平面上。
[0105]在示于图26的前述实施方式的改型中，传感器单元1020是通过传感器单元前部而被安装的，因此，成像区1028面向前方，朝向电路板1070的后表面或底表面。传感器单元的触点1042通过适宜的引线或接线部1002连接至电路板的导体1076。在这种实施方式中，光学单元1050的后部元件1062突伸穿过电路板中的与成像区1028对准的孔1072。换言之，孔1072足够大以适应于从光学元件至成像区的光路，并且还容纳后部元件1062。类似的配置可以与如前所述在前表面上具有触点的传感器单元一起使用。
[0106]一种根据本发明的进一步实施方式的照相机或摄像机模块(图27)包括传感器单元920，其以虚线表示，布置在电路板970的底侧或后侧。同样，传感器单元中芯片的成像区对准电路板中的孔972。光学单元950在这种配置中包括塔座或支撑结构952，其具有安装部分902，用于保持一或多个透镜或其它光学元件958。支撑结构952还包括多个后部元件962，其形式为从安装部分902向后突伸的细长柱。这些柱延伸穿过电路板中的开口974，并且因此而机械接合传感器单元，以将光学单元相对于传感器单元定位，如前所述。同样，柱之间限定出间隙，例如，在柱962a和962b之间的间隙963a。同样，电路板970可延伸到间隙中，并且因此而可延伸在传感器单元和光学单元之间，以便于实现连接至传感器单元，如前所述。在图27中的实施方式中，间隙具有相当大的高度。在完全组装状态下间隙的高度HG等于安装元件902在电路板970的前表面901上方的高度。高度HG理想地为大约2mm或以上，更理想地5mm或以上，最优选1cm或以上。每个间隙的宽度(即后部元件962a和962b之间平行于电路板的水平距离)理想地也是至少大约2mm，更理想地至少大约5mm，最理想地至少大约1cm。如下面进一步讨论，提供这样的大间隙允许进入光学元件和孔972之间的区域，以便实施操作以完成组装。然而，大间隙的提供可能并不导致组件的整个高度增加。光学元件例如透镜958和传感器单元之间的距离是基于系统光学性质例如透镜958的焦长而设定的。因此，在任何情况下，透镜必须被支撑在电路板前方相当大的距离。
[0107]根据图27中的实施方式的模块或组件可以在组装之后被处理，即通过一或多个间隙在传感器单元上实施操作，并且理想地还通过电路板中的孔972。例如，组件可以经受清洁操作，其中清洁流体、清洁工具或二者，被插入一或多个间隙并且通过孔972，以清洁传感器模块的表面。例如，在传感器模块组合朝向电路板的后表面或底表面面向前方的罩的位置，罩与孔对准的区域(包括与传感器芯片的成像区对准的区域)可以被清洁。可在完整的组件上实施这样的清洁操作的能力可应对在组装过程中弄脏的问题。这反过来又能提供更高质量的照相机或摄像机单元，并且还可以允许在一定程度上放松组装过程中针对弄脏而采取的条件。例如，″净室″环境可能不再是必需的，或者，低成本、较低质量的净室可以使用。在进一步的例子中，传感器单元可以不采用分开的罩，而是可以只包括具有成像区和具有钝化层的″裸″半导体芯片，其形式为薄涂层，可有效地保护裸芯片中的元件在组装过程中免受化学或机械损伤。这样的裸成像芯片通常在搬运过程中要求非常严格的细致条件，以避免灰尘沉积于一或多个成像元件上。对于采用了罩的传感器单元，要求的条件可在一定程度上降低。然而，通过在组装之后预清洁，较不严格的要求可以应用于不包括罩的传感器单元的组装。
[0108]在根据本发明的进一步实施方式的方法中，传感器单元可包括层叠于传感器单元的前部上的牺牲层，例如，层叠于包括罩的传感器单元中的罩的外表面上的牺牲层，或者层叠于不包括罩的传感器单元中的芯片成像区上的牺牲层。组件是在牺牲层处在其位置的情况下制造的。然后，完整的组件经历操作，其中牺牲层或至少是牺牲层的与传感器单元的成像区对准的那一部分通过孔972和通过支撑结构952中的一或多个间隙963而被去除。例如，牺牲层可以通过溶解而被去除，或通过机械接合它并将它从传感器单元剥离。通过去除牺牲层，可以去掉任何可能聚集在该层上的脏物。
[0109]其它操作也可以通过一或多个间隙实施。例如，工具可以插入一或多个间隙，以接合电路板的导体并将它们接合至传感器单元的触点。或者，通过孔972或通过一或多个附加开口974或通过为此目的设在电路板中的其它开口(未示出)，引线接合工具可以用于提供在导体和传感器单元之间延伸的引线接合部。
[0110]不是必须提供柱状后部元件来提供如前所述的大间隙。例如，后部元件的形式可以是板或肋。此外，不是必须提供多个间隙；仅仅一个间隙对于一些操作来说可能是足够的。
[0111]图28示出了根据本发明另一实施方式的光学单元或照相机或摄像机模块。在这种实施方式中，传感器单元1120具有触点1142，其导电连接至电路板的端子1144，所述电路板层叠于罩1128的外表面1138上，例如通过焊料块1146。罩的壁1130优选是倾斜的，以使得壁的边缘1132处的半径逐渐变化，并且优选在设于芯片的前表面1102上的一组第一触点1134与壁1130之间提供平滑过渡部。一组导电迹线1156，通过例如前面所描述的过程(图15A至19B)形成，从第一触点1134沿着壁1130延伸，并且延伸到罩1128的外表面1138上，从而导电连接至触点1142。介电涂层1158，例如沉积(优选通过电泳沉积)的环氧树脂或其它聚合物材料，层叠于导电迹线1156上并被用作钝化层，例如，具有暴露在触点1142上方的开口的焊料掩膜。
[0112]与上面参照图26所示和描述的例子类似，光学单元1150具有一组后部元件1162，它们从支撑光学元件的结构1158向后延伸，光学元件可以是例如透镜或选自下面一组的其它光学器件：折射或衍射元件，滤波器，反射器，散射器，等等。同样，后部元件的后表面1164被设置成延伸穿过电路板中的孔1172，以抵接或接合罩1128的外表面1138或传感器单元1120的其它基准平面。
[0113]在前面描述的实施方式中，电路板具有延伸穿过其并与传感器单元的成像区对准的孔。这样的孔形成电路板中的透明区域。在其它实施方式中，电路板包括与传感器单元的成像区对准的实心但透明的区域。例如，电路板可以由透明介电材料形成，在这种情况下，电路板的透明区域可以简单地通过挖除电路板的导体而提供，以使得没有导体穿越透明区域。
[0114]一种根据进一步实施方式的封装芯片1350被示于图29A，其包括顶部导电触点1308和底部触点1404。由于封装芯片1350的外部尺寸大约与原始芯片1300的尺寸相同，因此封装芯片可以称作″芯片级″封装芯片。封装芯片可以有利地组合于叠置微电子组件中，如下面参照图31所做描述。如示于图29A，半导体芯片包括导电特征，其中包括导电层例如接地平面1316，和位于前表面1302的原始触点1310。第一顶部介电层1304，例如电泳沉积涂层，覆盖着导电层1316。导电层1316，如果尚未形成在前表面1302上，可以通过溅镀、电镀或它们的组合而形成，例如，作为后续过程例如电泳沉积介电层1304的前序。电泳沉积介电涂层1304用作介电水平，在其上第一金属层1306布置于芯片的前表面1302的上方。第二介电层1305用作介电层，在其上布置着顶部迹线1312和顶部触点1308(通过开口1426连接至第一金属层)。沿着边缘1422层叠于后表面1403和边缘导电迹线1408上的第一金属层1306、顶部触点1308、顶部迹线1312、底部触点1404与芯片的原始触点1310、导电迹线1306、顶部触点1308、顶部迹线1312、底部触点1404和侧面导电迹线1408导电联通，用于从芯片的原始触点1310重新分配导电触点。
[0115]图29B是朝向前表面1302所作的前侧平面图，显示了沿着边缘1422层叠于前表面和侧面导电迹线1408上的顶部触点1308和顶部迹线1312，它们与芯片的原始触点1310导电联通。图29C是后侧平面图，显示了底部触点1404和底部迹线1405。
[0116]参看图30A，在制造封装芯片的方法中，介电层1305和1402被沉积在微电子基板例如半导体晶片1300的顶部和底部表面1403上。各个微电子元件例如晶片1300的半导体芯片之间的边界以1500表示。介电层1305、1402可以通过适宜的技术例如旋涂、喷涂、辊涂或气相沉积等等而形成。介电层1402可以通过将晶片1300维持在适宜的电势并将晶片如前所述浸没在电泳沉积浴槽中(图7)而在晶片的底部表面1403处电泳沉积在暴露的半导电材料上。接下来，底部触点1404被形成为层叠于介电层1402上。底部触点1404被连接至底部导电迹线1405。底部触点1404和底部导电迹线1405可以形成，例如通过溅镀、电镀和图案化技术，例如前面描述的(图9-10)。
[0117]参看图30B，载体基板或载体晶片1410然后被附连于晶片1300的底部，例如通过可移除的(例如可剥离的)粘合剂1412，以形成组件。
[0118]通过形成穿过介电层的开口，例如通过图案化蚀刻、激光钻销或其它适宜的过程，半导体晶片1300的原始触点1310可以被暴露。参看图30C，优选地，与示于图30B的芯片边界对准的开口1420可以这样形成：沉积光成像型层1430，例如、光阻、抗反射涂层或其它层，在光成像型层通过光刻而图案化开口，然后从光成像型层的后表面蚀刻晶片1300。所述开口1420可作为沟槽延伸，所述沟槽穿越晶片的长度和宽度。每个芯片1300的暴露于所述开口的壁的边缘1422优选被定向在与半导体芯片的前表面的法向之间的角度在大约10和60度之间。优选地，半导体元件被各向同性蚀刻。或者，晶片1300可以利用具有楔形轮廓的锯片被锯切，以形成楔形开口1420。参看图30D，图中示出了面向顶表面的局部透视图，显示了示于图30C的中间阶段。每个芯片1300的暴露于所述开口的壁的边缘1422被维持电学连续性。实现此目的的一个示例性方式是楔形开口1420接下来被蚀刻处沟槽，所述沟槽将所述壁分开，除了角部区域1455、1456和1457外。虽然该示例性实施方式示出了角部区域具有中间部分1456和倾斜部分1455和1457，但其它配置同样也可使用。该角部区域1455、1456和1457在芯片1300之间维持电学连续性。
[0119]在所述开口被形成在晶片中之后，图案化光成像型层被从晶片去除。包括晶片和附着在其上的载体晶片的组件然后被浸入介电沉积浴槽。然后组件在适宜的条件下被保持在这里足够的时间，以在晶片1300的暴露的外部导电和半导电表面上形成电沉积涂层。结果，边缘介电层1406(图30E)和第二顶部介电层1305被形成，以使得边缘迹线1408与底部迹线1405导电联通。或者，不是通过电泳涂覆，而是在底部触点1404由粘合附连的载体基板1410覆盖的情况下，边缘介电层1406和第二顶部介电层1305可以通过一或多个前面描述的替代性方式方法例如、旋涂、喷涂、气相沉积等而被形成。在形成介电层1406、1305之后，边缘迹线1408和顶部触点1308被形成，例如通过前面描述的溅镀、电镀和图案化技术(图9-10)。开口1426形成在顶部介电层1305中，例如，通过激光钻销、图案化蚀刻或机械过程，允许顶部触点1308被连接至第一金属层1306。
[0120]参看图31，示出了根据示于图29A的实施方式的封装芯片中的电路板和叠置层的透视图。下部电路板1600具有多个板接触点1610。封装芯片1350安装在下部电路板1600上，从而板接触点1610与封装芯片1350的相应底部触点1404导电接触。底部触点1404可以是前面描述的焊料球以及其它类型的触点。附加封装芯片1350可以叠置并安装在第一封装芯片1350的顶部。附加封装芯片1350的底部触点1404与初始封装芯片1350的对应顶部导电触点1308导电接触。顶部电路板1650具有多个下部板接触点1660。
[0121]虽然图31重示出了夹层结构，其中多个封装芯片1350设在顶部电路板1650和底部电路板1600之间，但本发明同样良好地适用于其它单一电路板配置。一或多个封装芯片1350可以仅安装在底部电路板1600上。一或多个封装芯片1350可以仅安装在顶部电路板1650上。附加叠层的封装芯片1350以及单独的封装芯片1350可以安装在同样的电路板上。
[0122]尽管本发明已经参照特定实施方式进行了描述，但可以理解，这些实施方式仅仅是为了解释本发明的原理和应用。因此，应理解，在不脱离权利要求中限定的本发明精神和范围的前提下，可对所示的实施方式做出各种修改并且其它配置也可构想出来。
[0123]例如，在参照图29A至30D所描述的本发明的特定实施方式中，层叠于前表面1302、边缘1422或后表面1403上的一或多个介电层1304、1424可以通过除电泳沉积之外的技术形成，例如通过使用旋涂、喷镀或气相沉积等等方式。在一个改型中，第一顶部介电层1304通过除电泳沉积之外的其它技术而被形成。在这样的情况下，位于前表面1302的导电层1316可以省略。

Claims (74)

1、一种封装半导体元件，包括：
半导体元件，其具有前表面、位于前表面处的第一导电触点、远离前表面的后表面、在前后表面之间延伸的边缘；
聚合物涂层，其层叠于前表面、后表面和边缘上；
多个前部导电迹线，其与第一导电触点导电联通，前部导电迹线与层叠于前表面上的聚合物涂层接触；
多个后部导电迹线，其与层叠于后表面上的聚合物涂层接触；以及
多个边缘导电迹线，其与层叠于边缘上的聚合物涂层接触，所述边缘导电迹线将前部导电迹线连接至后部导电迹线。
2、如权利要求1所述的封装半导体元件，其中半导体元件包括位于前表面处的导电平面，并且聚合物涂层接触所述导电平面，所述第一导电触点至少部分地暴露于聚合物涂层中的开口中。
3、如权利要求1所述的封装半导体元件，还包括第一迹线，其接触聚合物涂层，第一迹线将第一导电触点导电连接至前部导电迹线。
4、如权利要求3所述的封装半导体元件，还包括介电层，其层叠于聚合物涂层上，其中所述前部导电迹线通过介电层中的开口连接至第一导电迹线。
5、如权利要求1所述的封装半导体元件，其中聚合物绝缘层包括环氧树脂。
6、如权利要求1所述的封装半导体元件，其中半导体元件包括多个芯片，它们在多条分断线处结合在一起。
7、如权利要求1所述的封装半导体元件，其中半导体元件包括单一芯片。
8、如权利要求1所述的封装半导体元件，还包括底部封装触点，其导电连接至后部导电迹线。
9、如权利要求1所述的封装半导体元件，还包括多个金属凸块，它们导电连接至所述多个后部导电迹线。
10、如权利要求1所述的封装半导体元件，还包括顶部封装触点，它们导电连接至前部导电迹线。
11、如权利要求1所述的封装半导体元件，还包括多个金属凸块，它们导电连接至所述多个前部导电迹线。
12、如权利要求1所述的封装半导体元件，其中所述多个前部导电迹线包括具有第一厚度的第一金属层和具有第二厚度的第二金属层，第二厚度实质上大于第一厚度。
13、如权利要求12所述的封装半导体元件，其中第一金属层包括铝、钛中的至少一种，第二金属层包括镍。
14、如权利要求12所述的封装半导体元件，还包括第三金属层，其层叠于第二金属层上，第三金属层包括铜。
15、如权利要求1所述的封装半导体元件，其中所述多个后部导电迹线包括具有第一厚度的第一金属层和具有第二厚度的第二金属层，第二厚度实质上大于第一厚度。
16、如权利要求15所述的封装半导体元件，其中第一金属层包括铝、钛中的至少一种，第二金属层包括镍。
17、如权利要求15所述的封装半导体元件，还包括第三金属层，其层叠于第二金属层上，第三金属层包括铜。
18、一种制造微电子单元的方法，包括：
提供半导体元件，其具有：前表面，远离前表面的后表面，导电材料、半导电材料中的至少一种，其暴露于前后表面中的至少一个处，以及暴露于前表面处的多个第一导电触点，第一导电触点中的至少一些与暴露的所述半导电材料、导电材料中的至少一种绝缘；
在暴露的所述半导电材料、导电材料中的至少一种上电沉积绝缘层；
形成(i)多个后部导电迹线，其层叠于后表面上，(ii)多个前部导电迹线，其层叠于前表面上并与第一导电触点导电联通，和(iii)多个边缘导电迹线，其沿着边缘表面在前后部导电迹线之间延伸，所述边缘导电迹线将前部导电迹线导电连接至后部导电迹线。
19、如权利要求18所述的制造微电子单元的方法，其中半导体元件包括多个单独的芯片，它们在外周边界附连在一起，在芯片保持附连在一起的情况下所述后部导电迹线被形成，并且所述边缘是通过去除半导体元件与外周边界对准的材料而被限定出来的。
20、如权利要求18所述的制造微电子单元的方法，其中前表面包括与第一导电触点绝缘的导电平面，并且绝缘材料被电沉积在导电平面上。
21、如权利要求18所述的制造微电子单元的方法，其中当绝缘层被电沉积在导电平面上时，绝缘层被同时电沉积在暴露于后表面的半导电材料上。
22、如权利要求18所述的制造微电子单元的方法，其中绝缘层被电沉积在暴露于边缘处的半导电材料上。
23、如权利要求19所述的制造微电子单元的方法，还包括沿着所述多条分断线切断所述多个芯片。
24、一种制造微电子单元的方法，包括：
提供半导体元件，其具有：前表面，远离前表面的后表面，导电材料、半导电材料中的至少一种，其暴露于前后表面中的至少一个处，以及暴露于前表面处的多个第一导电触点，第一导电触点中的至少一些与暴露的所述半导电材料、导电材料中的至少一种绝缘；
在暴露的所述半导电材料、导电材料中的至少一种上电沉积绝缘层；以及
形成多个第二导电触点和多个导电迹线，所述第二导电触点和多个导电迹线层叠于绝缘层上，并将第一导电触点导电连接至第二导电触点。
25、一种制造微电子单元的方法，包括：
将半导体元件与盖元件组装以形成单元，所述单元具有外部主表面，其平行于半导体元件的前表面，所述半导体元件包括多个半导体器件、层叠于前表面上的第一绝缘层、层叠于第一绝缘层上并且导电连接至所述多个半导体器件的多个导电特征，半导体元件、盖元件中的至少一个包括从所述单元的外部主表面向内延伸的横向表面；
电沉积第二绝缘层，其层叠于所述横向表面上和外部主表面的至少一部分上；以及
形成多个导电迹线，其沿着横向表面和外部主表面的一部分层叠于第二绝缘层上，所述多个导电迹线被连接至所述多个导电特征。
26、如权利要求25所述的方法，其中半导体元件包括远离前表面的后表面，并且所述单元的外部主表面包括半导体元件的后表面的至少一部分。
27、如权利要求26所述的方法，其中所述多个横向表面中的至少一些与从半导体元件的后表面延伸至第一绝缘层的多个开口重合，并且第二绝缘层被电沉积在所述后表面和开口上。
28、如权利要求26所述的方法，其中所述多个横向表面中的至少一些与从半导体元件的后表面延伸至第一绝缘层的边缘重合，并且第二绝缘层被电沉积在所述后表面和边缘上。
29、如权利要求25所述的方法，其中盖元件具有远离半导体元件前表面的外表面，并且盖元件包括暴露于所述外表面处的介电材料。
30、如权利要求26所述的方法，其中半导体元件包括多个芯片，它们在多条分断线处结合在一起，其中当第二绝缘层被沉积时，所述多个导电特征中的至少一些跨越一些所述多条分断线彼此靠近着布置，并且所述至少一些导电特征通过跨越所述多条分断线的延伸的导电元件而被导电连接至彼此。
31、如权利要求30所述的方法，还包括沿着所述多条分断线切断所述多个芯片。
32、如权利要求27所述的方法，其中将半导体元件与盖元件组装的步骤是在半导体元件具有实质上连续的后表面且盖元件具有实质上连续的外表面时执行的，所述方法还包括通过从半导体元件去除半导电材料而形成所述多个开口。
33、如权利要求32所述的方法，还包括在形成所述多个开口之前从后表面研磨半导体元件以减小半导体元件的厚度。
34、如权利要求32所述的方法，其中所述多个开口通过蚀刻半导体元件而被形成。
35、如权利要求34所述的方法，其中半导体元件是通过经掩层中的开口施加蚀刻剂而被蚀刻的，在半导体元件蚀刻过程中蚀刻剂不侵蚀第一绝缘层。
36、如权利要求35所述的方法，还包括在电沉积第二绝缘层的步骤之后使所述多个开口延伸通过第一绝缘层，以暴露至少一些导电特征。
37、如权利要求36所述的方法，其中形成所述多个迹线的步骤包括将金属层沉积在至少一些导电特征上，并且沉积在第二绝缘层上以层叠于半导体元件中的开口和半导体元件的后表面上。
38、如权利要求37所述的方法，其中金属层通过溅镀而被沉积。
39、如权利要求37所述的方法，其中金属层通过化学气相沉积(″CVD″)而被沉积。
40、如权利要求37所述的方法，其中金属层被如下沉积：先是无电镀步骤，然后是电解电镀步骤。
41、如权利要求37所述的方法，其中金属层被共形沉积以至少层叠于所述后表面和所述开口的壁上，所述多个导电迹线包括由金属层光刻限定的多个第一金属图案，并且形成所述多个导电迹线的步骤还包括在所述多个第一金属图案上电镀第二金属层。
42、如权利要求37所述的方法，其中金属层被共形沉积以至少层叠于所述后表面和所述开口的壁上，形成所述多个迹线的步骤包括由金属层光刻限定第一金属图案，并且在所述多个第一金属图案上电镀第二金属层。
43、如权利要求42所述的方法，其中金属层包括铝，第二金属层包括镍，并且金属层通过溅镀而被沉积。
44、如权利要求42所述的方法，其中金属层包括钛，第二金属层包括镍，并且金属层通过溅镀而被沉积。
45、如权利要求44所述的方法，还包括电镀第三金属层以层叠于第二金属层上，第三金属层包括铜。
46、如权利要求37所述的方法，还包括施加介电掩蔽层以层叠于所述多个导电迹线和后表面上，所述掩蔽层具有与所述多个导电迹线中的至少一些对正的掩膜开口，并且在掩膜开口中形成多个外部触点，所述多个外部触点导电接触所述多个迹线。
47、如权利要求46所述的方法，其中形成所述多个外部触点的步骤包括在暴露掩蔽层的开口中的迹线上电镀第三金属层。
48、如权利要求46所述的方法，其中形成所述多个外部触点的步骤包括形成多个金属凸块。
49、如权利要求24所述的方法，其中电沉积第二绝缘层的步骤包括用流体聚合物组分接触所述单元的外表面，并且施加电流通过所述流体组分，以电泳沉积第二绝缘层。
50、如权利要求49所述的方法，其中流体聚合物组分包括阴极环氧树脂组分。
51、如权利要求50所述的方法，其中流体聚合物组分包括阳极组分。
52、如权利要求25所述的方法，其中半导体芯片包括成像区，所述方法还包括将所述单元与具有对准成像区的光学元件的光学单元组装，以形成照相机或摄像机模块，光学元件通过盖元件而与半导体元件分开。
53、一种单元，包括：
半导体元件，其具有前表面和远离前表面的后表面，导电材料、半导电材料中的至少一种存在于前后表面中的至少一个上，并且多个导电特征暴露于前表面处，所述多个导电特征与暴露的所述半导电、导电材料中的至少一种绝缘；
绝缘层，其具有在所述前表面、后表面中的至少一个处与所述导电材料、半导电材料中的至少一种接触且共形的内表面，所述绝缘层还具有与内表面远离的外表面；
多个导电触点，它们沿着绝缘层的外表面延伸；以及
多个导电迹线，它们沿着绝缘层的外表面延伸，所述多个导电迹线将所述导电特征连接至所述导电触点。
54、一种单元，包括：
半导体元件，其包括前表面，远离前表面的后表面，可通过前后表面中的至少一个而以导电的方式触及的多个半导体器件，层叠于前表面上的第一绝缘层，和层叠于第一绝缘层上并且导电连接至所述多个半导体器件的多个导电特征；
盖元件，其层叠于半导体元件的前表面上，盖元件与半导体元件组装以形成单元；
半导体元件的后表面、盖元件的外表面中的至少一个暴露于所述单元的外部主表面处，所述单元包括从所述外部主表面沿着朝向半导体元件的前表面的方向延伸的多个横向表面；
聚合物绝缘层，其共形覆盖半导体元件的横向表面以及外部主表面的至少一部分；以及
多个导电迹线，它们层叠于聚合物绝缘层上，所述多个导电迹线从所述导电特征延伸到外部主表面的由聚合物绝缘层覆盖的部分上，所述多个导电迹线将所述多个导电特征导电连接至层叠于外部主表面上的外部触点垫。
55、如权利要求54所述的单元，其中在聚合物绝缘层覆盖所述多个横向表面和外部主表面的位置，聚合物绝缘层的厚度是基本上均匀的。
56、如权利要求54所述的单元，其中所述多个横向表面包括从半导体元件的后表面延伸至第一绝缘层的开口的壁，所述开口对准所述导电特征，聚合物绝缘层至少层叠于半导体元件的后表面上，并且所述多个导电迹线中的至少一些从导电特征延伸到所述后表面上。
57、如权利要求54所述的单元，其中所述多个横向表面包括从半导体元件的后表面延伸至第一绝缘层的半导体元件边缘，聚合物绝缘层至少层叠于半导体元件的后表面上，并且所述多个导电迹线中的至少一些从导电特征延伸到所述后表面上。
58、如权利要求55所述的单元，其中至少是盖元件的外表面主要由介电材料构成。
59、如权利要求54所述的单元，其中半导体元件包括在多条分断线处结合在一起的多个芯片。
60、如权利要求54所述的单元，其中半导体元件包括单一芯片。
61、如权利要求54所述的单元，其中所述多个导电迹线包括具有第一厚度的第一金属层和具有第二厚度的第二金属层，第二厚度实质上大于第一厚度。
62、如权利要求61所述的单元，其中第一金属层包括铝、钛中的至少一种，第二金属层包括镍。
63、如权利要求61所述的单元，还包括层叠于第二金属层上的第三金属层，第三金属层包括铜。
64、如权利要求54所述的单元，还包括层叠于半导体元件后表面上的多个金属凸块，所述多个金属凸块导电连接至所述多个导电迹线。
65、如权利要求54所述的单元，其中聚合物绝缘层包括环氧树脂。
66、一种照相机或摄像机模块，包括如权利要求54所述的单元，其中半导体元件包括位于前表面处的成像区，照相机或摄像机模块还包括光学单元，所述光学单元具有对准成像区的光学元件，所述光学元件通过盖元件与半导体元件分开。
67、如权利要求24所述的方法，其中电沉积绝缘层的步骤形成具有顺应性的绝缘层。
68、如权利要求67所述的方法，其中所述顺应性绝缘层具有足够的顺应性以适应于半导体元件相对于可被半导体元件连接的电路板的热膨胀失配。
69、如权利要求25所述的方法，其中电沉积第二绝缘层的步骤形成具有顺应性的绝缘层。
70、如权利要求69所述的方法，其中所述顺应性绝缘层具有足够的顺应以适应于半导体元件相对于可被半导体元件连接的电路板的热膨胀失配。
71、如权利要求53所述的单元，其中绝缘层具有顺应性。
72、一种组件，包括如权利要求71所述的单元以及电路板，所述电路板的端子连接至所述单元的触点，其中所述顺应性绝缘层具有足够的顺应以适应于半导体元件相对于电路板的热膨胀失配。
73、如权利要求54所述的单元，其中聚合物绝缘层具有顺应性。
74、一种组件，包括如权利要求73所述的单元以及电路板，所述电路板的端子连接至所述单元的触点，其中所述顺应聚合物绝缘层具有足够的顺应以适应于半导体元件相对于电路板的热膨胀失配。
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