CN104112669B - 半导体装置的生产方法 - Google Patents

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Abstract

本发明提供一种半导体装置的生产方法，其能够减少PCM等监控芯片区域所引起的不良。该包括：第一工序，在半导体衬底晶片的一侧主面被划分为网格状的区域内的各个衬底表层形成具有所需活性区域和环绕该活性区域的边缘区域的器件芯片区域、以及在中央具备感测区域的工艺流程管理用监控芯片区域；第二工序，在芯片区域的表面上形成所需图案的金属膜之后，在器件芯片区域与监控芯片区域的各个表面上形成保护膜；第三工序，对半导体衬底晶片的另一侧主面进行抛光研磨而使半导体衬底晶片变薄，其中，将监控芯片区域的1个芯片内的保护膜的占有面积与器件芯片区域的1个芯片内的保护膜的占有面积之差设定为20%以下。

Description

半导体装置的生产方法
技术领域
本发明涉及一种安装于功率模块等的绝缘栅双极型晶体管（IGBT，InsulatedGate Bipolar Transistor）、续流二极管（FWD，Free Wheeling Diode）等半导体装置的生产方法，特别是涉及一种在半导体装置的晶片加工流程中，具有为使晶片厚度适应耐压而进行的晶片背面研磨工序的半导体装置的生产方法。
背景技术
安装于功率模块等的IGBT、FWD等，正在从通用逆变器、交流伺服电机、不间断电源（UPS）或开关电源等产业领域逐渐扩大到微波炉、电饭煲或闪光灯等消费性设备领域。此外，为扩大其应用领域，对于IGBT、FWD，从市场方面来看，要求低导通电压等更进一步的低损耗。作为尽量以较高的生产效率实现该IGBT的低损耗的有效方法之一，众所周知的是，在晶片加工流程中，在设计耐压容许的厚度以及生产过程的容许范围内，通过从背面切削晶片而尽量使投入时较厚的半导体衬底的厚度变薄的生产方法。
在通过基于这种生产方法的晶片加工流程所生产的IGBT、FWD等功率器件中，为了改善半导体特性，在不引起耐压降低的范围内芯片厚度（Si衬底厚度）具有被研磨得越来越薄的倾向。在图6及图7中，分别显示这种通过现有的晶片加工流程生产的晶片21整体的平面图及监控芯片区域7a（图6中表示为PCM）附近的放大平面排列图。除了图6、7所示的监控芯片区域7a以外的器件芯片区域3是成为IGBT及FWD等的芯片的区域。监控芯片区域7a，虽然不能作为生产目的的器件芯片而使用，但它是为了通过监控晶片加工流程来提高成品率而使用的区域，在晶片21内称为流程控制监控器（PCM，Process Control Monitor）等，在每一个晶片中形成有多个。
如图7所示，在器件芯片区域3中央表面的活性区域1所形成的电极（IGBT的发射电极4、FWD的阳极电极等），需要3μm以上的金属膜厚度，在其周边的边缘区域2上涂敷形成的保护膜（聚酰亚胺树脂膜6等）（在图7中用斜线阴影表示）大多具有10μm以上的厚度。此外，在所述边缘区域2内的Si衬底表面，具有在由与所述活性区域1的发射电极4同时形成的金属膜所构成的场板（未图示）上进一步层压10μm左右厚度的所述保护膜的结构。在芯片整体中的面积比率中，无保护膜的活性区域1的发射电极4部分占据大部分。另一方面，在监控芯片区域7a中，保护膜被涂敷于大部分区域7a。
此外，该监控芯片区域7a有时还用于实施器件（IGBT等）特性的栅极氧化膜12（图8）的绝缘耐压测定等击穿试验。此外，通过将在根据CVD法形成绝缘膜之后的最初的光刻法工序以后形成的绝缘膜残留在监控芯片区域7a中，即使在其后的工序中发现工序异常的情况下，通过分析残留在监控芯片区域7a的绝缘膜，有时还用于简单地确定由杂质等引起的异常发生工序。
此外，可通过分析杂质等进行原因分析，并且还可以进行对异常发生工序的反馈，还具有很容易去除起因的优点。其结果，半导体装置的可靠性得到提高，并且通过减少不良而提高生产成品率（专利文献1）。此外，在监控芯片区域7a中，除了上述说明之外，有时还设有光控取向标示器（PHOTOALIGNMENT MARKER）、用于栅极耐压监视器的测试式元件组（TEG，Test Element Group）、用于管理氧化膜厚及薄膜电阻等动向的PCM等。此外，为了通过对导通电压等电气特性的管理及（专利文献2）对蚀刻不均的管理来缩小蚀刻不均，有时还设置有小型芯片等（专利文献3）。
在上述监控芯片区域7a中，金属膜通过溅射沉积等以5μm的厚度粘附于晶片的整个面之后，仅残留用中央的矩形框（虚线）表示的感测区域9a内的传感器接触区域10的金属膜，而其他金属膜被蚀刻而去除。图7所示的感测区域9a内的网格状线为基于上述目的保留的绝缘膜的图案。感测区域9a外侧的金属膜，全部被蚀刻而去除。此外，在所述传感器接触区域10以外的感测区域9a与感测区域9a外侧区域的表面，全部包覆厚度为10μm的保护膜（聚酰亚胺树脂膜6a）。因此，在晶片表面上，监控芯片区域7a呈表面厚度比器件芯片区域3的大部分（厚度5μm）厚的凸状。
对于这种表面状态的晶片，为了减小背面研磨时成为问题的晶片面内研磨的不均匀性，根据化学机械研磨（CMP，Chemical Mechanical Polishing）技术使成为其原因的晶片表面一侧的高度差保持同一水平之后再进行背面研磨的方法是众所周知的（专利文献4）。此外，还有文献记载，在半导体晶片具有因聚酰亚胺保护膜引起的凹凸的表面上，粘贴较厚的表面保护带，然后对表面保护带进行加热并使其变形，从而使表面基本上平坦的内容（专利文献5）。
【专利文献1】日本专利文献特开2000-114334号公报（段落0024）
【专利文献2】日本专利文献特开2011-216764号公报（摘要、课题）
【专利文献3】日本专利文献特开2011-86771号公报（段落0037）
【专利文献4】日本专利文献特开2009-218343号公报（段落0058）
【专利文献5】日本专利文献特开2006-196710号公报（摘要）
发明内容
在为了生产上述IGBT、FWD等功率器件而实施的晶片加工流程中，由于担心晶片破裂等而投入较厚的晶片，在形成在晶片的表面一侧形成的半导体功能区域之后，需要使晶片变薄的背面研磨工序。在该背面研磨工序中，如图9所示，在晶片21的表面一侧粘贴保护胶带20而进行保护，进而紧贴在支撑盘22之后，使相反一侧面即晶片21的背面一侧向上，通过在接触面上具备磨石的砂轮23，一边使其旋转一边按压而研磨晶片21的背面一侧。在这种情况下，如果在晶片21的表面一侧有凹凸，则在凸部与凹部的背面研磨量有时会不同（在凸部的背面研磨量较多，在凹部较少），会出现Si衬底的背面研磨不均匀的问题。现已得知所述问题在晶片直径为5英寸以上时，耐压较低，且在将Si衬底抛光研磨为100μm以下的厚度时，特别容易变大。作为在晶片表面具有容易产生此类问题的凹凸的晶片，有具备所述监控芯片区域7a的晶片21。在器件芯片区域3（IGBT芯片区域）与监控芯片区域7a中，如上所述，由于在芯片内形成的图案布局（pattern layout）不同，因此在晶片表面一侧会产生凹凸。这种凹凸的原因在于根据在Si衬底上形成的金属膜与在其上方层压的保护膜的有无的组合所产生的高度差。例如，如上所述，在器件芯片区域3（IGBT芯片区域）中，其中央部的大部分为5μm厚度的金属膜，而在周边部的边缘区域，具有由5μm厚度的金属膜构成的场板与10μm左右厚度的所述保护膜被层压的结构。另一方面，在监控芯片区域7a，保护膜（10μm厚的聚酰亚胺树脂膜6a）占据大部分。无保护膜（聚酰亚胺树脂膜6a）区域仅为多个较窄的传感器接触区域10（图7）。
即，如果对在器件芯片区域3与监控芯片区域7a的表面上所形成的5μm厚的金属膜与10μm厚的保护膜的形成状态进行总结，则如以下所述。
【表1】
然而，如上所述，根据背面研磨，可以使芯片厚度（实际Si衬底的厚度）（A）在晶片加工流程中被研磨而变薄，但将表面一侧的场板与保护膜相加在一起的厚度（B）在背面研磨前后不发生变化，因此比率B/A在背面研磨后变大。并且，在通过背面研磨使芯片厚度（Si厚度）变薄至接近器件的设计耐压所需厚度的加工流程规格的情况下，如果背面研磨后的晶片厚度产生变化，则会产生Si厚度变薄为由耐压决定的极限厚度以上的区域，造成耐压下降等而可能影响电气特性。例如，在图7所示的具有通常的器件芯片区域3与监控芯片区域7a的晶片的背面研磨中，由于具有成为凸部的较厚的表面区域，因此受到容易被过度研磨的监控芯片区域7a的影响，在监控芯片区域7a外侧周围配置的通常的器件芯片区域3的芯片厚度（Si厚度）也很容易被过度研磨。其结果，可能会产生通常的器件芯片区域3的耐压降低、容易出现耐压不良、成品率降低的问题。
此外，如果比较在通常的器件芯片区域3与监控芯片区域7a的芯片表面形成的金属膜，则监控芯片区域7a的金属膜的占有面积远比通常的器件芯片区域3的金属膜的占有面积小。为此，金属膜被蚀刻而去除的面积在监控芯片区域7a中非常大，蚀刻所带来的发热量也变大。可以得知，上述热量很容易促进蚀刻，受其影响环绕监控芯片区域7a的周边器件芯片区域3的蚀刻条件会产生变化，因此也存在金属膜蚀刻不良增加的问题。
本发明是考虑以上说明的问题而完成的，本发明的目的在于提供一种能够减少耐压不良及金属膜的蚀刻不良等起因于监控芯片区域的不良的半导体装置的生产方法。
本发明为实现所述目的，提供一种半导体装置的生产方法，包括：第一工序，在半导体衬底晶片的一侧主面被划分为网格状的区域内的各个衬底表层上形成具有所需活性区域和环绕该活性区域的边缘区域的器件芯片区域、以及在中央具备感测区域的加工流程管理用监控芯片区域；第二工序，在所述器件芯片区域以及监控芯片区域的表面上通过蒸镀和光刻形成所需图案的金属膜之后，在所述器件芯片区域与所述监控芯片区域的各自的表面上形成保护膜；以及第三工序，对所述半导体衬底晶片的另一侧主面进行抛光研磨而使所述半导体衬底晶片变薄，其中，所述监控芯片区域的保护膜的占有面积与所述器件芯片区域的保护膜的占有面积之差为20%以下。优选地，在所述监控芯片区域内形成的所述保护膜的图案，与在所述器件芯片区域内形成的所述保护膜的图案相同。优选地，所述保护膜形成在所述器件芯片区域与所述监控芯片区域的周边区域。优选地，所述器件芯片区域与所述监控芯片区域的保护膜的占有面积均在30%以下。更优选地，所述保护膜为聚酰亚胺树脂膜。优选地，在所述第二工序中形成的所述金属膜与保护膜之间的层压区域的膜厚在10μm以上。优选地，所述第三工序后的所述半导体衬底晶片的厚度A与所述金属膜与保护膜之间的层压区域的膜厚B之比满足B/A＞7.7%。此外，更优选地，所述器件芯片区域与所述监控芯片区域的金属膜的占有面积均为62.6%以上。
根据本发明的半导体装置的生产方法，在背面研磨工序以及金属膜蚀刻工序等各种工序中，由于缩小了器件芯片区域与监控芯片区域之间的条件差，因此可以减少耐压不良及金属膜的蚀刻不良等由于监控芯片区域的存在所引起的不良。
附图说明
图1是在本发明的实施例一的晶片表面上将监控芯片区域与其周边的器件芯片区域排列成网格状的放大平面排列图;
图2是半导体晶片的工艺流程图;
图3是相邻的器件芯片区域与监控芯片区域的背面研磨后的截面图，且为说明监控芯片区域的表面凸部的影响体现在背面研磨的均匀性上的理由的图;
图4是在本发明的实施例一的晶片表面上将监控芯片区域与其周边的器件芯片区域排列成网格状的放大平面排列图;
图5是示出相对于本发明的实施例一的芯片面积的金属膜被蚀刻面积的比率与监控芯片区域周边的器件芯片区域中金属膜的蚀刻不良的关系的图表;
图6是示出本发明、以及以往的表面一侧器件芯片区域的网格状排列与其中监控芯片区域的配置例的晶片的平面图;
图7是在以往的晶片表面上将芯片网格状排列于监控芯片区域及其周边器件芯片区域的放大平面排列图;
图8是本发明、以及以往的器件芯片区域的活性区域内的主要部分截面图;
图9是在用于背面研磨工序的研磨装置（概略截面图）上安装晶片的状态的截面图。
符号说明
1：活性区域
2：边缘区域
3：器件芯片区域
4：发射电极
5：栅电极垫
6：聚酰亚胺树脂膜
7a、7b、7c：监控芯片区域
8：n型场截止层
10：集电区
11：集电极
12：栅极氧化膜
13：MOS栅极结构
具体实施方式
以下，关于本发明的半导体装置的生产方法的实施例，参照附图进行详细说明。在本说明书以及附图中，以下实施例的说明以及附图中，对于同样的构成使用相同的符号，并省略重复说明。此外，在实施例中进行说明的附图，为了容易看清或容易理解而未按照精确的尺度、尺寸比例进行描绘。本发明只要不超出其主旨，并不仅限于以下说明的实施例的记载。
【实施例1】
本发明的半导体装置的生产方法，特别是，对于具有使半导体衬底的厚度变薄的工序的IGBT的晶片加工，除了图2的晶片加工流程的工艺流程图以及图7之外，均参照图1～9说明如下。
在图2的工序1中，在晶片21（图6）的表面一侧，包括经过光刻工序、离子注入、热扩散、氧化、成膜工序等已知的各加工流程工序而形成的MOS栅极结构13（图8）的表面一侧半导体区域分别形成于各器件芯片区域3。该表面一侧半导体区域中，在中央具有包括MOS栅极结构13的活性区域1（图1、4、6、8），在其外周具有边缘区域2（图1、4）。该器件芯片区域3（图1、4）按照如图6的晶片21的平面图或图1、4的晶片的放大平面排列图所示的网格状芯片配列图案形成有多个。在活性区域1中，通过作为金属膜的铝合金膜形成有发射电极4、栅电极垫5、栅电极配线（未图示）等（金属化工序2）。在之后的器件芯片3的装配（组装）工序中，在环绕焊线连接有铝线的芯片中央部（活性区域1）的发射电极4以及栅电极垫5等的芯片周边部（边缘区域2）上，包覆有聚酰亚胺树脂膜6b、6c等保护膜（保护膜形成工序3）。在活性区域1中不会形成保护膜。
接下来，使用在背面研磨中所使用的图9的概略截面图所示的研磨装置，将在晶片21的背面研磨时用于保护表面侧的保护带20粘贴在晶片21的表面侧而用支撑盘22固定，直至晶片21的背面达到通过耐压等决定的所需厚度，对自转的砂轮23进行按压并抛光研磨而使晶片厚度变薄（晶片背面研磨工序4）。例如，研磨前650μm左右厚度的晶片在耐压300Ｖ～1700Ｖ的器件中，分别根据耐压减小至50μm～200μm左右的厚度。在从最初投入晶片加工流程时开始就不使用薄晶片的理由是，为了尽量减少晶片破裂、缺口所造成的成品率降低。在背面研磨后实施最终蚀刻后，在晶片背面侧，如图8的IGBT主要部分截面图所示，形成n型场截止层8以及p型集电区10（背面侧半导体区域形成工序5），并通过溅射沉积等使Ti-Ni-Au等金属膜粘附，从而形成集电极11（金属化工序6）。
在通过这样的晶片加工生产的IGBT、FWD等功率器件中，为了改善半导体特性，具有通过背面研磨使芯片厚度（Si衬底厚度）比以往更薄的倾向，特别优选的是，为了进一步降低导通电压等而在耐压600Ｖ以下的器件中使其变薄至100μm以下。
另一方面，在器件芯片区域3中央表面的活性区域1中形成的电极（IGBT的发射电极4、FWD的阳极电极等），需要3μm以上的金属膜厚度，在其周边的边缘区域2上涂敷形成的保护膜（聚酰亚胺树脂膜6）大多具有10μm以上的厚度。如果金属膜较薄则在键合粗线铝（Al）线时，键合损伤可能会涉及Si衬底表面，因此为了避免其损坏，使金属膜的厚度增加至3μm以上。保护膜是通过聚酰亚胺树脂等的涂敷而成膜的，因此考虑到因包括凹凸部而很难以均匀的膜厚控制得较薄、以及减小来自外部的电荷进行的充电对耐压以及其可靠性的影响，设定为10μm左右的膜厚。此外，在所述边缘区域2内，在由与上述活性区域1的发射电极4同时形成的金属膜构成的场板上，特别是，具有层压10μm左右厚度的所述保护膜的结构，但是在面积方面，活性区域1占据大部分。
另一方面，在实施例的半导体装置的晶片加工中，在晶片21面内，与以往相同，采用了通过设置监控芯片区域7b、7c来管理加工流程，并对加工流程进行反馈而提高成品率的方法。例如，在晶片21内除了通常的器件芯片区域3（IGBT芯片区域）之外，还形成有多个流程控制监控器（PCM，Process Control Monitor）等监控芯片区域7b、7c。
实施例的监控芯片区域7b、7c用于实施器件特性之栅极氧化膜12（图8）的绝缘耐压测定等击穿试验而使用。此外，通过使根据CVD法形成绝缘膜之后的最初的光刻工序以后所形成的绝缘膜残留在监控芯片区域7b、7c内，即使在以后的工序中发现工序异常时，也可用于通过分析残留于监控芯片区域7的绝缘膜而简单地确定杂质等引起的异常发生工序。
本发明的实施例的图1、4为图6的监控芯片区域7b、7c与在其周边配置的器件芯片区域3的放大平面排列图。在图1、4中，在监控芯片区域7b、7c内的聚酰亚胺树脂膜6b、6c等保护膜形成区域（斜线阴影），与以往的所述图7所示的放大平面排列图内的监控芯片区域7a内基本在整个面形成的聚酰亚胺树脂膜6a的形成区域（斜线阴影）相比，其特征在于面积非常小。具体地说，其特征在于，在图1中，将所述监控芯片区域7c的感测区域9c与器件芯片区域3的活性区域1同样配置在芯片的中央，并在其周边区域，环形的聚酰亚胺树脂膜6c以与器件芯片区域3的边缘区域2相同的配置形成。此外，监控芯片区域的聚酰亚胺树脂膜6c以及器件芯片区域的聚酰亚胺树脂膜6在1个芯片中占有的占有面积，相对于芯片面积分别为13%、13%，即相同。此外，在图4中，仅在环绕监控芯片区域7b的中央附近的感测区域9b的较窄的周边区域（斜线阴影内）内形成有聚酰亚胺树脂膜6b。在图4中，监控芯片区域的聚酰亚胺树脂膜6b以及器件芯片区域的聚酰亚胺树脂膜6在1个芯片内所占的占有面积，相对于芯片面积分别为13%、32%，其差为19%。本发明中，无论图1、4的哪一种保护膜图案，都不会产生起因于监控芯片区域的耐压不良，因此可以适当选择。
关于其理由，参照图3进行具体说明。图3（a）为器件芯片区域3与监控芯片区域7附近的背面研磨前的晶片截面图。同样，图3（b）为背面研磨后的器件芯片区域3（b1）与监控芯片区域7（b2）、（b3）的各自的截面图。而且，图3（c）为背面研磨后Si（硅）晶片的厚度为器件芯片区域3（b1）＞监控芯片区域7（b3）＞监控芯片区域7（b2）的理由。
在所述图2的晶片加工流程的工艺流程中，如果在下一个工序4中进行对完成至工序1～3的保护膜形成工序的晶片21进行背面研磨，则在背面研磨后，在晶片表面侧的监控芯片区域附近受凹凸所致高度差的影响，表面凸部高度差较大、高度越高的区域其实际Si衬底厚度变得越薄。将其显示在图3（b）中。图3（b），背面研磨如图3（c）说明，研磨成使b1的背面研磨后的厚度d1与b2的背面研磨后的厚度d2以及b3的背面研磨后的厚度d3相等，因此关于实际Si厚度，显示为b1＞b3＞b2。即，实际Si厚度，b2为最薄。这是因为以往的监控芯片区域7a为，在该b2的状态下的Si晶片表面上形成有保护膜的区域的占有面积为大部分。因此，监控芯片区域7a的实际Si晶片厚度为最薄。
然而，此次重新明确了Si晶片的厚度变薄的区域不仅涉及到监控芯片区域7a，还涉及到环绕所述监控芯片区域7a的通常的器件芯片区域3。以此为原因了解到，通常的器件芯片区域3的实际Si厚度变薄至用耐压决定的极限厚度以上，导致耐压不良增加。为此，通过使监控芯片区域7b、7c的保护膜的图案接近器件芯片区域3的保护膜的图案，减少了监控芯片区域7b、7c对周边器件芯片区域3的影响。如图1所示，该效果以使监控芯片区域的保护膜的图案与器件芯片区域的保护膜的图案完全一致为最佳，但即使没有使其完全一致，只要图案形状及占有面积相近，也可以得到减少效果。例如，如图4所示，在将监控芯片区域的1个芯片内的保护膜的占有面积与器件芯片区域的1个芯片内的保护膜的占有面积之差设定为20%以内的条件下，获得了减少起因于监控芯片区域的不良的效果。
在这里，在通常的器件中形成保护膜的是边缘区域，该面积相对于器件芯片区域的面积大约在30%以下，因此在监控芯片区域中保护膜的占有面积也优选在30%以下。此外，这样的效果在背面研磨后的Si晶片厚度越薄、以及芯片面积越大时越明显，因此越是在低耐压、芯片面积较大时本发明越有效。具体地说，在层压了保护膜与金属膜的膜厚（B）与芯片厚度（A）之间的比率B/A为7.7%以上的条件下，本发明才有效。
接下来，在与实施例一相同的条件下，对于图2的金属化工序2中所生产的金属膜的蚀刻面积也进行了分析。图5为对于具有A～E类型的不同金属膜图案的晶片内的器件芯片区域与监控芯片区域，示出与器件芯片区域的金属膜图案蚀刻不良的发生之间关系的图表。通过图5表示，在监控芯片区域的金属膜的被蚀刻面积在37.4%以下时不发生器件芯片区域的金属膜的蚀刻不良，但在77.6%时发生蚀刻不良。
这是因为，在A类型的器件中，监控芯片区域内的金属膜除保留传感器接触区域10以外其他几乎全部被去除，因此蚀刻时的化学反应热量增大，影响周围的器件芯片区域3。与此相反，在B～E类型器件的情况下，监控芯片区域内的金属膜的被蚀刻面积最多为37.4%，与器件芯片区域相比没有太大变化，因此能够与其相应地控制反应热量，减小了对器件芯片区域的金属膜的蚀刻精度造成的影响。由此，通过将器件芯片区域与监控芯片区域的金属膜的占有面积均设定为62.6%以上，在蚀刻金属膜时可以减少监控芯片区域对周围器件芯片区域的影响。

Claims (8)

1.一种半导体装置的生产方法，其特征在于，包括：
第一工序，在半导体衬底晶片的一侧主面被划分为网格状的区域内的各个衬底表层形成器件芯片区域和工艺流程管理用的监控芯片区域，所述器件芯片区域具有所需的活性区域和环绕该活性区域的边缘区域，所述监控芯片区域在其中央具备感测区域；
第二工序，在所述器件芯片区域以及所述监控芯片区域的表面上通过蒸镀和光刻形成具有所需图案的金属膜之后，在所述器件芯片区域与所述监控芯片区域的各自的表面上形成保护膜；
第三工序，对所述半导体衬底晶片的另一侧主面进行抛光研磨而使所述半导体衬底晶片变薄，
其中，将所述监控芯片区域的所述保护膜在1个芯片内的占有面积的比率与所述器件芯片区域的所述保护膜在1个芯片内的占有面积的比率之差设定为20％以下。
2.根据权利要求1所述的半导体装置的生产方法，其特征在于，在所述监控芯片区域内形成的所述保护膜的图案与在所述器件芯片区域内形成的所述保护膜的图案相同。
3.根据权利要求1所述的半导体装置的生产方法，其特征在于，所述保护膜形成于所述器件芯片区域与所述监控芯片区域的周边区域。
4.根据权利要求1所述的半导体装置的生产方法，其特征在于，所述保护膜在所述器件芯片区域中的占有面积的比率与所述保护膜在所述监控芯片区域中的占有面积的比率均在30％以下。
5.根据权利要求1至4的任一项所述的半导体装置的生产方法，其特征在于，所述保护膜为聚酰亚胺树脂膜。
6.根据权利要求1所述的半导体装置的生产方法，其特征在于，在所述第二工序中形成的所述金属膜与所述保护膜的层压区域的膜厚为10μm以上。
7.根据权利要求1所述的半导体装置的生产方法，其特征在于，所述第三工序后的所述半导体衬底晶片的厚度A与所述金属膜和所述保护膜的层压区域的膜厚B之比满足B/A＞7.7％。
8.根据权利要求1所述的半导体装置的生产方法，其特征在于，所述金属膜在所述器件芯片区域中的占有面积的比率与所述金属膜在所述监控芯片区域中的占有面积的比率均在62.6％以上。
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