JP4830253B2

JP4830253B2 - 半導体素子の製造方法

Info

Publication number: JP4830253B2
Application number: JP2003189828A
Authority: JP
Inventors: 慎一甲斐
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2003-07-01
Filing date: 2003-07-01
Publication date: 2011-12-07
Anticipated expiration: 2023-07-01
Also published as: JP2005026428A

Description

【０００１】
【発明の属する技術分野】
本発明は、ウエハ裏面を研削してウエハを薄くする工程を含む半導体素子の製造方法に関し、特に絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴとする）等の電力用半導体素子の製造方法に関する。
【０００２】
【従来の技術】
ＩＧＢＴは、電圧駆動型であり、オン電圧が低く、かつ高速スイッチング特性を有する素子であり、その応用範囲も、インバータやＡＣサーボなどの産業用分野から電子レンジやストロボなどの民生機器分野へ拡がっている。従来、ＩＧＢＴには、パンチスルー（以下、ＰＴとする）型、ノンパンチスルー（以下、ＮＰＴとする）型、フィールドストップ（以下、ＦＳとする）型の構造があり、ｎチャネル型の縦型二重拡散構造のものが主流である。
【０００３】
ＰＴ型ＩＧＢＴは、ｐ⁺半導体基板上にｎ⁺バッファ層とｎ^-活性層をエピタキシャル成長させたエピタキシャルウエハを用いて形成される。そのため、たとえば耐圧６００Ｖ系の素子では、活性層の厚さは７０μｍ程度であるが、ｐ⁺半導体基板を含む総厚さは２００〜３００μｍ程度になる。
【０００４】
図５は、低ドーズ量の浅いｐ⁺コレクタ層を有するＮＰＴ型ＩＧＢＴの１／２セル分の構成を示す断面図である。図５に示すように、たとえばＦＺウエハよりなるｎ^-半導体基板を活性層１とし、その表面側に、ｐ⁺ベース領域２が選択的に形成されている。ベース領域２の表面層には、ｎ⁺エミッタ領域３が選択的に形成されている。また、基板表面上には、ゲート酸化膜４を介してゲート電極５が形成されている。
【０００５】
エミッタ電極６は、エミッタ領域３およびベース領域２に接触しているとともに、層間絶縁膜７によりゲート電極５から絶縁されている。基板裏面には、ｐ⁺コレクタ層８およびコレクタ電極９が形成されている。ＮＰＴ型の場合には、活性層１の厚さがＰＴ型よりも厚くなるが、素子全体としては、ＰＴ型の素子に比べて、大幅に薄くなる。また、エピタキシャル基板を用いずに、ＦＺ基板を用いているため、安価である。
【０００６】
図６は、ＦＳ型ＩＧＢＴの１／２セル分の構成を示す断面図である。図６に示すように、基板表面側の素子構造は、図５に示すＮＰＴ型の素子と同じである。基板裏面側には、ｎ^-活性層１とｐ⁺コレクタ層８との間に、ｎ⁺バッファ層１０が設けられている。ＦＳ型の場合、活性層１の厚さは、ＰＴ型と同じ７０μｍ程度（耐圧６００Ｖ系）であり、素子全体の厚さは１００〜２００μｍ程度である。
【０００７】
最近では、総合損失をより低減するため、ウエハをより薄く削り、デバイスの厚さをできるだけ薄くする試みがなされている。たとえば、耐圧６００Ｖ系の素子の場合、ＦＳ型ＩＧＢＴの厚さは７０μｍ程度が想定されている。耐圧クラスが低くなると、素子の厚さはさらに薄くなる。このような厚さのＦＳ型ＩＧＢＴまたはそれに類似したデバイスの製造方法として、以下に説明するように、ＦＺウエハを研削する方法と、エピタキシャルウエハを研削する方法が知られている。
【０００８】
図７は、従来のＦＺウエハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す図である。図７に示すように、まず、イオン注入によりＦＺウエハにｎ^-活性層１を形成し、その表面にベース領域、エミッタ領域、ゲート酸化膜、ゲート電極、層間絶縁膜、エミッタ電極およびポリイミド等の保護膜よりなる表面側素子構造部１１を形成する（図７（ａ））。なお、表面側素子構造部１１の詳細な構成については、図示省略するが、図６に示すとおりである。
【０００９】
ついで、ウエハの裏面を、バックグラインドやエッチング等の手段により研削して、ウエハを所望の厚さ、たとえば７０μｍの厚さとする（図７（ｂ））。なお、エッチングの場合、厳密には研削ではないが、本明細書では、ウエハを薄くする手段については問わないので、エッチングを含めて研削とする。
【００１０】
ついで、ウエハの裏面から、たとえばｎ型不純物であるリン（Ｐ）と、ｐ型不純物であるボロン（Ｂ）をイオン注入し、電気炉で３５０〜５００℃の熱処理（アニール）をおこない、バッファ層１０およびコレクタ層８を形成する（図７（ｃ））。ついで、ウエハの裏面、すなわちコレクタ層８の表面に、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）などの複数の金属を蒸着し、コレクタ電極９を形成する（図７（ｄ））。
【００１１】
最後に、コレクタ電極９にダイシングテープ１２を貼り付けてダイシングをおこない、ウエハを複数のチップ１３に切断する（図７（ｅ））。得られた各チップ１３の実装時には、コレクタ電極９が固定部材にはんだ付けされ、また表面側素子構造部１１のエミッタ電極やゲート電極などの電極パッドにアルミワイヤがワイヤボンディング装置により固着される。
【００１２】
図８は、従来のエピタキシャルウエハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す図である。図８に示すように、まず、バッファ層１０となるｎ⁺半導体基板上にエピタキシャル層を成長させたエピタキシャルウエハを用意し、そのエピタキシャル層の表面にベース領域、エミッタ領域、ゲート酸化膜、ゲート電極、層間絶縁膜、エミッタ電極およびポリイミド等の保護膜よりなる表面側素子構造部１１を形成する（図８（ａ））。表面側素子構造部１１を形成する際の拡散工程において、エピタキシャル層はｎ^-活性層１となる。
【００１３】
ついで、バックグラインドやエッチング等によりウエハ裏面を研削して、ウエハを所望の厚さ、たとえば７０μｍの厚さにし、ｎ⁺半導体基板がたとえば１０μｍの厚さで残るようにする（図８（ｂ））。ついで、ウエハの裏面から、たとえばｐ型不純物であるボロンをイオン注入し、電気炉で３５０〜５００℃の熱処理（アニール）をおこない、コレクタ層８を形成する（図８（ｃ））。ついで、コレクタ層８の表面に、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）などの複数の金属層よりなるコレクタ電極９を形成する（図８（ｄ））。
【００１４】
最後に、ダイシングテープ１２を貼り付けてダイシングをおこない、ウエハを複数のチップ１３に切断する（図８（ｅ））。得られた各チップ１３は、コレクタ電極９が固定部材にはんだ付けされ、表面側素子構造部１１の電極パッドにアルミワイヤが固着されて実装される。
【００１５】
ところで、表面側素子構造部１１に段差がある状態でウエハ裏面を研削すると、表面側素子構造部１１の凹凸がウエハ裏面に転写されてしまい、作製したデバイスの電気的特性がばらついたり、ウエハの割れや欠けが起こることがある。このような不具合の発生を防ぐため、エミッタ電極を厚く積層して研磨したり、表面側素子構造部１１の上にフォトレジストを塗布して研磨することにより、表面側素子構造部１１の表面を平坦化し、その後に裏面研削をおこなう方法が公知である（たとえば、特許文献１参照。）。
【００１６】
上述したようにエミッタ電極やフォトレジストの研磨によりウエハ表面を平坦化しても、ウエハ表面を保護膜で覆う場合には、ウエハ表面に保護膜による段差ができてしまう。図９は、従来の表面保護膜のパターンを模式的に示す平面図であるが、同図にハッチングを付して示すように、保護膜２１は、エミッタ電極パッド２２やゲート電極パッド２３を除く素子上に形成される。これは、エミッタ電極パッド２２やゲート電極パッド２３には、実装時にアルミワイヤが固着されるため、露出させておく必要があるからである。素子の定格が数十Ａ以上の比較的大きいものでは、これら電極パッド２２，２３のサイズは数ｍｍ以上になる。
【００１７】
【特許文献１】
特開２００１−１７７０９６号公報
【００１８】
【発明が解決しようとする課題】
しかしながら、ウエハ表面に保護膜による段差がある状態でウエハの裏面を剛性の低下が顕著となる厚さ、たとえば２００μｍ以下の厚さになるように研削すると、保護膜で被覆された半導体部分は、被覆されていない半導体部分よりも、保護膜の厚さ分だけ薄くなってしまう。そのため、機械的強度が不足し、クラックが生じやすいという問題点がある。また、研削後のウエハ厚さの精度が低下するという問題点がある。
【００１９】
本発明は、上記問題点に鑑みてなされたものであって、ウエハ裏面の研削により半導体ウエハを均一な厚さで薄くすることができる半導体素子の製造方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体素子の製造方法は、半導体ウエハの表面に、表面電極および裏面電極を有する半導体素子の当該表面電極を形成する工程と、前記表面電極の形成された前記半導体ウエハの表面を、前記表面電極を選択的に露出する複数の開口部が形成された保護膜で被覆し、当該表面電極の、実装時にワイヤが固着される複数の領域を露出する工程と、前記保護膜により被覆された前記半導体ウエハの裏面を研削する工程と、研削された前記半導体ウエハの裏面に半導体素子の裏面電極を形成する工程と、前記裏面電極が形成された前記半導体ウエハをチップ状に切断する工程と、を含み、前記表面電極の、実装時にワイヤが固着される複数の領域を露出させる工程では、前記保護膜と当該保護膜により被覆されずに露出する領域とのパターンを反転させたパターンで、島状の前記保護膜を配置し、当該保護膜により被覆されずに露出する領域を格子状に形成することを特徴とする。
【００２１】
この発明において、前記表面電極の、前記保護膜により被覆されずに露出する領域を、１０００μｍ以下、好ましくは５００μｍ以下の幅で形成する構成としてもよい。
【００２２】
この発明によれば、半導体ウエハの裏面を研削する際に、ウエハ表面側の電極パッドが、ワイヤの固着領域を除いて、保護膜により被覆される。したがって、ウエハ表面には保護膜の有無による段差が残るが、ウエハ表面側の電極パッド全体が露出する従来構成に比べて、ウエハ表面の平坦度が向上する。ウエハ表面に残る段差は、裏面研削時にウエハ表面に貼り付けられる粘着テープの粘着層の弾力性により、ある程度、吸収される。また、保護膜で被覆されていない領域の幅が狭いことにより、前記粘着テープの基材の剛性や、ウエハ自体の剛性によって、ウエハ裏面がほぼ均一に研削される。
【００２３】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。実施の形態にかかる製造方法は、半導体ウエハの表面に、半導体素子の表面構造を作製し、その表面構造の、半導体素子の実装時にワイヤが固着される電極パッドを、ワイヤの固着領域を除いて、保護膜で被覆した状態で、ウエハ裏面の研削をおこなうものである。
【００２４】
そして、裏面研削後、半導体ウエハの裏面に半導体素子の裏面構造を作製し、ダイシングにより個々のチップに切断する。素子の表面構造を作製するプロセス、裏面研削工程、および素子の裏面構造を作製するプロセスについては、図７または図８を参照しながら説明した従来プロセスと同様であるので、ここでは説明を省略する。
【００２５】
図１は、素子表面に形成される保護膜のパターンを模式的に示す平面図である。図１において、符号３１のハッチング部分は保護膜であり、符号３２は第１の電極パッドであり、符号３３は第２の電極パッドである。半導体素子が縦型のＩＧＢＴである場合には、第１の電極パッド３２はエミッタ電極パッドであり、第２の電極パッド３３はゲート電極パッドである。
【００２６】
図１に示すように、保護膜３１は、第１および第２の電極パッド３２，３３上を、格子状に被覆している。また、保護膜３１は、従来同様、第１および第２の電極パッド３２，３３以外の領域上も被覆している。保護膜３１の格子状部分に囲まれる複数の領域３４（図１の白抜き部分）では、電極パッド３２，３３が露出している。この電極パッド３２，３３の露出領域３４は、後に半導体素子を実装する際に、ワイヤボンディング装置によりアルミワイヤが固着される領域である。
【００２７】
図１に示す例では、電極パッド３２，３３の露出領域３４は、矩形状をしており、直交する二方向に規則正しく並ぶように配置されている。また、図２に示す別の例のように、露出領域３４が、直交していない二方向に規則正しく並ぶように配置されていてもよい。また、図３に示す別の例のように、露出領域３４が、矩形状以外の形状、たとえば円形状であってもよい。なお、半導体素子の実装時には、複数の露出領域３４の全てにワイヤが固着されてもよいし、一部の露出領域３４がワイヤの固着に供されてもよい。
【００２８】
ここで、電極パッド３２，３３の露出領域３４の幅、すなわち保護膜３１の抜き幅は、ワイヤの先端が丁度固着するのに要する寸法以上である。これは、この露出領域３４にワイヤを十分な固着強度で固着する必要があるからである。また、保護膜３１の抜き幅は、１０００μｍ以下、好ましくは５００μｍ以下であるとよい。その理由は、次のとおりである。
【００２９】
裏面研削時にウエハ表面に貼り付ける粘着テープの粘着層の弾力性により、ウエハ表面の保護膜３１の有無による段差はある程度、吸収される。それによって、裏面研削に及ぼすウエハ表面の段差は、実質的に保護膜３１の厚さよりも小さくなる。そして、保護膜３１の抜き幅が上述した寸法以下であれば、裏面研削時にウエハ表面に貼り付けられた粘着テープの基材の剛性や、ウエハ自体の剛性によって、ウエハ表面の段差の影響をほとんど受けずに、ウエハをほぼ均一に研削することができるからである。
【００３０】
図４は、本発明者が保護膜３１の抜き幅と裏面研削後のウエハ厚さの段差との関係を調べた結果を示す特性図である。ただし、保護膜３１の厚さ、すなわちウエハ表面の段差を１０μｍとし、裏面研削後のウエハの厚さを１００μｍ以下とする。図４より、保護膜３１の抜き幅が１０００μｍ以下であれば、裏面研削後のウエハ厚の段差、すなわちウエハ厚のばらつきは２μｍにも満たないことがわかる。また、保護膜３１の抜き幅が５００μｍ以下であれば、裏面研削後のウエハ厚の段差はおおよそ０．６μｍであり、１μｍに満たないことがわかる。
【００３１】
上述した製造方法は、ＦＳ型ＩＧＢＴやＮＰＴ型ＩＧＢＴの製造に限らず、ＦＺウエハやエピタキシャルウエハの表面に素子の表面構造を作製した後にウエハの裏面研削をおこなう工程を含む製造プロセスにより形成されるデバイスの製造に適用可能である。たとえば、縦型パワーＭＯＳＦＥＴの製造に適用する場合には、第１の電極パッド３２はソース電極パッドとなる。
【００３２】
上述したように実施の形態によれば、ウエハをほぼ均一に研削することができるので、ウエハ厚さのばらつきが原因で機械的強度が不足し、クラックが発生したり、研削後のウエハ厚さの精度が低下するのを防ぐことができる。また、裏面研削後に、保護膜３１の、電極パッド３２，３３上の部分を除去する必要がないので、工程数やコストを増加させずに済む。また、保護膜３１により被覆されるウエハ表面の面積が増えるので、その保護膜３１によってウエハが表面側に反る力が大きくなる。したがって、ウエハ裏面に電極膜を形成した際にその電極膜によってウエハが裏面側に反る力が従来よりも多く相殺されるので、ウエハ裏面に電極膜を形成した後のウエハの裏面側への反りを軽減することができる。
【００３３】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、保護膜３１と電極パッドの露出領域３４とのパターンを反転させてもよい。すなわち、島状の保護膜３１を規則的に並ぶように配置し、電極パッド３２，３３の露出領域３４を格子状に形成してもよい。
【００３４】
【発明の効果】
本発明によれば、ウエハ表面の平坦度が向上するとともに、ウエハ表面に貼り付けられた粘着テープにより、ウエハ表面の段差がある程度、吸収される。また、粘着テープやウエハ自体の剛性によって、ウエハ裏面がほぼ均一に研削される。したがって、半導体ウエハが均一な厚さで薄くなるので、機械的強度の不足によりクラックが発生するのを回避することができる。また、研削後のウエハ厚さの精度が向上する。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体素子の製造方法により素子表面に形成される保護膜のパターンを模式的に示す平面図である。
【図２】実施の形態にかかる保護膜パターンの他の例を模式的に示す平面図である。
【図３】実施の形態にかかる保護膜パターンのさらに他の例を模式的に示す平面図である。
【図４】保護膜パターンの抜き幅とウエハ厚さの段差との関係を示す特性図である。
【図５】ＮＰＴ型ＩＧＢＴの構成を示す断面図である。
【図６】ＦＳ型ＩＧＢＴの構成を示す断面図である。
【図７】従来のＦＺウエハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す図である。
【図８】従来のエピタキシャルウエハを用いたＦＳ型ＩＧＢＴの製造プロセスを示す図である。
【図９】従来の製造方法により素子表面に形成される保護膜のパターンを模式的に示す平面図である。
【符号の説明】
３１保護膜
３４ワイヤが固着される領域（電極パッドの露出領域）

Claims

半導体ウエハの表面に、表面電極および裏面電極を有する半導体素子の当該表面電極を形成する工程と、
前記表面電極の形成された前記半導体ウエハの表面を、前記表面電極を選択的に露出する複数の開口部が形成された保護膜で被覆し、当該表面電極の、実装時にワイヤが固着される複数の領域を露出する工程と、
前記保護膜により被覆された前記半導体ウエハの裏面を研削する工程と、
研削された前記半導体ウエハの裏面に半導体素子の裏面電極を形成する工程と、
前記裏面電極が形成された前記半導体ウエハをチップ状に切断する工程と、
を含み、
前記表面電極の、実装時にワイヤが固着される複数の領域を露出させる工程では、前記保護膜と当該保護膜により被覆されずに露出する領域とのパターンを反転させたパターンで、島状の前記保護膜を配置し、当該保護膜により被覆されずに露出する領域を格子状に形成することを特徴とする半導体素子の製造方法。
前記表面電極の、前記保護膜により被覆されずに露出する領域を、１０００μｍ以下の幅で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
前記表面電極の、前記保護膜により被覆されずに露出する領域を、５００μｍ以下の幅で形成することを特徴とする請求項１または２に記載の半導体素子の製造方法。