JP2001320048A - 絶縁ゲート型半導体装置 - Google Patents

絶縁ゲート型半導体装置

Info

Publication number
JP2001320048A
JP2001320048A JP2000137481A JP2000137481A JP2001320048A JP 2001320048 A JP2001320048 A JP 2001320048A JP 2000137481 A JP2000137481 A JP 2000137481A JP 2000137481 A JP2000137481 A JP 2000137481A JP 2001320048 A JP2001320048 A JP 2001320048A
Authority
JP
Japan
Prior art keywords
source
gate
capacitance
electrode
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000137481A
Other languages
English (en)
Inventor
Yasuhiro Igarashi
保裕 五十嵐
Mitsuhiro Yoshimura
充弘 吉村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2000137481A priority Critical patent/JP2001320048A/ja
Publication of JP2001320048A publication Critical patent/JP2001320048A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4845—Details of ball bonds
    • H01L2224/48451—Shape
    • H01L2224/48453—Shape of the interface with the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85203—Thermocompression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】かかる従来のＭＯＳトランジスタではソースパ
ッド電極を実動作領域の外部に設けるため、ドレイン−
ソース間容量がチャネル層とドレイン領域の接合部で発
生する容量とソースパッド電極部分で発生する容量の合
計となる。このソースパッド電極部分の容量は、構造上
不可避のものであるため、ＭＯＳトランジスタの出力側
の静電容量の低減を妨げる要因となり、それによりリレ
ー特性を悪化させる原因となっていた。 【解決手段】本発明によれば実動作領域上に設けたソー
ス電極に直接ボンディングワイヤを熱圧着させることに
より、従来のソースパッド電極部分での容量の発生を押
さえたもので、これにより、ドレイン-ソース間の容量
低減つまり出力側の静電容量を低減できる。またチップ
サイズも縮小するのでリレー特性が向上する絶縁ゲート
型半導体装置を提供できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は絶縁ゲート型半導体
装置に係り、特にソース-ドレイン間の容量を低減する
絶縁ゲート型半導体装置に関する。
【０００２】
【従来の技術】近年、半導体・ＩＣ測定器にはフォトＭ
ＯＳリレーの採用が進められている。この半導体・ＩＣ
測定器分野で求められる試験能力のリレー特性は、信頼
性・低出力端子間容量・低オン抵抗・高速スイッチング
・小型パッケージなどがあるが、そのうちでも低出力端
子間容量と低オン抵抗が重要視されており、これらの積
が小さいものが採用される傾向にある。例えば、メモリ
ＩＣテスタやロジックＩＣテスタでは、高速デジタル信
号を用い、そのオン/オフの切り替えをリレーによって
行っている。このリレーをオフ状態にして信号を遮断し
ようとする場合、ＭＯＳトランジスタの出力側の静電容
量を介して、デジタル信号の高周波信号がリークするた
め、正確に切り替えるためには、リレーの出力側の静電
容量が小さいことが不可欠となる。リークの量が多いほ
ど誤差が大きくなるためＭＯＳトランジスタの出力端子
間静電容量の低容量化が要求されている。
【０００３】従来のＭＯＳトランジスタの断面図を図３
に示す。
【０００４】実動作領域３１はその中にＭＯＳＦＥＴを
構成するトレンチ型のＭＯＳトランジスタのセル３２が
４４９個配列されている。ＮチャンネルのパワーＭＯＳ
ＦＥＴにおいては、Ｎ+型の半導体基板３３の上にＮ-型
のエピタキシャル層からなるドレイン領域３４を設け、
その上にＰ型のチャネル層３５を設ける。チャネル層３
５からドレイン領域３４まで到達するトレンチ３６を作
り、トレンチ３６の内壁をゲート酸化膜３７で被膜し、
トレンチ３６に充填されたポリシリコンよりなるゲート
電極３８を設けて各セル３２を形成する。トレンチ３６
に隣接したチャネル層３５表面にはＮ+型のソース領域
３９が形成され、隣り合う２つのセルのソース領域３９
間のチャネル層３５表面にはＰ+型のボディコンタクト
領域４０が形成される。さらにチャネル層３５にはソー
ス領域３９からトレンチ３６に沿ってチャネル領域（図
示せず）が形成される。トレンチ３６上は層間絶縁膜４
１で覆われている。
【０００５】ソース電極４２は層間絶縁膜４１および半
導体基板表面の酸化膜４３を介して実動作領域３１上に
設けられ、ＭＯＳトランジスタのソース領域３９および
ボディコンタクト領域４０にコンタクトされている。
【０００６】ソースパッド電極４４は実動作領域３１の
外側で、半導体基板表面の酸化膜４３上に設けられる。
【０００７】ソース側ボンディングワイヤ４５はソース
パッド電極４４に熱圧着され電極の取り出しを行う。
【０００８】ゲートパッド電極４８は半導体基板表面の
酸化膜４６と、格子状に設けられた各セル３２のゲート
電極３８から延在されるポリシリコン４７を介して設け
られ、実動作領域３１の外側に配置される。
【０００９】ゲート側ボンディングワイヤ４９はゲート
パッド電極４８に熱圧着され、電極の取り出しを行う。
【００１０】Ｃgsはゲート電極３８とソース電極４２の
間に層間絶縁膜４１を誘電体として発生する容量であ
る。
【００１１】Ｃds１はチャネル層３５とドレイン領域３
４の接合部分に発生する接合容量である。
【００１２】Ｃds２はソースパッド電極４４とドレイン
領域３４の間に酸化膜４３を誘電体として発生する容量
である。
【００１３】Ｃgdはゲート電極３８とドレイン領域３４
の間にゲート酸化膜３７を誘電体として発生する容量で
ある。
【００１４】実動作領域３１はチャネル層３５−ドレイ
ン領域３４間の接合容量Ｃds１を小さくする要求から、
ボンディングワイヤの圧着面積よりも小さく形成され、
ソース電極４２から引き出して実動作領域３１の外部に
ソースパッド電極４４を設け、そのソースパッド電極４
４にソース側ボンディングワイヤ４５を熱圧着してい
る。
【００１５】図４に従来のＭＯＳトランジスタの等価回
路図を示す。この回路図によればゲート端子Ｇとソース
端子Ｓの間にゲート−ソース間容量Ｃgsが、ドレイン端
子Ｄとソース端子Ｓの間にドレイン−ソース間容量Ｃds
が、ゲート端子Ｇとドレイン端子Ｄの間にゲート−ドレ
イン間容量Ｃgdがそれぞれ発生する。この場合の出力側
の静電容量とは、ゲート-ドレイン間容量Ｃgdとドレイ
ン-ソース間容量Ｃdsの和となる。図３に示すように、
チャネル層３５とドレイン領域３４の接合部にはドレイ
ン−ソース間容量Ｃds1が発生するが、ソースパッド電
極４４が外部に設けられているため、ソースパッド電極
４４とドレイン領域３４の間にもドレイン−ソース間容
量Ｃds２が発生する。つまり、装置のＣdsは、Ｃds１と
Ｃds２の和になる。従って、従来のＭＯＳトランジスタ
では、構造上不可避の容量Ｃds２が発生し、これが出力
側の静電容量の低減を妨げる１つの要因となっていた。
【００１６】
【発明が解決しようとする課題】かかる従来のＭＯＳト
ランジスタでは、装置のドレイン−ソース間容量には、
チャネル層３５とドレイン領域３４の接合部に発生する
容量の他に、実動作領域３１の外部に設けたソースパッ
ド電極４４とその下のドレイン領域３４の間に発生する
容量も含まれ、結局、これがＭＯＳトランジスタの出力
側の静電容量に含まれるため、静電容量の低減による、
リレー特性の改善上の大きな課題となっていた。
【００１７】
【課題を解決するための手段】本発明はかかる課題に鑑
みてなされ、ＭＯＳトランジスタのセルを設けた実動作
領域と、該実動作領域上に設けられ且つ前記ＭＯＳトラ
ンジスタのセルのソース領域にコンタクトされるソース
電極と、該ソース電極に固着されるソース接続手段と、
前記実動作領域の外部に設けられ且つ前記ＭＯＳトラン
ジスタのセルのゲート電極と接続されるゲートパッド電
極と、該ゲートパッド電極に固着されるゲート接続手段
とを備えたことを特徴とするもので、従来、ドレイン-
ソース間の容量に含まれていたソースパッド電極３４と
その下のドレイン領域２４の間の容量が無くなるので、
ドレイン−ソース間の容量を従来の構造に比べて低減し
た絶縁ゲート型半導体装置を提供できる。
【００１８】
【発明の実施の形態】本発明の実施の形態を図１および
図２を参照して詳細に説明する。本発明のＭＯＳトラン
ジスタの断面図を図１に示す。ＭＯＳトランジスタはＭ
ＯＳトランジスタのセルを設けた実動作領域と、該実動
作領域上に設けられ且つ前記ＭＯＳトランジスタのセル
のソース領域にコンタクトされるソース電極と、該ソー
ス電極に固着されるソース接続手段と、前記実動作領域
の外部に設けられ且つ前記ＭＯＳトランジスタのセルの
ゲート電極と接続されるゲートパッド電極と、該ゲート
パッド電極に固着されるゲート接続手段とから構成され
る。
【００１９】実動作領域１はその中にＭＯＳＦＥＴを構
成するトレンチ型のＭＯＳトランジスタのセル２が４４
９個配列されている。ＮチャンネルのパワーＭＯＳＦＥ
Ｔにおいては、Ｎ+型の半導体基板３の上にＮ-型のエピ
タキシャル層からなるドレイン領域４を設け、その上に
Ｐ型のチャネル層５を設ける。チャネル層５からドレイ
ン領域４まで到達するトレンチ６を作り、トレンチ６の
内壁をゲート酸化膜７で被膜し、トレンチ６に充填され
たポリシリコンよりなるゲート電極８を設けて各セル２
を形成する。トレンチ６に隣接したチャネル層５表面に
はＮ+型のソース領域９が形成され、隣り合う２つのセ
ルのソース領域９間のチャネル層５表面にはＰ+型のボ
ディコンタクト領域１０が形成される。さらにチャネル
層５にはソース領域９からトレンチ６に沿ってチャネル
領域（図示せず）が形成される。トレンチ６上は層間絶
縁膜１１で覆われている。
【００２０】ソース電極１２は層間絶縁膜１１および半
導体基板表面の酸化膜１３を介して大部分を実動作領域
１上に設けられ、ＭＯＳトランジスタのソース領域９お
よびボディコンタクト領域１０にコンタクトしている。
ソース電極１２は、実動作領域１より大きく拡張され
て、ボンディングワイヤを固着するのに必要な圧着面積
を確保している。
【００２１】ソース側ボンディングワイヤ１５はソース
電極１２に熱圧着され電極の取り出しを行う。
【００２２】ゲートパッド電極１８は半導体基板表面の
酸化膜１６と、格子状に設けられた各セルのゲート電極
８から延在されるポリシリコン１７を介して設けられ、
実動作領域１の外側に配置される。
【００２３】ゲート側ボンディングワイヤ１９はゲート
パッド電極１８に熱圧着され、電極の取り出しを行う。
【００２４】Ｃgsはゲート電極８とソース電極１２の間
に層間絶縁膜１１を誘電体として発生する容量である。
【００２５】Ｃdsはチャネル層５とドレイン領域４の接
合部分に発生する接合容量である。
【００２６】Ｃgdはゲート電極８とドレイン領域４の間
にゲート酸化膜７を誘電体として発生する容量である。
【００２７】本発明の特徴は実動作領域１上のソース電
極１２にソース側ボンディングワイヤ１５を固着したこ
とにある。実動作領域１はボンディングワイヤの圧着面
積よりも小さいため、ソース電極１２をソース側ボンデ
ィングワイヤ１５の圧着面積よりも大きく形成し、ソー
ス側ボンディングワイヤ１５を直接ソース電極１２に熱
圧着することにより、電極の取り出しを行う。これによ
り、ソース−ドレイン間の容量Ｃdsを低減することがで
き、またチップサイズを縮小することができる。
【００２８】本発明の等価回路図を図２に示す。この回
路図によればゲート端子Ｇとソース端子Ｓの間にゲート
−ソース間容量Ｃgsが、ドレイン端子Ｄとソース端子Ｓ
の間にドレイン−ソース間容量Ｃdsが、ゲート端子Ｇと
ドレイン端子Ｄの間にゲート−ドレイン間容量Ｃgdがそ
れぞれ発生する。この回路図によれば出力側の静電容量
はゲート−ドレイン間容量Ｃgdとソース−ドレイン間容
量Ｃdsの和となる。つまり、Ｃdsを低減すれば、出力側
の静電容量の低減に大きく寄与できることになる。
【００２９】本発明では、実動作領域１上に設けたソー
ス電極１２に直接ソース側ボンディングワイヤ１５を熱
圧着することにより、装置のソース−ドレイン間容量は
ほぼチャネル層５とドレイン領域４の接合部の容量のみ
となる。つまり従来の構造に比べてドレイン-ソース間
容量が減少するので、ＣdsとＣgdの和である出力側の静
電容量が大幅に低減できる。
【００３０】
【発明の効果】本発明に依れば、実動作領域１上に大部
分を設けられたソース電極１２に直接ソース側ボンディ
ングワイヤを１５熱圧着することにより、第１に従来の
ように外部にソースパッド電極４４を設けたことに起因
する容量の発生が小さくなり、これに伴ってソース−ド
レイン間の容量が約２分の１に低減できるため、出力側
の静電容量も大幅に低減できる。具体的には、従来、外
部のソースパッド電極４４とドレイン領域３４の間には
2.0ｐＦの容量が発生していたので、6.1ｐＦ（Ｃgd=1.8
ｐＦ、Ｃds=4.3ｐＦ）であった出力側の静電容量が、本
発明によれば、4.1ｐＦ（Ｃgd=1.8ｐＦ、Ｃds=2.3ｐ
Ｆ）に低減できる。また第２には従来の外部のソースパ
ッド電極４４を実動作領域と重ねる構造にすることによ
り、チップサイズを小さくし、パッケージの小型化に寄
与できる。具体的には約200μｍ四方のソースパッド電
極４４の大部分を実動作領域と重ねるために、従来に比
べてチップサイズが２０％以上縮小できる。従って出力
側の静電容量の低減と、パッケージの小型化によりリレ
ー特性の大幅な改善が可能となる。
【図面の簡単な説明】
【図１】本発明の絶縁ゲート型半導体装置を説明する断
面図である。
【図２】本発明の絶縁ゲート型半導体装置を説明する回
路図である。
【図３】従来の絶縁ゲート型半導体装置を説明する断面
図である。
【図４】従来の絶縁ゲート型半導体装置を説明する回路
図である。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ＭＯＳトランジスタのセルを設けた実動
    作領域と、該実動作領域上に設けられ且つ前記ＭＯＳト
    ランジスタのセルのソース領域にコンタクトされるソー
    ス電極と、該ソース電極に固着されるソース接続手段
    と、前記実動作領域の外部に設けられ且つ前記ＭＯＳト
    ランジスタのセルのゲート電極と接続されるゲートパッ
    ド電極と、該ゲートパッド電極に固着されるゲート接続
    手段とを備えたことを特徴とする絶縁ゲート型半導体装
    置。
  2. 【請求項２】 前記各セルはトレンチ内にゲート電極を
    埋設するトレンチ構造を有することを特徴とする請求項
    １に記載の絶縁ゲート型半導体装置。
  3. 【請求項３】 前記接続手段はボンディングワイヤであ
    ることを特徴とする請求項１に記載の絶縁ゲート型半導
    体装置。
  4. 【請求項４】 前記ソース電極は前記実動作領域よりも
    大きく形成され、前記ボンディングワイヤの圧着面積を
    有することを特徴とする請求項３に記載の絶縁ゲート型
    半導体装置。
JP2000137481A 2000-05-10 2000-05-10 絶縁ゲート型半導体装置 Pending JP2001320048A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000137481A JP2001320048A (ja) 2000-05-10 2000-05-10 絶縁ゲート型半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000137481A JP2001320048A (ja) 2000-05-10 2000-05-10 絶縁ゲート型半導体装置

Publications (1)

Publication Number Publication Date
JP2001320048A true JP2001320048A (ja) 2001-11-16

Family

ID=18645251

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000137481A Pending JP2001320048A (ja) 2000-05-10 2000-05-10 絶縁ゲート型半導体装置

Country Status (1)

Country Link
JP (1) JP2001320048A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005026428A (ja) * 2003-07-01 2005-01-27 Fuji Electric Holdings Co Ltd 半導体素子の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005026428A (ja) * 2003-07-01 2005-01-27 Fuji Electric Holdings Co Ltd 半導体素子の製造方法

Similar Documents

Publication Publication Date Title
US8294208B2 (en) Semiconductor device having a gate contact on one surface electrically connected to a gate bus on an opposing surface
TWI539561B (zh) 半導體裝置
US9171837B2 (en) Cascode circuit
US6593622B2 (en) Power mosfet with integrated drivers in a common package
US20060169976A1 (en) Semiconductor device
US20090166736A1 (en) Lateral double difused metal oxide semiconductor transistor and method for manufacturing the same
TWI323029B (en) Semiconductor package having improved thermal performance
EP0892438B1 (en) Solid-state relay
US6900537B2 (en) High power silicon carbide and silicon semiconductor device package
WO2012120930A1 (ja) 半導体装置のデバイス実装構造
US9978862B2 (en) Power transistor with at least partially integrated driver stage
US9666511B2 (en) Isolation method for a stand alone high voltage laterally-diffused metal-oxide semiconductor (LDMOS) transistor
CN104882478B (zh) 半导体装置与应用其的半导体装置封装体
KR20100002109A (ko) 기생 커패시턴스에 기인한 출력 커패시턴스를 감소시키는 반도체 장치
KR100325497B1 (ko) 유전체분리형반도체장치
JP2001320048A (ja) 絶縁ゲート型半導体装置
JP2013222781A (ja) 半導体装置のデバイス実装構造
US10679899B2 (en) Semiconductor device including monolithically integrated PMOS and NMOS transistors
US6515332B1 (en) Insulated-gate field-effect semiconductor device
CN214477434U (zh) 双电晶体的封装结构
CN214477435U (zh) 双电晶体的封装结构
TWI751008B (zh) 雙電晶體的封裝結構
US20080036070A1 (en) Bond Wireless Package
TWI777389B (zh) 雙電晶體的封裝結構
CN218160367U (zh) Cascode封装结构

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040810

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20051226

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060814

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060822

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20061219