JP5548519B2 - 半導体装置の製造方法 - Google Patents
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Description
図1は、本発明を適用することができる圧接型IGBTチップの一例を示す平面図であり、図2は、図1のA−A線断面図である。IGBTチップ1は、図に示すようにシリコン基板10の両面に電極が形成されており、上面と下面に、図示しない外部電極を有する基板を挟み込んで、半導体装置として使用される。具体的には、IGBTチップ1の上面にはエミッタ電極のセル12が多数直列接続されて露出しており、下面にはコレクタ電極が露出している。
まず、(a)に示すシリコン基板20に対して、熱酸化工程およびエッチング工程により、酸化膜層を、続いてゲート酸化膜層を形成する。次に、ポリシリコン成膜工程およびこの膜のエッチング工程により、ゲートフィンガー電極を形成する。また、CVD成膜工程およびこの膜のエッチング工程により、層間絶縁膜を形成する。以上の工程は公知の技術であるため、図示を省略している。
10…基板、
11…ガードリング、
12…セル、
20…基板、
21…第1アルミニウム層、
21a…第1アルミニウム層(エミッタ部)、
21b…第1アルミニウム層(ゲート部)、
22…下地層、
23…第2アルミニウム層、
23a…第2アルミニウム層(残存部、エミッタ部)、
23b…第2アルミニウム層(除去部)、
24…ポリイミド層、
25…裏面電極層(コレクタ)。
Claims (2)
- 圧接型半導体に用いる半導体装置の製造方法であって、
シリコン基板上に第1アルミニウム層を形成する工程1と、
所望のエミッタ電極およびゲートフィンガー電極形状となるよう前記第1アルミニウム層の一部をエッチングする工程2と、
前記第1アルミニウム層上にアルミニウム以外の金属からなる下地層を形成する工程3と、
前記下地層上に第2アルミニウム層を形成する工程4と、
前記第2アルミニウム層のうちエミッタ電極に相当する部分にレジストを塗布する工程5と、
前記レジストを塗布した部分以外の第2アルミニウム層をエッチングする工程6と、
前記レジストを塗布した部分以外の下地層をエッチングする工程7と、
前記レジストを除去する工程8と
を有し、前記工程1〜8の順に実施することを特徴とする半導体装置の製造方法。 - 前記下地層を形成するアルミニウム以外の金属は、チタンまたはMoSiから選択される金属であることを特徴とする請求項1に記載の半導体装置の製造方法。
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