JP2001133806A - アクティブマトリックス型液晶表示素子およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート遅延を小さくしてパネルの更なる大型
化に対応可能であると共に、マスク数を削減して低コス
ト化を図ったアクティブマトリックス型液晶表示素子お
よびその製造方法を提供すること。 【解決手段】 薄膜トランジスタアレイ基板及びそれに
対向した対向基板に対して略平行な電界を薄膜トランジ
スタアレイ基板に設けられた画素電極と共通電極間に発
生させることにより液晶分子の配列を変化させるアクテ
ィブマトリックス型液晶表示素子であって、前記薄膜ト
ランジスタアレイ基板が、チタン膜１５−アルミニウム
膜１−チタン膜１５の三層構造からなるゲート電極およ
び配線と、チタン膜２５−アルミニウム膜２１の二層構
造からなるソース電極および配線を備えたことを特徴と
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＡＶ機器、ＯＡ機
器などの平面ディスプレイとして用いることのできるア
クティブマトリックス型液晶表示素子およびその製造方
法に関する。

【０００２】

【従来の技術】現在、液晶を用いた表示装置は、ビデオ
カメラのビューファインダーやポケットテレビ、さらに
は高精細投写型テレビ、パソコン、ワープロなどの情報
表示端末など種々の分野で応用されてきており、開発、
商品化が活発に行われている。

【０００３】特に、スイッチング素子として薄膜トラン
ジスタ（以下、ＴＦＴと称す。）を用いたアクティブマ
トリックス型方式のＴＮ（Twisted Nematic）液晶表示
装置は、大容量の表示を行っても高いコントラストが保
たれるという大きな特徴を持ち、特に近年市場要望の極
めて高い、ラップトップパソコンやノートパソコン、さ
らには、エンジニアリングワークステーション用の大型
・大容量フルカラーディスプレイの本命として開発、商
品化が盛んである。

【０００４】このようなアクティブマトリックス方式の
液晶表示素子において、広く用いられている液晶表示モ
ードに、ＴＮ（Twisted Nematic）方式のＮＷ（Normall
y White）モードがある。ＴＮ方式は、液晶層を狭持す
る電極間で液晶分子が９０゜ねじれた構造を採るパネル
を２枚の偏光板により挟んだものである。ＮＷモードに
おいては、２枚の偏光板はその互いの偏向軸が直交し、
一方の偏光板はその偏向軸が一方の基板に接している液
晶分子の長軸方向と平行か垂直になるように配置されて
いるものである。この場合、電圧無印加またはしきい値
電圧以下の電圧において白表示となり、それより高い電
圧を印加していくと、徐々に光透過率が低下して黒表示
となる。このような表示特性が得られるのは、液晶パネ
ルに電圧を印加すると液晶分子は捻れ構造をほどきなが
ら電界の向きに配列しようとし、この分子の配列状態に
より、パネルを透過してくる光の偏向状態が変わり光の
透過率が変調されるからである。しかし、同じ分子配列
状態でも、液晶パネルに入射してくる光の入射方向によ
って透過光の偏向状態は変化するので、入射方向に対応
して光の透過率は異なってくる。すなわち液晶パネルの
特性は視野角依存性を持つ。この視野角特性は、主視角
方向（液晶の中間層における液晶分子の長軸方向）に対
し視点を斜めに傾けると輝度の逆転現象を引き起こす。
すなわち、この表示モードの場合、ある電圧の時の表示
輝度が、それより低い電圧時の輝度より明るくなる現象
を言い、特に黒表示のため高電圧を印加したときの輝度
逆転現象は、液晶パネルの画質上、重要な課題となって
いる。

【０００５】この課題を解決するために、ＴＮ型液晶表
示方式のように基板垂直方向に電界を印加するのではな
く、液晶に印加する方向を基板に対してほぼ平行な方向
とする方式（横電界方式）があり、例えば特公昭６３−
２１９０７号公報や特開平７−３６０５８号公報により
提案されている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
横電界方式は、視野角特性は優れているものの、図４に
示すように構造上、画素領域に画素電極と共通電極およ
び共通電極配線を形成するため、開口率（１画素に対す
る有効表示面積の占める割合）が、従来のＴＮ型液晶表
示方式と比べて小さく、明るい画像を得ることが困難で
あり、画質上の課題となっている。さらに、パネルの大
型化、大容量化への要求が近年特に高まっており、走査
信号配線の低抵抗化が開発、実用化のための急務となっ
ている。このような開口率の向上および走査信号配線の
低抵抗化を実現するために、走査信号配線材料として低
抵抗のアルミニウムを用いる方法がある。しかしなが
ら、アルミニウムは熱工程を経ることによりマイグレー
ションを起こし、ヒロックを発生させることで層間ショ
ート、あるいはボイドを発生させることで薄膜トランジ
スタの光劣化を引き起こし、歩留まりや信頼性の低下の
一要因となっていた。

【０００７】かかる事情に鑑み、本発明者らは以下のよ
うなアクティブマトリックス型液晶表示素子の構造及び
製造方法を提案した。

【０００８】すなわち、マトリックス状に配置された複
数の信号配線および走査配線と、その各交差点に対応し
て形成された少なくとも一つ以上の薄膜トランジスタ素
子と、前記信号配線と前記走査配線で囲まれた領域にマ
トリックス状に配置されて前記薄膜トランジスタ素子に
接続された画素電極と、この画素電極と対向して形成さ
れた共通電極とを有する薄膜トランジスタアレイ基板
と、前記薄膜トランジスタアレイ基板に対向して配置さ
れた対向基板と、前記薄膜トランジスタアレイ基板と前
記対向基板に狭持された液晶層と、前記両基板の外部に
配置された二枚の偏光板からなり、前記画素電極と前記
共通電極間に、前記両基板に対して略平行な電界を発生
させることにより液晶分子の配列を変化させるアクティ
ブマトリックス型液晶表示素子であって、前記薄膜トラ
ンジスタアレイ基板が、アルミニウムおよびアルミニウ
ムを主成分とする金属の二層構造からなるゲート電極お
よび配線と、前記ゲート電極および配線の一部を陽極酸
化した酸化膜とを備えたものである。

【０００９】また、この液晶表示素子の製造方法は、工
程断面フロ−を模式的に図５に示す如く、（ａ）ガラス
等の透明絶縁基板上にスパッタリング法等でアルミニウ
ム１およびアルミニウムを主成分とする合金２を堆積
し、フォトリソグラフィ法等により所望のパターンを形
成することにより、ゲート電極および配線と共通電極を
形成する。（ｂ）次に、このゲート電極および配線と共
通電極の上部を陽極酸化して酸化アルミニウム膜３を形
成し、ゲート絶縁膜とする。（ｃ）さらに窒化珪素膜
（窒化膜）からなるゲート絶縁膜４、次いで非ドープ水
素化アモルファスシリコン等の真性半導体層５、および
それに対して十分なエッチング選択比を有するパッシベ
ーション膜６を構成する窒化膜等をプラズマＣＶＤ法等
により連続して堆積する。次に、パッシベーション膜６
をエッチング法により少なくともＴＦＴのチャネル部に
島状に形成した後、りん等をドープした水素化アモルフ
ァスシリコン等のオーミックコンタクトｎ＋半導体層７
をプラズマＣＶＤ法等で堆積する。ソース、ゲート変換
コンタクト部１３をドライエッチによりエッチングす
る。（ｄ）次に、チタン膜およびアルミニウム等の金属
をスパッタリング法等により堆積し、ソース電極／配線
８および画素電極９を形成する。ソース電極／配線８と
画素電極９とを形成するためのマスクおよびパッシベー
ション膜６をエッチングストッパとして用いて、不要な
オーミックコンタクトｎ＋半導体層７および真性半導体
層５を除去する。（ｅ）最後に、パッシベーション膜１
４を選択的に形成するものである。

【００１０】このように、アルミニウム膜およびアルミ
ニウムを主成分とする合金膜の二層構造からなるゲート
電極および配線と、前記ゲート電極および配線の一部を
陽極酸化した酸化膜とを備えることで、低抵抗のゲート
配線を提供することができ、開口率の向上、画像品質の
向上が図れ、かつアルミニウム膜のヒロックやボイドの
発生を抑制することで、高歩留まりかつ光劣化のない信
頼性の高い液晶表示素子を提供することができるように
なった。

【００１１】しかしながら、上記のような構造及び製造
方法では、将来の更なるパネルの大型化およびコストダ
ウンに対応することが困難になってきている。

【００１２】その理由として、従来のＴＦＴ構造では、
図５（ｅ）に示すように、ＴＦＴのソース電極８とドレ
イン電極（画素電極）９の一部がゲート１、２に重なっ
て容量が発生するため、パネルの大型化に伴いゲート遅
延の影響が大きくなり、モニタなどの大型化に対応でき
なくなってきているためである。

【００１３】また、コストダウンのためには、製造工程
におけるマスク数の削減が必要となるが、ゲートに使用
するアルミニウム膜のヒロックがゲートとソース配線の
ショートの原因となり歩留まり低下を招くのを防ぐた
め、ゲート電極および配線の一部を陽極酸化して酸化ア
ルミニウム膜をゲート上に形成する工程が必要で、マス
クを１つ使用せざるを得なかった。

【００１４】よって、本発明は上記従来の問題点を解決
し、ゲート遅延を小さくしてパネルの更なる大型化に対
応可能であると共に、マスク数を削減して低コスト化を
図ったアクティブマトリックス型液晶表示素子およびそ
の製造方法を提供することを目的とするものである。

【００１５】

【課題を解決するための手段】前記の目的を達成するた
め、本発明のアクティブマトリックス型液晶表示素子
は、マトリックス状に配置された複数の信号配線および
走査配線と、その各交差点に対応して形成された複数の
薄膜トランジスタ素子と、前記信号配線と前記走査配線
で囲まれた領域にマトリックス状に配置されて前記薄膜
トランジスタ素子に接続された画素電極と、この画素電
極と対向して形成された共通電極とを有する薄膜トラン
ジスタアレイ基板と、前記薄膜トランジスタアレイ基板
に対向して配置された対向基板と、前記薄膜トランジス
タアレイ基板と前記対向基板に狭持された液晶層と、前
記両基板の外部に配置された二枚の偏光板とからなり、
前記画素電極と前記共通電極との間に、前記両基板に対
して略平行な電界を発生させることにより液晶分子の配
列を変化させるアクティブマトリックス型液晶表示素子
であって、前記薄膜トランジスタアレイ基板が、チタン
膜−アルミニウム膜−チタン膜の三層構造からなるゲー
ト電極および配線と、チタン膜−アルミニウム膜の二層
構造からなるソース電極および配線とを備えたことを特
徴とする。

【００１６】本発明の前記アクティブマトリックス型液
晶表示素子において、前記薄膜トランジスタアレイ基板
の基板部分が真性半導体層及びｎ＋半導体層から成るこ
とが好ましい。

【００１７】また、本発明の前記アクティブマトリック
ス型液晶表示素子において、前記ソース電極は、膜厚が
７０ｎｍ以上９０ｎｍ以下の前記チタン膜と、膜厚が１
３５ｎｍ以上１６５ｎｍ以下の前記アルミニウム膜とか
ら成ることが好ましい。

【００１８】この構成によれば、所望とする低いソース
配線抵抗が得られると共に、ソース配線段差による配向
膜むらとならず表示特性に支障が出ない。

【００１９】前記の目的を達成するため、本発明のアク
ティブマトリックス型液晶表示素子の製造方法は、ガラ
ス基板上にチタン膜−アルミニウム膜−チタン膜からな
る三層膜を選択的に形成し、前記基板に第１の窒化膜、
真性半導体層、及びｎ＋半導体層を形成し、前記真性半
導体層及びｎ＋半導体層を選択的にエッチングし、前記
基板の所望部分にある前記第１の窒化膜をエッチング
し、前記基板にチタン膜−アルミニウム膜からなる二層
膜を選択的に形成し、前記真性半導体層を一部残置して
前記ｎ＋半導体層をエッチングし、前記基板に第２の窒
化膜を選択的に形成することを特徴とする。

【００２０】本発明の前記アクティブマトリックス型液
晶表示素子の製造方法において、前記チタン膜−アルミ
ニウム膜−チタン膜からなる三層膜を選択的に形成し、
前記真性半導体層及びｎ＋半導体層を選択的にエッチン
グし、前記真性半導体層を一部残置してｎ＋半導体層を
エッチングするプロセスはいずれもドライエッチによる
ことが好ましい。

【００２１】上記本発明の構成及び方法によれば、チタ
ン膜−アルミニウム膜−チタン膜の三層構造からなるゲ
ート電極及び配線をドライエッチにより形成すること
で、従来のようなアルミニウムを陽極酸化して酸化アル
ミニウム膜をゲート上に形成する構造及び工程をとる必
要がなくなり、使用するマスクを１つ削減することがで
き、製造コストを下げることが可能となる。

【００２２】また、ゲート電極部分の上部に形成された
真性半導体層をチャンネルエッチ部として一部残置して
ｎ＋半導体層及びチタン膜−アルミニウム膜の二層構造
をドライエッチによりエッチングして、ソース電極及び
配線と画素電極を形成することで、従来のような、ソー
ス電極及び配線と画素電極を形成するためのマスクおよ
びパッシベーション膜をエッチングストッパとして用い
た場合に発生したチャンネルに対するソース及びドレイ
ンの重なり容量を排除する（すなわち、従来のチャンネ
ルストップタイプから本発明のチャンネルエッチタイプ
のトランジスタ構造にする）ことができるので、ゲート
遅延の問題を解消して、パネルを更に大型化することが
可能となる。

【００２３】

【発明の実施の形態】以下、本発明の一実施形態による
アクティブマトリックス型液晶表示素子およびその製造
方法について図面を参照して説明する。図１は本発明の
一実施形態によるＴＦＴアレイの部分平面図である。図
２（ａ）は図１のＡ−Ａ線に沿う断面図であり、図２
（ｂ）は図１のＢ−Ｂ線に沿う断面図である。図３は本
発明の一実施形態による製造方法の工程断面フロー模式
図である。図３に従って本発明の実施形態について説明
する。

【００２４】まず、図３（ａ）に示すように、ガラス等
の透明絶縁基板上にスパッタリング法等で膜厚８０ｎｍ
のチタン膜１５を、その上に膜厚１８０ｎｍのアルミニ
ウム膜１を、その上に膜厚１００ｎｍのチタン膜１５を
堆積し、フォトリソグラフィー及び一括ドライエッチに
より、所望のパターンを形成する。最下部（ガラス基板
側）のチタン膜１５はアルミニウム膜１の腐食に対する
保護の働きをし、中間のアルミニウム膜１はゲート抵抗
を低くする働きをし、最上部（キャップ）のチタン膜１
５はアルミニウム膜１のヒロックを防止する働きをして
いる。

【００２５】ここでドライエッチに限定したのは、もち
ろんチタン膜１５がウェットエッチでは精度の良いエッ
チングが困難なことにもよるが、最大の理由はエッチン
グテーパーを精度良くつけられることによる。ゲートと
ソースとの間のショートはこのテーパーにその発生率が
依存し、ガラス基板面に対する角度が６０度以下でない
と、後述するゲート絶縁膜４の保護特性が悪くなり、シ
ョート率が３％以上になる。本発明者らの実験では、Ｂ
Ｃ_l3／Ｃｌ₂／ＣＨＦ₃系の反応性イオンエッチング（Ｒ
ＩＥ）で６０度以下のテーパーを得ている。

【００２６】つぎに、図３（ｂ）に示すように、窒化珪
素膜（第１の窒化膜）からなる膜厚３００ｎｍのゲート
絶縁膜４を、非ドープ水素化アモルファスシリコン等の
膜厚３００ｎｍの真性半導体層５を、リン等のオーミッ
クコンタクトをなす膜厚６０ｎｍのｎ＋半導体層７をプ
ラズマＣＶＤ法等で連続堆積する。次に、真性半導体層
５とｎ＋半導体層７を島化するためのフォトリソグラフ
ィー及びドライエッチを行う。ここでドライエッチを行
うのは、ウェットエッチの場合、ゲート絶縁膜４の欠陥
を通してエッチング液が浸入し、ソースとゲートとの間
にショートが発生し易いためである。次に、ソース、ゲ
ート変換コンタクト１３を形成するため、フォトリソグ
ラフィー及びゲート絶縁膜４のドライエッチを行う。

【００２７】ついで、図３（ｃ）に示すように、膜厚８
０ｎｍのチタン膜２５および膜厚１５０ｎｍのアルミニ
ウム膜２１をスパッタリング法等により堆積し、フォト
リソグラフィーによりレジストパターンを形成し、アル
ミニウム膜２１をウェットエッチングし、チタン膜２５
をドライエッチでエッチングしてソース電極／配線８お
よび画素電極９を形成する。

【００２８】なお、本発明の実施形態では、ソース電極
及び配線を構成するチタン膜２５の膜厚を８０ｎｍ及び
アルミニウム２１の膜厚を１５０ｎｍとしたが、チタン
膜２５の膜厚は７０〜９０ｎｍの範囲、アルミニウム膜
２１の膜厚は１３５〜１６５ｎｍの範囲で選定すること
ができる。ここで、チタン膜２５の膜厚７０〜９０ｎｍ
の範囲、及びアルミニウム膜２１の膜厚１３５〜１６５
ｎｍの範囲において、その各下限の数値は所望とする低
い配線抵抗を得るための最小の膜厚を規定し、その各上
限の数値はソース配線段差による配向膜むらとならず表
示特性に支障が出ない最大の膜厚を規定するものであ
る。

【００２９】次に、ｎ＋半導体層７をドライエッチし、
チャンネル部１６を形成する。ここでドライエッチを用
いる理由は、真性半導体層５の途中でエッチングを止め
なければならないためと、上記の島化の場合と同様にエ
ッチング液の浸入を防止するためである。

【００３０】最後に、図３（ｄ）に示すように、膜厚３
６０ｎｍのパッシベーション膜１４を選択的に形成す
る。図３（ｄ）において、チタン膜２５−アルミニウム
膜２１の二層構造からなるソース電極８と画素電極９と
は、チタン膜１５−アルミニウム膜１−チタン膜１５の
三層構造からなるゲート電極とは重なり合わず、この間
に容量が発生することはないので、パネルを大型化した
としてもゲート遅延の影響はなくなる。

【００３１】なお、上記実施形態では、薄膜トランジス
タからなるアレイについてのみ説明したが、非線形な特
性を示す能動素子であれば、これ以外のものでも適用で
きることはいうまでもない。また、上記実施形態では、
半導体層としてアモルファスシリコンを用いたものを示
したが、多結晶シリコン等のシリコン系の半導体であれ
ばよいことはいうまでもない。

【００３２】

【発明の効果】本発明は上記のように構成したので、チ
タン膜−アルミニウム膜−チタン膜の三層構造からなる
ゲート電極及び配線をドライエッチにより形成すること
で、従来のようなアルミニウム膜を陽極酸化して酸化ア
ルミニウム膜をゲート上に形成する構造及び工程をとる
必要がなくなり、使用するマスクを１つ削減することが
でき、製造コストを下げることが可能となる。

【００３３】また、ゲート電極部分の上部に形成された
真性半導体層をチャンネルエッチ部として一部残置して
ｎ＋半導体層及びチタン膜−アルミニウム膜の二層構造
をドライエッチによりエッチングして、ソース電極及び
配線と画素電極を形成することで、従来のような、ソー
ス電極及び配線と画素電極を形成するためのマスクおよ
びパッシベーション膜をエッチングストッパとして用い
た場合に発生した、チャンネルに対するソース及びドレ
インの重なり容量を排除する（すなわち、従来のチャン
ネルストップタイプからチャンネルエッチタイプのトラ
ンジスタ構造にする）ことができるので、ゲート遅延の
問題を解消して、パネルを更に大型化することが可能と
なる。

【図面の簡単な説明】

【図１】 本発明の一実施形態によるアクティブマトリ
ックス型液晶表示素子のＴＦＴアレイの部分平面図

【図２】 図１に示すＴＦＴアレイのＡ−Ａ線断面図
（ａ）及びＢ−Ｂ線断面図（ｂ）

【図３】 本発明の一実施形態による製造工程断面フロ
ー模式図

【図４】 従来技術によるアクティブマトリックス型液
晶表示素子のＴＦＴアレイの部分平面図

【図５】 従来技術による製造工程断面フロー模式図

【符号の説明】

１ アルミニウム膜 ４ ゲート絶縁膜 ５ 真性半導体層 ６ パッシベーション膜 ７ ｎ＋半導体層 ８ ソース電極及び配線 ９ 画素電極 １０ 共通電極 １１ 共通電極配線 １２ ゲート電極及び配線 １３ ソース、ゲート変換コンタクト部 １４ パッシベーション膜 １５ チタン膜 １６ チャンネルエッチ部 ２１ アルミニウム膜 ２５ チタン膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ６１７Ｌ ６５２Ｍ Ｆターム(参考） 2H092 JA26 JA28 JA34 JA35 JA39 JA40 JA43 JA44 JA47 JB24 JB33 KA01 KA12 KA18 KB11 MA05 MA07 MA13 MA18 NA05 NA07 NA15 NA28 PA01 PA11 5F033 GG04 HH08 HH18 MM05 MM08 MM19 PP15 QQ11 XX16 XX24 XX33 5F110 AA02 AA16 BB01 CC07 DD02 EE03 EE04 EE15 EE23 EE44 FF03 FF30 GG02 GG15 GG24 GG45 HK09 HK25 HL03 HL04 HL11 HL23 QQ04

Claims (5)

【特許請求の範囲】
1. 【請求項１】 マトリックス状に配置された複数の信号
   配線および走査配線と、その各交差点に対応して形成さ
   れた複数の薄膜トランジスタ素子と、前記信号配線と前
   記走査配線で囲まれた領域にマトリックス状に配置され
   て前記薄膜トランジスタ素子に接続された画素電極と、
   該画素電極と対向して形成された共通電極とを有する薄
   膜トランジスタアレイ基板と、前記薄膜トランジスタア
   レイ基板に対向して配置された対向基板と、前記薄膜ト
   ランジスタアレイ基板と前記対向基板に狭持された液晶
   層と、前記両基板の外部に配置された二枚の偏光板とか
   らなり、前記画素電極と前記共通電極との間に、前記両
   基板に対して略平行な電界を発生させることにより液晶
   分子の配列を変化させるアクティブマトリックス型液晶
   表示素子であって、前記薄膜トランジスタアレイ基板
   が、チタン膜−アルミニウム膜−チタン膜の三層構造か
   らなるゲート電極および配線と、チタン膜−アルミニウ
   ム膜の二層構造からなるソース電極および配線とを備え
   たことを特徴とするアクティブマトリックス型液晶表示
   素子。
2. 【請求項２】 前記薄膜トランジスタアレイ基板の基板
   部分が真性半導体層及びｎ＋半導体層から成ることを特
   徴とする請求項１に記載のアクティブマトリックス型液
   晶表示素子。
3. 【請求項３】 前記ソース電極は、膜厚が７０ｎｍ以上
   ９０ｎｍ以下の前記チタン膜と、膜厚が１３５ｎｍ以上
   １６５ｎｍ以下の前記アルミニウム膜とからなることを
   特徴とする請求項１に記載のアクティブマトリックス型
   液晶表示素子。
4. 【請求項４】 ガラス基板上にチタン膜−アルミニウム
   膜−チタン膜からなる三層膜を選択的に形成し、 前記基板に第１の窒化膜、真性半導体層、及びｎ＋半導
   体層を形成し、 前記真性半導体層及びｎ＋半導体層を選択的にエッチン
   グし、 前記基板の所望部分にある前記第１の窒化膜をエッチン
   グし、 前記基板にチタン膜−アルミニウム膜からなる二層膜を
   選択的に形成し、 前記真性半導体層を一部残置して前記ｎ＋半導体層をエ
   ッチングし、 前記基板に第２の窒化膜を選択的に形成することを特徴
   とするアクティブマトリックス型液晶表示素子の製造方
   法。
5. 【請求項５】 前記チタン膜−アルミニウム膜−チタン
   膜からなる三層膜を選択的に形成し、前記真性半導体層
   及びｎ＋半導体層を選択的にエッチングし、前記真性半
   導体層を一部残置してｎ＋半導体層をエッチングするプ
   ロセスはいずれもドライエッチによることを特徴とする
   請求項４に記載のアクティブマトリックス型液晶表示素
   子の製造方法。