CN104037144B - 半导体结构及其制造方法 - Google Patents

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Abstract

一种半导体结构及其制作方法，该半导体结构包含晶片、至少一非金属氧化层、焊垫、保护层、绝缘层与导电层。晶片具有彼此平行的第一表面、第二表面、第三表面、第一段差面及第二段差面。第一段差面连接于第二表面与第三表面之间，第二段差面连接于第一表面与第三表面之间。非金属氧化层位于晶片的第一表面上。焊垫位于非金属氧化层上，且电性连接晶片。保护层位于非金属氧化层上。绝缘层位于保护层、非金属氧化层、晶片的第一表面、第二表面、第三表面、第一段差面与第二段差面上。导电层位于绝缘层上，且电性接触焊垫。本发明的半导体结构不会因为焊垫上方覆盖外盖而影响其信号传输效果，而其厚度不会受限于导线。

Description

半导体结构及其制造方法
技术领域
本发明是有关一种半导体结构及一种半导体结构的制造方法。
背景技术
现有的半导体结构可由晶圆(wafer)、焊垫(pad)、氧化层(例如二氧化硅)、布线层所构成。一般而言，在制作半导体结构时，位于晶圆上的焊垫与晶圆的表面会先由氧化层所覆盖。接着将焊垫上方的氧化层开孔，并把布线层覆盖于氧化层上。如此一来，布线层可通过氧化层的开孔电性连接焊垫，且能通过打线的方式将焊垫上的布线层与一电路板电性连接。
然而，当半导体结构需设置外盖时，由于外盖位于焊垫上方，因此打线的高度需至少大于外盖的厚度才可将线拉出外盖到电路板上。如此一来，在经过后续封装制程时，会造成整个半导体结构的厚度难以降低，进而影响产品竞争力。
发明内容
本发明的一技术态样为一种半导体结构。
根据本发明一实施方式，一种半导体结构包含晶片、至少一非金属氧化层、焊垫、保护层、绝缘层与导电层。晶片具有彼此平行的第一表面、第二表面、第三表面、第一段差面及第二段差面。第一段差面连接于第二表面与第三表面之间，第二段差面连接于第一表面与第三表面之间。非金属氧化层位于晶片的第一表面上。焊垫位于非金属氧化层上，且电性连接晶片。保护层位于非金属氧化层上。绝缘层位于保护层、非金属氧化层、晶片的第一表面、第二表面、第三表面、第一段差面与第二段差面上。导电层位于绝缘层上，且电性接触焊垫。
在本发明一实施方式中，上述第二段差面垂直于第一表面与第三表面。
在本发明一实施方式中，上述第一段差面与第二表面夹一钝角。
在本发明一实施方式中，上述第一段差面与第三表面夹一钝角。
在本发明一实施方式中，上述导电层的材质包含铝。
在本发明一实施方式中，上述半导体结构还包含电路板。电路板电性连接导电层。
本发明的另一技术态样为一种半导体结构的制造方法。
根据本发明一实施方式，一种半导体结构的制造方法包含下列步骤：(a)提供晶圆，其第一表面上形成有非金属氧化层、焊垫与保护层。(b)蚀刻保护层与非金属氧化层，使晶圆的第一表面露出。(c)蚀刻晶圆的第一表面，使晶圆形成平行第一表面的第二表面及连接第一表面与第二表面的第一段差面。(d)蚀刻晶圆的第一表面、第二表面与第一段差面，使第一表面与第一段差面间形成平行第一表面的第三表面及连接第一表面与第三表面的第二段差面。(e)于保护层、非金属氧化层、晶圆的第一表面、第二表面、第三表面、第一段差面与第二段差面上覆盖绝缘层。(f)于对准焊垫的保护层与绝缘层形成开口，使焊垫通过开口露出。(g)于绝缘层上形成导电层，且该导电层通过绝缘层的开口电性接触焊垫。(h)切割晶圆的第二表面，使晶圆形成二子部。
在本发明一实施方式中，上述步骤(d)还包含蚀刻凸出晶圆的第一表面的部分非金属氧化层与保护层。
在本发明一实施方式中，上述步骤(d)还包含使用光罩覆盖于晶圆的第一表面、非金属氧化层与保护层。其中光罩用以保留非金属氧化层下方的部分晶圆。
在本发明一实施方式中，上述半导体结构的制造方法还包含电性连接导电层与电路板。
在本发明上述实施方式中，由于绝缘层可覆盖于保护层、非金属氧化层、晶圆的第一表面、第二表面、第三表面、第一段差面与第二段差面上，因此当对准焊垫的保护层与绝缘层形成开口后，导电层便可形成绝缘层上，且通过开口电性接触焊垫。如此一来，导电层可沿晶圆的第一表面、第二段差面、第三表面、第一段差面与第二表面设置。待晶圆切割形成晶片后，第二表面上的导电层可通过导线与电路板电性连接，使电路板能与焊垫电性连接。
因此，当焊垫上方覆盖一外盖时，不会影响此半导体结构的信号传输效果。此外，导线的位置可在晶片的第二表面上方的区域，使得半导体结构的厚度并不会受限于导线，只需减薄尚未切割成晶片的晶圆厚度便可。如此一来，此半导体结构在产品应用上较为弹性，进而提升产品竞争力。
附图说明
图1绘示根据本发明一实施方式的半导体结构的剖面图。
图2绘示根据本发明一实施方式的半导体结构的剖面图。
图3绘示根据本发明一实施方式的半导体结构的制造方法的流程图。
图4绘示图3的非金属氧化层、焊垫与保护层形成于晶圆的第一表面后的示意图。
图5绘示图4的保护层与非金属氧化层蚀刻后的示意图。
图6绘示图5的晶圆的第一表面蚀刻后的示意图。
图7绘示图6的晶圆的第一表面、第二表面与第一段差面蚀刻后的示意图。
图8绘示图7的凸出晶圆的第一表面的部分非金属氧化层与保护层蚀刻后的示意图。
图9绘示图6的晶圆的第一表面、第二表面与第一段差面蚀刻后的示意图。
图10绘示图8的保护层、非金属氧化层、晶圆的第一表面、第二表面、第三表面、第一段差面与第二段差面覆盖绝缘层后的示意图。
图11绘示图10的对准焊垫的保护层与绝缘层形成开口时的示意图。
图12绘示图11的绝缘层形成导电层后的示意图。
图13绘示图6的保护层、非金属氧化层、晶圆的第一表面、第二表面与第一段差面覆盖绝缘层后的示意图。
附图中符号的简单说明如下：
100：半导体结构 100a：半导体结构
110：晶圆(晶片) 111：第一段差面
112：第一表面 113：第二段差面
114：第二表面 116：第三表面
120：非金属氧化层 130：焊垫
140：保护层 150：绝缘层
152：开口 160：导电层
170：电路板 172：导线
210：光罩 220：光罩
230：光罩 240：光罩
A：区域 D：距离
D’：间距 L：线段
S1～S8：步骤 θ1～θ2：钝角。
具体实施方式
以下将以图式揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些现有惯用的结构与元件在图式中将以简单示意的方式绘示。
图1绘示根据本发明一实施方式的半导体结构100的剖面图。如图所示，半导体结构100包含晶片110、非金属氧化层120、焊垫130(pad)、保护层140(passivation layer)、绝缘层150(isolation layer)与导电层160。其中，晶片110具有彼此平行的第一表面112、第二表面114与第三表面116，及第一段差面111与第二段差面113。第一段差面111连接于第二表面114与第三表面116之间，第二段差面113连接于第一表面112与第三表面116之间。非金属氧化层120位于晶片110的第一表面112上。焊垫130位于非金属氧化层120上，且电性连接晶片110。保护层140位于非金属氧化层120上。绝缘层150位于保护层140、非金属氧化层120的侧面、晶片110的第一表面112、第二表面114、第三表面116、第一段差面111与第二段差面113上。导电层160位于绝缘层150上，且电性接触焊垫130。
在本实施方式中，第二段差面113的两端分别垂直于晶片110的第一表面112与第三表面116，且晶片110的第一段差面111与第二表面114夹钝角θ1，第一段差面111与第三表面116夹钝角θ2。非金属氧化层120可以为硅的氧化物(oxide)，但并不以限制本发明。此外，焊垫130与导电层160的材质可以包含铝或其他可导电的金属。晶片110可以为影像感测元件、微机电(MEMS)系统元件、运算处理元件等，其材质可以包含硅。晶片110可以为晶圆(wafer)经切割(dicing)制程后所形成多个晶片中的一片。
具体而言，由于绝缘层150覆盖于保护层140、非金属氧化层120、晶片110的第一表面112、第二表面114、第三表面116、第一段差面111与第二段差面113上，因此当对准焊垫130的部分保护层140与绝缘层150(也就是焊垫130上方的保护层140与绝缘层150)形成开口152后，导电层160便可形成绝缘层150上，且通过开口152电性接触焊垫130。如此一来，导电层160可沿晶片110的第一表面112、第二段差面113、第三表面116、第一段差面111与第二表面114设置。当晶片110的第二表面114上的导电层160与电路板电性连接时，电路板便能与晶片110上的焊垫130电性连接。在以下叙述中，将叙述焊垫130与电路板的连接方式。
图2绘示根据本发明一实施方式的半导体结构100a的剖面图。与图1实施方式不同的地方在于：半导体结构100a还包含电路板170与导线172。在本实施方式中，导线172可利用打线制程连接于晶片110的第二表面114上的导电层160与电路板170，使电路板170可电性连接导电层160与焊垫130。这样的配置方式，当焊垫130上方覆盖一外盖时，不会影响此半导体结构100a的信号传输效果。此外，导线172的位置可在晶片110的第二表面114上方的区域，使得半导体结构100a的厚度并不会受限于导线172。也就是说，导线172最高点至第二表面114间的距离D会远小于半导体结构100a的整体厚度。当半导体结构100a需要减少厚度时，只需减薄尚未切割成晶片110的晶圆厚度便可。如此一来，半导体结构100(见图1)、100a在产品应用上较为弹性，进而提升产品竞争力。
应了解到，在以上叙述中，已叙述过的元件结构与连接关系将不在重复赘述，合先叙明。此外，由于晶片110为晶圆经过切割制程后形成，在以下叙述中，将以晶圆110表示晶片110切割前的状态。
图3绘示根据本发明一实施方式的半导体结构的制造方法的流程图。首先在步骤S1中，提供晶圆，其第一表面上形成有非金属氧化层、焊垫与保护层。接着在步骤S2中，蚀刻保护层与非金属氧化层，使晶圆的第一表面露出。之后在步骤S3中，蚀刻晶圆的第一表面，使晶圆形成平行第一表面的第二表面、与连接第一表面与第二表面的第一段差面。接着在步骤S4中，蚀刻晶圆的第一表面、第二表面与第一段差面，使第一表面与第一段差面间形成平行第一表面的第三表面、与连接第一表面与第三表面的第二段差面。之后在步骤S5中，覆盖绝缘层于保护层、非金属氧化层、晶圆的第一表面、第二表面、第三表面、第一段差面与第二段差面上。接着在步骤S6中，于对准焊垫的保护层与绝缘层形成开口，使焊垫通过开口露出。之后在步骤S7中，于绝缘层上形成导电层，且导电层通过绝缘层的开口电性接触焊垫。最后在步骤S8中，切割晶圆的第二表面，使晶圆形成二子部。在以下叙述中，将叙述上述半导体结构的制造方法的各步骤。
图4绘示图3的非金属氧化层120、焊垫130与保护层140形成于晶圆110的第一表面112后的示意图。在本实施方式中，非金属氧化层120具有三层，但并不以限制本发明，可依设计者需求而定。待非金属氧化层120形成于晶圆110的第一表面112后，可将焊垫130形成于非金属氧化层120上。之后，保护层140便可覆盖于焊垫130与非金属氧化层120上。
图5绘示图4的保护层140与非金属氧化层120蚀刻后的示意图。同时参阅图4与图5，待保护层140形成后，可于保护层140上使用光罩210，并搭配蚀刻制程蚀刻两焊垫130之间的部分保护层140与非金属氧化层120，使晶圆110的第一表面112露出。
图6绘示图5的晶圆110的第一表面112蚀刻后的示意图。同时参阅图5与图6，待晶圆110的第一表面112露出后，可于晶圆110的第一表面112上使用光罩220，并搭配蚀刻制程蚀刻晶圆110的第一表面112，使晶圆110形成平行第一表面112的第二表面114、与连接第一表面112与第二表面114的第一段差面111。其中，第一段差面111与第二表面114形成一沟槽(trench)，且第一段差面111与第二表面114夹钝角θ1。此阶段的蚀刻目的为：在晶圆110中形成沟槽，因此第一段差面111与第二表面114为较为粗糙(rough)。
图7绘示图6的晶圆110的第一表面112、第二表面114与第一段差面111蚀刻后的示意图。同时参阅图6与图7，待形成第二表面114与第一段差面111后，可再通过另一蚀刻制程蚀刻晶圆110的第一表面112、第二表面114与第一段差面111，使第一表面112与第一段差面111间形成平行第一表面112的第三表面116、与连接第一表面112与第三表面116的第二段差面113。其中，第一段差面111与第三表面116夹钝角θ2。此阶段的蚀刻目的为：让第一段差面111与第二表面114更为平滑(smooth)，使后续制程材料可附着在第一段差面111与第二表面114上，降低断线机率。
在图7的步骤中，由于未使用光罩而采全面性蚀刻，因此部分的非金属氧化层120与保护层140会凸出于晶圆110的第一表面112，也就是非金属氧化层120与保护层140在区域A的凸出结构(hump)。此凸出结构会造成后续覆盖在区域A中的制程材料断线。
图8绘示图7的凸出晶圆110的第一表面112的部分非金属氧化层120与保护层140蚀刻后的示意图。同时参阅图7与图8，为了避免上述凸出结构造成后续制程材料断线，可于保护层140上使用光罩230，并搭配蚀刻制程蚀刻凸出晶圆110的第一表面112的部分非金属氧化层120与保护层140。
在图7与图8的步骤中，由于未使用光罩而采全面性蚀刻，因此要多一道蚀刻制程将凸出结构消除，但在其他实施方式中，可用光罩避免凸出结构的产生。
图9绘示图6的晶圆110的第一表面112、第二表面114与第一段差面111蚀刻后的示意图。与图7实施方式不同的地方在于：使用光罩240覆盖于晶圆110的第一表面112、非金属氧化层120与保护层140。其中光罩240用以保留非金属氧化层120下方的部分晶圆110，使非金属氧化层120下方的晶圆110不会因蚀刻制程而去除。如此一来，便不会形成上述的凸出结构，使图9的结构与图8的结构相同。
在后续制程中，由于图9与图8的结构相同，因此仅以图8为例作为说明。
图10绘示图8的保护层140、非金属氧化层120、晶圆110的第一表面112、第二表面114、第三表面116、第一段差面111与第二段差面113覆盖绝缘层150后的示意图。同时参阅图8与图10，待图8的结构形成后，可先经过清洗光阻的制程。接着便可覆盖绝缘层150于保护层140、非金属氧化层120、晶圆110的第一表面112、第二表面114、第三表面116、第一段差面111与第二段差面113上。
图11绘示图10的对准焊垫130的保护层140与绝缘层150形成开口152时的示意图。同时参阅图10与图11，待绝缘层150形成后，可通过蚀刻制程将对准焊垫130的保护层140与绝缘层150形成开口152，使焊垫130可通过开口152露出。
图12绘示图11的绝缘层150形成导电层160后的示意图。同时参阅图11与图12，待开口152形成后，可将导电层160形成于绝缘层150上，且通过绝缘层150的开口152电性接触焊垫130。在本实施方式中，晶圆110的第二表面114上的导电层160具有间距D’，此间距D’可让刀具从晶圆110的第二表面114沿线段L切割(dicing)，使晶圆110形成分开的二子部(即晶片)。如此一来，便可得到图1的半导体结构100。
之后，导电层160可通过打线制程电性连接电路板，而得到图2的半导体结构100a。
图13绘示图6的保护层140、非金属氧化层120、晶圆110的第一表面112、第二表面114与第一段差面111覆盖绝缘层150后的示意图。同时参阅图6与图13，在图6的步骤中，若是通过最佳化(optimal)的蚀刻制程来蚀刻晶圆110的第一表面112，则不会形成图7至图12由第二段差面113与第三表面116构成的阶梯结构，使得第一表面112与第一段差面111在后续制程中可以是相邻接。也就是说，通过最佳化的蚀刻制程可直接于图6的结构形成绝缘层150，而得到图13的结构。如此一来，可省略图8光罩230与图9光罩240的制程，并降低后续制程的导电层160(见图12)因转折而断线的机率。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (12)

1.一种半导体结构，其特征在于，包含：
一晶片，具有一第一表面、一第二表面、一第三表面、一第一段差面及一第二段差面，其中该第一表面、该第二表面与该第三表面彼此平行，该第一段差面连接于该第二表面与该第三表面之间，该第二段差面连接于该第一表面与该第三表面之间，且该第一段差面与该第三表面夹一钝角；
至少一非金属氧化层，位于该晶片的该第一表面上；
一焊垫，位于该非金属氧化层上，且电性连接该晶片；
一保护层，位于该非金属氧化层上；
一绝缘层，位于该保护层、该非金属氧化层、该晶片的该第一表面、该第二表面、该第三表面、该第一段差面及该第二段差面上；以及
一导电层，位于该绝缘层上，且电性接触该焊垫。
2.根据权利要求1所述的半导体结构，其特征在于，该第二段差面垂直于该第一表面与该第三表面。
3.根据权利要求1所述的半导体结构，其特征在于，该第一段差面与该第二表面夹一钝角。
4.根据权利要求1所述的半导体结构，其特征在于，该导电层的材质包含铝。
5.根据权利要求1所述的半导体结构，其特征在于，还包含：
一电路板，电性连接该导电层。
6.一种半导体结构的制造方法，其特征在于，包含下列步骤：
(a)提供一晶圆，其一第一表面上形成有至少一非金属氧化层、一焊垫与一保护层；
(b)蚀刻该保护层与该非金属氧化层，使该晶圆的该第一表面露出；
(c)蚀刻该晶圆的该第一表面，使该晶圆形成平行该第一表面的一第二表面及连接该第一表面与该第二表面的一第一段差面；
(d)蚀刻该晶圆的该第一表面、该第二表面与该第一段差面，使该第一表面与该第一段差面间形成平行该第一表面的一第三表面及连接该第一表面与该第三表面的一第二段差面；
(e)于该保护层、该非金属氧化层、该晶圆的该第一表面、该第二表面、该第三表面、该第一段差面与该第二段差面上覆盖一绝缘层；
(f)于对准该焊垫的该保护层与该绝缘层形成一开口，使该焊垫通过该开口露出；
(g)于该绝缘层上形成一导电层，且该导电层通过该绝缘层的该开口电性接触该焊垫；以及
(h)切割该晶圆的该第二表面，使该晶圆形成二子部。
7.根据权利要求6所述的半导体结构的制造方法，其特征在于，该步骤(d)还包含：
蚀刻凸出该晶圆的该第一表面的部分该非金属氧化层与该保护层。
8.根据权利要求6所述的半导体结构的制造方法，其特征在于，该步骤(d)还包含：
使用一光罩覆盖于该晶圆的该第一表面、该非金属氧化层与该保护层，其中该光罩用以保留该非金属氧化层下方的部分该晶圆。
9.根据权利要求6所述的半导体结构的制造方法，其特征在于，还包含：
电性连接该导电层与一电路板。
10.根据权利要求6所述的半导体结构的制造方法，其特征在于，该第二段差面垂直于该第一表面与该第三表面。
11.根据权利要求6所述的半导体结构的制造方法，其特征在于，该第一段差面与该第二表面夹一钝角。
12.根据权利要求6所述的半导体结构的制造方法，其特征在于，该第一段差面与该第三表面夹一钝角。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106298631B (zh) * 2015-05-12 2020-07-14 联华电子股份有限公司 半导体元件及其制作方法
EP3499552A1 (en) * 2017-12-14 2019-06-19 Nexperia B.V. Semiconductor device and method of manufacture

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200605267A (en) * 2004-07-23 2006-02-01 Xintec Inc Anti-corrosion dicing method of semiconductor integrated circuit device for preventing external erosion
CN101383299A (zh) * 2007-09-05 2009-03-11 精材科技股份有限公司 电子元件的晶圆级封装及其制造方法
TW201123369A (en) * 2009-12-31 2011-07-01 Xintec Inc Chip package and fabrication method thereof
CN102244047A (zh) * 2010-05-11 2011-11-16 精材科技股份有限公司 晶片封装体及其形成方法
CN102891120A (zh) * 2011-07-22 2013-01-23 精材科技股份有限公司 晶片封装体及其形成方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5119116A (en) * 1990-07-31 1992-06-02 Xerox Corporation Thermal ink jet channel with non-wetting walls and a step structure
JPH07175084A (ja) * 1993-12-21 1995-07-14 Hitachi Ltd 液晶表示装置及びその製造方法
US6284563B1 (en) * 1995-10-31 2001-09-04 Tessera, Inc. Method of making compliant microelectronic assemblies
US7807508B2 (en) * 2006-10-31 2010-10-05 Tessera Technologies Hungary Kft. Wafer-level fabrication of lidded chips with electrodeposited dielectric coating
US8415879B2 (en) * 2007-05-31 2013-04-09 Nthdegree Technologies Worldwide Inc Diode for a printable composition
JP5416460B2 (ja) * 2008-04-18 2014-02-12 株式会社半導体エネルギー研究所 薄膜トランジスタおよび薄膜トランジスタの作製方法
US8952501B2 (en) * 2010-05-11 2015-02-10 Xintec, Inc. Chip package and method for forming the same
US9425134B2 (en) * 2010-05-11 2016-08-23 Xintec Inc. Chip package
US8604330B1 (en) * 2010-12-06 2013-12-10 4Power, Llc High-efficiency solar-cell arrays with integrated devices and methods for forming them
TWI620323B (zh) * 2012-11-16 2018-04-01 半導體能源研究所股份有限公司 半導體裝置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200605267A (en) * 2004-07-23 2006-02-01 Xintec Inc Anti-corrosion dicing method of semiconductor integrated circuit device for preventing external erosion
CN101383299A (zh) * 2007-09-05 2009-03-11 精材科技股份有限公司 电子元件的晶圆级封装及其制造方法
TW201123369A (en) * 2009-12-31 2011-07-01 Xintec Inc Chip package and fabrication method thereof
CN102244047A (zh) * 2010-05-11 2011-11-16 精材科技股份有限公司 晶片封装体及其形成方法
CN102891120A (zh) * 2011-07-22 2013-01-23 精材科技股份有限公司 晶片封装体及其形成方法

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