CN103997318A - 注入锁定奇数分频器、以及锁相环电路 - Google Patents

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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop

Abstract

本发明提供了注入锁定奇数分频器以及PLL电路。注入锁定奇数分频器包括：第1环形振荡器，环状地(2n+1)级级联了包含N沟道金属氧化物半导体型晶体管和P沟道金属氧化物半导体型晶体管的放大电路；第2环形振荡器，环状地(2n+1)级级联了包含N沟道金属氧化物半导体型晶体管和P沟道金属氧化物半导体型晶体管的放大电路；电流源，其由N沟道金属氧化物半导体型晶体管构成，分别与第1环形振荡器以及第2环形振荡器连接，分别驱动第1环形振荡器以及第2环形振荡器；以及差分信号注入电路，将注入信号输出到第1环形振荡器的P沟道金属氧化物半导体型晶体管的栅极，将注入信号的反相信号作为差分信号输出到第2环形振荡器的P沟道金属氧化物半导体型晶体管的栅极。

Description

注入锁定奇数分频器、以及锁相环电路
本申请是以下专利申请的分案申请：
申请号：201180001435.2
申请日：2011年1月21日
发明名称：注入锁定分频器、以及锁相环电路
技术领域
本发明涉及移动通信终端中使用的注入锁定分频器（injection-lockedfrequency divider）以及PLL(Phase Locked Loop，锁相环)电路，特别涉及可分频10GHz以上的频率信号的宽带的注入锁定分频器以及PLL电路。
背景技术
近年来，爆炸式普及的移动通信终端被要求高速化，作为无线单元的频率合成器，需要在宽带进行动作的PLL电路。在该PLL电路中，将高频的信号分频到低频的电路为分频器，特别是对于10GHz以上的频带，注入锁定分频器为人所知(例如，参照非专利文献1)。
图1是表示非专利文献1中记载的注入锁定分频器10的结构的电路图。
如图1所示，注入锁定分频器10包括：环形振荡器40，环状(也称为“环路状”)地三级级联第1放大电路41、第2放大电路42和第3放大电路43；以及信号注入电路50，输出注入信号I1。
第1放大电路41包括N沟道MOS(Metal Oxide Semiconductor，金属氧化物半导体)型晶体管11和P沟道MOS型晶体管12。N沟道MOS(Metal OxideSemiconductor)型晶体管11，栅极上接受第3放大电路43的反馈输出。P沟道MOS型晶体管12具有作为负荷的功能。
第2放大电路42包括N沟道MOS型晶体管21和P沟道MOS型晶体管22。N沟道MOS型晶体管21，栅极上接受第1放大电路41的输出。P沟道MOS型晶体管22具有作为负荷的功能。
第3放大电路43包括N沟道MOS型晶体管31和P沟道MOS型晶体管32。N沟道MOS型晶体管31，栅极上被输入第2放大电路42的输出。P沟道MOS型晶体管32具有作为负荷的功能。
信号注入电路50连接到所有级的P沟道MOS型晶体管12、22、32的栅极。
P沟道MOS型晶体管12、22、32的源极连接到高电位电源Vdd，N沟道MOS型晶体管11、21、31的源极被接地。
下面对上述注入锁定分频器10的动作进行说明。
图2是表示上述注入锁定分频器10的输出信号的频率关系的图，图3是表示上述环形振荡器40的各级中的相位关系的图。
如图2所示，在未被输入来自信号注入电路50的注入信号的情况下，环形振荡器40的输出中产生自由振荡(free-run)频率fo即振荡信号F1、频率2fo即二次谐波分量F2、以及频率3fo即三次谐波分量F3。
接着，在来自信号注入电路50的注入信号I1为频率3fo附近的信号的情况下，产生因注入信号I1以及二次谐波分量F2之间的混频(mixing)，注入信号被下变频为自由振荡频率fo附近的输出信号I2。环形振荡器40的振荡信号F1被输出信号I2的频率吸引而同步。
如图3所示，此时的环形振荡器40的各级中的振荡信号F1的相位关系分别具有120°的相位转动。因此，在第1级为0°时，第2级为±120°，第3级为±240°。另外，由于三次谐波分量F3的相位关系在各级中为振荡信号F1的三倍，所以在所有级中为相同相位即0°。也就是说，各级中的注入信号I1的相位全部为相同相位即可。
这样，对于输入频率3fo附近的注入信号I1，由于自由振荡频率fo附近为输出信号I2，所以作为进行1/3分频的频率分频器进行动作。
图4是表示注入信号I1的电压振幅的频率特性的图。注入信号I1是指，为了使注入锁定分频器10稳定地同步所需的从信号注入电路50输入的信号。
如图4所示，表示在环形振荡器40的自由振荡频率fo的三倍的频率附近，注入信号的电压振幅最小即可，作为电压振幅在200mVpp下能够以约5GHz的频带进行动作。
现有技术文献
非专利文献
非专利文献1：“58.8/39.2GHzデュアルモードＣＭＯＳ周波数分周器，电子信息通信学会综合大会，2007年》”
专利文献
专利文献1：日本专利特开平10-93399号公报
发明内容
发明要解决的问题
然而，这样的现有的注入锁定分频器中存在了如下问题。
图5是注入锁定分频器10中包含了寄生电容成分的电路结构图。
如图5所示，在实际的布线配置(wiring layout)中，在布线和基板间产生寄生电容C1、C2、C3。由于产生寄生电容C1、C2、C3，各级的信号振幅变小。由于注入信号I1衰减，所以被下变频的输出信号I2也变小而难以同步。其结果，存在工作频带变窄的问题。
本发明的目的在于，提供能够减小寄生电容的影响，工作频率为宽带的注入锁定分频器以及PLL电路。
解决问题的方案
本发明的注入锁定奇数分频器所采用的结构包括：第1环形振荡器，环状地(2n+1)级级联了包含N沟道金属氧化物半导体型晶体管和P沟道金属氧化物半导体型晶体管的放大电路，其中，n为任意的自然数；第2环形振荡器，环状地(2n+1)级级联了包含N沟道金属氧化物半导体型晶体管和P沟道金属氧化物半导体型晶体管的放大电路，其中，n为任意的自然数；电流源，其由N沟道金属氧化物半导体型晶体管构成，分别与所述第1环形振荡器以及所述第2环形振荡器连接，分别驱动所述第1环形振荡器以及所述第2环形振荡器，所述电流源的所述N沟道金属氧化物半导体型晶体管的漏极分别与所述第1环形振荡器以及所述第2环形振荡器中的任意的级的N沟道金属氧化物半导体型晶体管的源极连接；以及差分信号注入电路，将所述注入信号输出到所述第1环形振荡器的P沟道金属氧化物半导体型晶体管的栅极，将所述注入信号的反相信号作为差分信号输出到所述第2环形振荡器的P沟道金属氧化物半导体型晶体管的栅极。
另一方面，本发明的注入锁定奇数分频器所采用的结构包括：第1环形振荡器，环状地(2n+1)级级联了包含N沟道金属氧化物半导体型晶体管和P沟道金属氧化物半导体型晶体管的放大电路，其中，n为任意的自然数；第2环形振荡器，环状地(2n+1)级级联了包含N沟道金属氧化物半导体型晶体管和P沟道金属氧化物半导体型晶体管的放大电路，其中，n为任意的自然数；电流源，其由N沟道金属氧化物半导体型晶体管构成，分别与所述第1环形振荡器以及所述第2环形振荡器连接，分别驱动所述第1环形振荡器以及所述第2环形振荡器，所述电流源的所述N沟道金属氧化物半导体型晶体管的漏极分别与所述第1环形振荡器以及所述第2环形振荡器的各级的N沟道金属氧化物半导体型晶体管的源极连接；以及差分信号注入电路，将所述注入信号输出到所述第1环形振荡器的P沟道金属氧化物半导体型晶体管的栅极，将所述注入信号的反相信号作为差分信号输出到所述第2环形振荡器的P沟道金属氧化物半导体型晶体管的栅极。
本发明的锁相环电路，进行频率负反馈动作，包括：基准信号振荡器，输出基准信号；电压控制振荡器，输出高频信号；注入锁定分频器，将所述高频信号分频，所述注入锁定分频器为权利要求1至7的任意一项记载的注入锁定奇数分频器；相位频率比较器，比较所述注入锁定奇数分频器的分频信号和所述基准信号振荡器的输出信号，输出相位和频率的误差；电荷泵，将由所述相位频率比较器检测出的相位和频率的误差变换为电流；以及环路滤波器，生成所述电压控制振荡器的控制电压，将所生成的所述控制电压输出到所述电压控制振荡器。
本发明的注入锁定分频器所采用的结构包括：环形振荡器，环状地(2n+1)(n为任意的自然数)级级联了包含N沟道MOS型晶体管和P沟道MOS型晶体管的放大电路；电流源，连接到所述环形振荡器，由驱动所述环形振荡器的N沟道MOS型晶体管构成；以及差分信号注入电路，对所述环形振荡器输出注入信号，对所述电流源输出所述注入信号的反相信号作为差分信号，所述电流源的所述N沟道MOS型晶体管的漏极连接到所述环形振荡器的N沟道MOS型晶体管的源极，所述差分信号注入电路对所述环形振荡器的P沟道MOS型晶体管的栅极输出所述注入信号，并且对所述电流源的所述N沟道MOS型晶体管的栅极输出所述差分信号。
本发明的PLL电路进行频率负反馈动作，所述PLL电路所采用的结构包括：基准信号振荡器，输出基准信号；电压控制振荡器，输出高频信号；注入锁定分频器，将所述高频信号分频；相位频率比较器，比较所述注入锁定分频器的分频和所述基准信号振荡器的输出信号，并输出相位和频率的误差；电荷泵，将由所述相位频率比较器检测出的相位和频率的误差变换为电流；以及环路滤波器，生成所述电压控制振荡器的控制电压，并将所生成的控制电压输出到所述电压控制振荡器，所述控制电压控制所述电压控制振荡器，以使由所述相位频率比较器检测出的误差小，所述注入锁定分频器使用上述注入锁定分频器。
发明的效果
根据本发明，能够实现工作频率为宽带的注入锁定分频器以及PLL电路。另外，具有能够实现极为简易的电路结构，部件个数少且能够容易实施的效果。
附图说明
图1是表示现有的注入锁定分频器1的结构的电路图。
图2是表示现有的注入锁定分频器1的输出信号的频率关系的图。
图3是表示现有的注入锁定分频器1的环形振荡器的各级中的相位关系的图。
图4是表示为了使现有的注入锁定分频器1稳定地同步所需的、来自信号注入电路的注入信号I1的电压振幅的频率特性的图。
图5是现有的注入锁定分频器1中包含了寄生电容成分的电路结构图。
图6是表示本发明的实施方式1的注入锁定分频器的结构的电路图。
图7是表示现有的注入锁定分频器2的结构的电路图。
图8是表示现有的注入锁定分频器2的输出信号的频率关系的图。
图9是表示现有的注入锁定分频器2的环形振荡器的各级中的相位关系的图。
图10是表示上述实施方式1的注入锁定分频器的注入信号在传输到输出端前转移的相位关系的图。
图11是表示为了使上述实施方式1的注入锁定分频器稳定地同步所需的、来自差分信号注入电路的注入信号I1的电压振幅的频率特性的图。
图12是表示本发明的实施方式2的注入锁定分频器的结构的电路图。
图13是表示上述实施方式2的注入锁定分频器的注入信号在传输到输出端前转移的相位关系的图。
图14是表示本发明的实施方式3的注入锁定分频器的结构的电路图。
图15是表示本发明的实施方式4的固定分频电路(预分频器，prescaler)的结构的图。
图16是表示本发明的实施方式5的PLL电路的结构的图。
标号说明
100、200、300  注入锁定分频器
111、121、131、150、212、222、232、251、252、253、350N  沟道MOS型晶体管
112、122、132、212、222、232P沟道MOS型晶体管
140、240  环形振荡器
141  第1放大电路
142  第2放大电路
143  第3放大电路
160  差分信号注入电路
250  电流源
400  固定分频电路
410  基准信号振荡器
420  电压控制振荡器
430  相位频率比较器
440  电荷泵
450  环路滤波器
500PLL  电路
具体实施方式
以下，参照附图详细地说明本发明的实施方式.
(实施方式1)
图6是表示本发明的实施方式1的注入锁定分频器的结构的电路图。本实施方式可适用于PLL电路所搭载的注入锁定分频器。
如图6所示，注入锁定分频器100包括：环形振荡器140，环状地三级级联第1放大电路141、第2放大电路142和第3放大电路143；N沟道MOS型晶体管150；以及差分信号注入电路160。
第1放大电路141包括N沟道MOS型晶体管111和P沟道MOS型晶体管112。N沟道MOS型晶体管111，栅极上被输入第3放大电路143的反馈输出。P沟道MOS型晶体管112具有作为负荷的功能。
第2放大电路142包括N沟道MOS型晶体管121和P沟道MOS型晶体管122。N沟道MOS型晶体管121，栅极上被输入第1放大电路141的输出。P沟道MOS型晶体管122具有作为负荷的功能。
第3放大电路143包括N沟道MOS型晶体管131和P沟道MOS型晶体管132。N沟道MOS型晶体管131，栅极上被输入第2放大电路142的输出。P沟道MOS型晶体管132具有作为负荷的功能。
N沟道MOS型晶体管150的漏极与N沟道MOS型晶体管111、121、131的源极连接。
差分信号注入电路160对各级的P沟道MOS型晶体管112、122、132的栅极输出注入信号X1。差分信号注入电路160对N沟道MOS型晶体管150的栅极输出注入信号X1的反相信号Y1作为差分信号。
P沟道MOS型晶体管112、122、132的源极连接到高电位电源Vdd。N沟道MOS型晶体管150的源极被接地。
第3放大电路143的N沟道MOS型晶体管131的漏极和P沟道MOS型晶体管132的漏极连结，成为环形振荡器140的输出。
这样，本实施方式的注入锁定分频器100解决了非专利文献1的注入锁定分频器10(图1)具有的工作频带变窄的问题。
因此，如图6所示，本实施方式的注入锁定分频器100还对环形振荡器140的各级的放大电路的N沟道MOS型晶体管111、121、131的源极输入信号。通过该结构，能够减小寄生电容的影响。
但是，专利文献1中公开了从N沟道MOS型晶体管的源极输入信号的注入锁定分频器的结构。
图7是表示专利文献1中记载的注入锁定分频器60的结构的电路图。
如图7所示，注入锁定分频器60包括：环形振荡器70，环状地二级级联第4放大电路71和第5放大电路72；以及差分信号注入电路80。
第4放大电路71包括：N沟道BJT(Bipolar Junction Transistor，双极结型晶体管)型差分晶体管对Q11、Q12；以及电阻R11、R12。
N沟道BJT型差分晶体管对Q11、Q12，基极上被输入第5放大电路72的反馈输出。电阻R11、R12具有作为负荷的功能。
第5放大电路72包括：N沟道BJT型差分晶体管对Q13、Q14；以及电阻R13、R14。N沟道BJT型差分晶体管对Q13、Q14，基极上被输入第4放大电路71的输出。电阻R13、R14具有作为负荷的功能。
环形振荡器70经由差分晶体管对Q15、Q16从恒流源CS1被供给电流。
差分信号注入电路80连接到差分晶体管对Q15、Q16的基极，被输入差分信号。
电阻R11、R12、R13、R14连接到高电位电源Vdd。
下面说明上述注入锁定分频器60的动作。
图8是表示上述注入锁定分频器60的输出信号的频率关系的图。
如图8所示，在未被输入来自信号注入电路80的注入信号的情况下(频率2fo上没有虚线的注入信号)，在环形振荡器70的输出中产生自由振荡频率fo即振荡信号F1’(虚线)。
接着，在来自差分信号注入电路80的注入信号I1’为频率2fo附近的信号(实线)时，在自由振荡频率fo附近产生输出信号I2’(实线)。
输出信号I2’(实线)为通过注入信号I1’和振荡信号F1’的混频而注入信号I1’被下变频所得的信号。
由此，环形振荡器70的振荡信号F1’被输出信号I2’的频率吸引而同步。
这样，通过输入频率2fo附近的相位具有差分关系的注入信号I1’，注入信号I1’被下变频，成为自由振荡频率fo附近的输出信号I2’。因此，作为进行1/2分频的频率分频器进行动作。
图9表示环形振荡器70的各级中的振荡信号F1’的相位关系。
图9是表示上述环形振荡器70的各个N沟道BJT型晶体管的集极输出(collector output)中的相位关系的图。
如图9所示，二次谐波分量的相位关系为在各级中使振荡信号F1’两倍的关系。因此，第2级相对于第1级的相位关系分别为0°、±180°的差动。也就是说，在注入信号I1’中，第2级相对于第1级的相位关系为差动即可，能够经由差分晶体管对Q15、Q16而输入。
这样，在专利文献1中记载的注入锁定分频器60中，作为环形振荡器70的振荡频率fo的偶数倍的频率信号的相位关系，第1级和第2级分别为0°、±180°的差动。因此，注入锁定分频器60通过输入振荡频率fo的偶数倍的频率信号，能够作为偶数分频器进行动作。振荡频率fo的偶数倍的频率信号从差分信号注入电路80经由差分晶体管对Q15、Q16而输入。
但是，环形振荡器70的振荡频率fo的奇数倍的频率信号的相位关系在第1级的N沟道BJT型晶体管Q11、Q12以及第2级的N沟道BJT型晶体管Q13、Q14中分别为不同的相位关系。
例如，在3fo的频率信号中，Q11、Q12、Q13、Q14的相位关系分别为0°、±180°、±270°、±90°。
因此，由于专利文献1中记载的注入锁定分频器60难以经由差分晶体管对Q15、Q16输入信号，所以难以作为奇数分频器进行动作。
另外，环形振荡器70在放大电路71、72和恒流源CS1之间追加差分晶体管对。环形振荡器70为了进行动作，需要连接到更高电位的电源，并不适合于低电压化、低功耗化。
本实施方式减小作为非专利文献1的注入锁定分频器10具有的问题即布线和基板间产生的寄生电容的影响，实现工作频率为宽带的注入锁定分频器。
在此基础上，本实施方式对P沟道MOS型晶体管112、122、132的栅极和恒流源的N沟道MOS型晶体管150的栅极输入差分信号。由此，注入锁定分频器100可通过追加一个晶体管而构成，并且能够实现即使在低电压电源下也能够动作的奇数分频器。
接着，详细地说明本实施方式的注入锁定分频器100的动作。
图10是表示注入锁定分频器100的注入信号在传输到输出端前转移的相位关系的图。图10的信号X1、信号X2、信号Y1、信号Y2、信号Y3、信号Z1表示图6的各个单元的信号X1、信号X2、信号Y1、信号Y2、信号Y3、信号Z1。
如图6所示，差分信号注入电路160将信号X1输出到各级的P沟道MOS型晶体管112、122、132的栅极，且将信号X1的反相的差分信号Y1输出到N沟道MOS型晶体管150的栅极。
图6和图10的信号X2、信号Y2、信号Y3为输出级即第3放大电路143的各个单元的信号，信号Z1为注入锁定分频器100的输出信号。
如上述图2所示，首先，在未被输入来自差分信号注入电路160的注入信号(频率3fo上没有虚线的注入信号)的情况下，环形振荡器140的输出中产生自由振荡频率fo即振荡信号F1(虚线)、频率2fo即二次谐波分量F2(虚线)和频率3fo即三次谐波分量F3(虚线)。
接着，在来自差分信号注入电路160的注入信号I1(实线)为频率3fo附近的信号的情况下，如图10所示，注入信号I1在传输到注入锁定分频器100的输出端前转移的相位关系在各级中为相同相位。这里，说明输出级的相位关系。
环形振荡器140的P沟道MOS型晶体管112、122、132的栅极从差分信号注入电路160被输入信号X1。环形振荡器140的输出级的P沟道MOS型晶体管132的漏极输出信号X2。信号X2为将信号X1反转并进行了放大所得的信号。
另外，输入N沟道MOS型晶体管150的栅极的信号经由信号Y1、信号Y2、信号Y3被输出。在各级中，由于进行两次重复反转，所以信号Y3和信号Y1的信号为同相。
作为环形振荡器140的输出(即注入锁定分频器100的输出)的信号Z1为信号X2和信号Y3之和的信号输出。如图10所示，由于信号X2和信号Y3为同相，所以信号Z1通过相加成为振幅大的信号。
注入锁定分频器100通过使用信号X2和信号Y3增大输出信号Z1的信号电平，能够补偿输出信号Z1的衰减部分。
通过注入信号I1(频率3fo)和二次谐波分量F2(频率2fo)的混频，在自由振荡频率F1附近(fo)产生注入信号I1被下变频所得的输出信号I2。因此，环形振荡器140的自由振荡频率F1(虚线)被输出信号I2(实线)的频率吸引而同步。另外，上述输出信号I2相当于图6的输出信号Z1。
这里，如上所述，由于即使产生寄生电容成分，注入信号I1也难以衰减，所以被下变频的输出信号I2的振幅也变大，注入锁定分频器的工作频率宽带化。
图11是表示为了使注入锁定分频器100稳定地同步所需的来自差分信号注入电路160的注入信号I1的电压振幅的频率特性的图。
如图11所示，在环形振荡器140中，在自由振荡频率fo的三倍的频率附近成为可动作的注入信号的电压振幅的最小值。在作为电压振幅为200mVpp下，环形振荡器140能够在约7GHz的较宽的频带中进行动作。尤其是，由与图4的现有的注入锁定分频器10的比较可知，例如在200mVpp下也能够将频带扩展约2GHz。
如上所述，根据本实施方式，注入锁定分频器100包括：环形振荡器140，环状地三级级联第1放大电路141、第2放大电路142和第3放大电路143；N沟道MOS型晶体管150；以及差分信号注入电路160。
第1放大电路141包括N沟道MOS型晶体管111和P沟道MOS型晶体管112。N沟道MOS型晶体管111，在栅极上被输入第3放大电路143的反馈输出。P沟道MOS型晶体管112具有作为负荷的功能。
第2放大电路142包括N沟道MOS型晶体管121和P沟道MOS型晶体管122。N沟道MOS型晶体管121，在栅极上被输入第1放大电路141的输出。P沟道MOS型晶体管122具有作为负荷的功能。
第3放大电路143包括N沟道MOS型晶体管131和P沟道MOS型晶体管132。N沟道MOS型晶体管131，在栅极上被输入第2放大电路142的输出。P沟道MOS型晶体管132具有作为负荷的功能。
N沟道MOS型晶体管150的漏极与各级的N沟道MOS型晶体管111、121、131的源极连接。
差分信号注入电路160对各级的P沟道MOS型晶体管112、122、132的栅极输出注入信号I1。差分信号注入电路160对N沟道MOS型晶体管150的栅极输出注入信号I1的反相信号作为差分信号。
也就是说，在本实施方式中，对P沟道MOS型晶体管112、122、132的栅极和恒流源的N沟道MOS型晶体管150的栅极输入差分信号。
通过该结构，注入锁定分频器100使用差分信号注入电路160和第1N沟道MOS型晶体管150一起加强注入信号。也就是说，如图10的信号Z1所示，从差分信号注入电路160输入的差分信号在环形振荡器140的输出级中为同相而加强。因此，能够减轻寄生电容的影响，能够确保宽带的工作频率。在图6中，能够实现工作频率为宽带的进行1/3分频的注入锁定分频器。
另外，注入锁定分频器100可通过追加一个晶体管而构成，并能够实现即使在低电压电源下也能够动作的奇数分频器。
本实施方式的注入锁定分频器100在输入为差分信号、输出为单信号的情况下特别有效，不增大电路规模就能够实现可宽带动作的频率分频器。
另外，具有能够通过极为简易的电路结构来实现，部件个数少且能够容易实施的效果。
另外，在本实施方式中，将环形振荡器140的级数设为三级进行了说明，但并不限于此，也可以采用将环形振荡器140的级数设为(2n+1)级，将来自差分信号注入电路160的注入信号的频率设为环形振荡器的自由振荡频率fo的m(2n+1)倍左右的结构。
例如，也可以将环形振荡器的级数设为五级，差分信号注入电路160输出其频率为五级的环形振荡器的振荡频率的大致五倍或十倍的信号。能够使其作为进行m(2n+1)分频的注入锁定分频器进行动作，能够获得同样的效果。
另外，在本实施方式中，能够通过控制环形振荡器140的P沟道MOS型晶体管112、122、132的栅极的偏压(bias voltage)，调整环形振荡器140的自由振荡频率fo。
另外，环形振荡器140只要是环状地奇数级级联即可，在具有作为反相器(inverter)的功能的“与非门（NAND）”、“或非门（NOR）”结构等栅极种类上不设置限制，可进行同样的动作。
(实施方式2)
图12是表示本发明的实施方式2的注入锁定分频器的结构的电路图。对与图6相同的结构部分附加相同的标号，并省略重复部分的说明。
如图12所示，注入锁定分频器200包括：图6的环形振荡器140(为了便于说明，称为第1环形振荡器140)；与第1环形振荡器140相同结构的第2环形振荡器240；以及电流源250。
电流源250包括N沟道MOS型晶体管251、252、253。
N沟道MOS型晶体管251、252、253分别组合第1环形振荡器140和第2环形振荡器240的各级N沟道MOS型晶体管的源极而连接到其漏极。
另外，注入锁定分频器200包括对第1环形振荡器140的P沟道MOS型晶体管112、122、132的栅极输入注入信号X1，并且对第2环形振荡器240的P沟道MOS型晶体管212、222、232的栅极输入注入信号X1的反相信号Y1作为差分信号的差分信号注入电路160。
第2环形振荡器240环状地三级级联第1放大电路241、第2放大电路242和第3放大电路243。
第1放大电路241包括N沟道MOS型晶体管211和P沟道MOS型晶体管212。N沟道MOS型晶体管211在栅极上接受第3放大电路243的反馈输出。P沟道MOS型晶体管212为负荷。
第2放大电路242包括N沟道MOS型晶体管221和P沟道MOS型晶体管222。N沟道MOS型晶体管221在栅极上接受第1放大电路241的输出。P沟道MOS型晶体管222为负荷。
第3放大电路243包括N沟道MOS型晶体管231和P沟道MOS型晶体管232。N沟道MOS型晶体管231在栅极上接受第2放大电路242的输出。P沟道MOS型晶体管232为负荷。
第1环形振荡器140和第2环形振荡器240的各级P沟道MOS型晶体管112、122、132、212、222、232的源极连接到高电位电源Vdd。另外，电流源250的N沟道MOS型晶体管251、252、253的栅极被供给偏压Vg，源极被接地。
第2环形振荡器240的第3放大电路243的N沟道MOS型晶体管231的漏极和P沟道MOS型晶体管232的漏极连结，成为注入锁定分频器200的输出。
以下，说明如上构成的注入锁定分频器200的动作。
图13是表示注入锁定分频器200的注入信号在传输到输出端前转移的相位关系的图。图13的信号X1、信号X2、信号X3、信号X4、信号Y1、信号Y2、信号Z1表示图12的各个单元的信号X1、信号X2、信号X3、信号X4、信号Y1、信号Y2、信号Z1。
如图13所示，差分信号注入电路160将信号X1输出到第1环形振荡器140的各级P沟道MOS型晶体管112、122、132的栅极，并且将信号X1的反相的差分信号Y1输出到第2环形振荡器240的P沟道MOS型晶体管212、222、232的栅极。
图12和图13的信号X2、信号X3为第1环形振荡器140和第2环形振荡器240的第3放大电路143、243的N沟道MOS型晶体管131、231的源极电位。
另外，图12和图13的信号Y2、信号X4为输出级即第2环形振荡器240的第3放大电路243的各个单元的信号，信号Z1为注入锁定分频器200的输出信号。
如上述图2所示，首先，在未被输入来自差分信号注入电路160的注入信号(频率3fo上没有虚线的注入信号)的情况下，第2环形振荡器240的输出中产生自由振荡频率fo即振荡信号F1(虚线)、频率2fo即二次谐波分量F2(虚线)和频率3fo即三次谐波分量F3(虚线)。
接着，在被输入频率3fo附近的注入信号X1、Y1作为来自差分信号注入电路160的注入信号的情况下，注入信号X1、Y1在传输到环形振荡器240的输出端前转移的相位关系如图13所示，在第2环形振荡器240的各级中为相同相位。
下面说明输出级的相位关系。
输入到第1环形振荡器140的P沟道MOS型晶体管112、122、132的栅极的信号经由信号X1～信号X4被输出。首先，由于从信号X1传输到信号X2为止相位进行两次反转，所以相位不变。接着，第1环形振荡器140和第2环形振荡器240通过恒流源250连接，由于信号X2和信号X3具有差分关系，所以相位反转。另外，从信号X3到信号X4，相位进行反转。
接着，输入第2环形振荡器240的P沟道MOS型晶体管212、222、232的栅极的信号经由信号Y1、信号Y2被输出。在信号Y2中，信号Y1的信号被反转放大。
以上的结果，在第2环形振荡器240的输出中，信号X4和信号Y2之和的信号被输出，但由于信号X4和信号Y2同相，所以成为振幅大的信号Z1。通过使用信号X2和信号Y3增大信号Z1的信号电平，能够补偿信号Z1的衰减部分。
这里，仅说明了输出级，但在所有级中具有同样的补偿效果。由于能够减轻寄生成分的影响，所以注入锁定分频器的工作频率宽带化。
这样，本实施方式的注入锁定分频器200为对第1环形振荡器140和第2环形振荡器240，使用了电流源250的差分结构。因此，注入锁定分频器200能够减轻寄生成分的影响，能够实现工作频率为宽带的进行1/3分频的注入锁定分频器。
特别是，本实施方式的注入锁定分频器200在输入信号为差分信号，输出信号为差分信号或单信号的情况下特别有效，能够实现可宽带动作的频率分频器。
另外，在本实施方式中，使用N沟道MOS型晶体管251、252、253作为恒流源250而进行了说明，但即使使用包括电阻或电感器(inductor)的无源元件(passive component)，也能够使其作为注入锁定分频器进行动作。通过使用无源元件，能够实现更简易且小型的电路结构。
另外，在本实施方式中，与实施方式1同样地，将第1环形振荡器140和第2环形振荡器240的级数设为三级而进行了说明，但本发明并不限于此，也可以采用将第1环形振荡器140和第2环形振荡器240的级数设为(2n+1)级，将来自差分信号注入电路160的注入信号的频率设为环形振荡器的自由振荡频率fo的m(2n+1)倍左右的结构。由此，能够使其作为进行m(2n+1)分频的注入锁定分频器进行动作，能够获得同样的效果。
另外，在本实施方式中，通过控制环形振荡器140、240的P沟道MOS型晶体管112、122、132、212、222、232的栅极的偏压，能够调整环形振荡器140、240的自由振荡频率fo。
(实施方式3)
图14是表示本发明的实施方式3的注入锁定分频器的结构的电路图。对与图12相同的结构部分附加相同的标号，并省略重复部分的说明。
如图14所示，注入锁定分频器300包括：第1环形振荡器140；与第1环形振荡器140相同结构的第2环形振荡器240；电流源即N沟道MOS型晶体管350；以及差分信号注入电路160。
电流源即N沟道MOS型晶体管350组合第1环形振荡器140和第2环形振荡器240的输出级的N沟道MOS型晶体管131、231的源极而连接到其漏极。
差分信号注入电路160对第1环形振荡器140的P沟道MOS型晶体管112、122、132的栅极输出注入信号I1，并且对第2环形振荡器240的P沟道MOS型晶体管212、222、232的栅极输出注入信号I1的反相信号作为差分信号。
注入锁定分频器300与图12的注入锁定分频器200的不同之处在于，仅输出级与作为电流源的N沟道MOS型晶体管350连结的结构。
以下，说明如上构成的注入锁定分频器300的动作。基本的动作与实施方式2是同样的。
如上述图2所示，在未被输入来自差分信号注入电路160的注入信号的情况下，在第2环形振荡器240的输出中产生自由振荡频率fo即振荡信号F1(虚线)、频率2fo即二次谐波分量F2(虚线)和频率3fo即三次谐波分量F3(虚线)。
接着，在输入频率3fo附近的注入信号X1、Y1作为来自差分信号注入电路160的注入信号的情况下，由于经由了第1环形振荡器140的P沟道MOS型晶体管的信号和经由了第2环形振荡器240的P沟道MOS型晶体管的信号在注入锁定分频器300的输出中为同相，所以振幅变大。
通过增大注入锁定分频器300的输出中的信号的振幅，能够补偿寄生电容成分造成的注入信号的衰减部分。也就是说，即使因寄生电容成分而注入信号衰减，也通过增大注入锁定分频器300的输出中的信号电平的振幅，补偿注入信号的衰减部分。
这里，在第1环形振荡器140和第2环形振荡器240的各级中的相位关系中，存在各120°的相位转动。另外，即使将转动方向分别设为反方向，也能够进行动作。
这样，本实施方式的注入锁定分频器300在第1环形振荡器140和第2环形振荡器240的输出级使用电流源350而作为差分结构。因此，能够减少用作电流源350的MOS晶体管的数量。其结果，能够不增大电路规模而减轻寄生成分的影响，能够实现工作频率为宽带的进行1/3分频的注入锁定分频器。
本实施方式的注入锁定分频器300在输入信号为差分信号，输出信号为差分信号或单信号的情况下特别有效，能够不增大电路规模而实现可宽带动作的频率分频器。
另外，在本实施方式中，在第1环形振荡器140和第2环形振荡器240的放大电路中，将输出级使用电流源350构成为差分结构，但并不限于此，也可以将输出级以外的其他放大电路构成为差分结构。能够期待扩大设计的自由度的效果。
另外，在本实施方式中，使用N沟道MOS型晶体管350作为电流源而进行了说明，但即使使用包括电阻或电感器的无源元件，也能够使其作为注入锁定分频器进行动作。通过使用无源元件，能够实现更简易且小型的电路结构。
另外，在本实施方式中，与实施方式1和实施方式2同样地，将第1环形振荡器140和第2环形振荡器240的级数设为三级而进行了说明，但并不限于此，也可以采用将第1环形振荡器140和第2环形振荡器240的级数设为(2n+1)级，将来自差分信号注入电路160的注入信号的频率设为环形振荡器的自由振荡频率fo的m(2n+1)倍左右的结构。能够使其作为进行m(2n+1)分频的注入锁定分频器进行动作，能够获得同样的效果。
另外，在本实施方式中，能够通过控制环形振荡器140、240的P沟道MOS型晶体管112、122、132、212、222、232的栅极的偏压，调整环形振荡器140、240的自由振荡频率fo。
(实施方式4)
图15是表示本发明的实施方式4的固定分频电路(预分频器)的结构的图。
如图15所示，固定分频电路400包括图6的注入锁定分频器100和固定分频器460。
接着，说明固定分频电路400的动作。
高频的差分信号通过注入锁定分频器100被分频为单输出的信号。该单输出的信号通过固定分频器460进一步被分频到低频。
这样，本实施方式的固定分频电路400使用实施方式1的注入锁定分频器100作为固定分频电路的注入锁定分频器100而构成。由于能够使用单输出的信号构成注入锁定分频器100的输出和后级的固定分频器460的输入，所以不仅工作频率为宽带，而且能够实现小型且低功耗的固定分频电路。
(实施方式5)
图16是表示本发明的实施方式5的PLL电路的结构的图。
如图16所示，PLL电路500包括：图6的注入锁定分频器100(或者图12的注入锁定分频器200、图14的注入锁定分频器300的任意一个)；基准信号振荡器410；电压控制振荡器420；相位频率比较器430；电荷泵(chargepump)440；以及环路滤波器(loop filter)450。
接着，说明PLL电路500的动作。
电压控制振荡器420输出高频信号。高频信号通过注入锁定分频器100(200、300)被分频到低频。
相位频率比较器430比较注入锁定分频器100(200、300)的分频信号和基准信号振荡器410的输出信号，并将相位和频率的误差输出到电荷泵440。
电荷泵440将在相位频率比较器430中检测出的相位和频率的误差变换为电流，环路滤波器450生成电压控制振荡器420的控制电压。
由于电压控制振荡器420被上述控制电压控制以使在相位频率比较器430中检测出的误差小，所以作为进行频率负反馈动作的PLL电路进行动作。
这样，本实施方式的PLL电路500使用实施方式1到实施方式3的注入锁定分频器100(200、300)构成PLL电路的注入锁定分频器。由于注入锁定分频器100(200、300)的工作频带为宽带，所以能够实现工作频率为宽带的PLL电路。
另外，由于注入锁定分频器100(200、300)为奇数分频，与二分频器相比分频数大，所以能够减少作为PLL电路的分频器数，能够实现小型且低功耗的PLL电路。
另外，具有能够在各种PLL电路中通用的优异效果。
另外，在注入锁定分频器100(200、300)和相位频率比较器430之间连接固定分频器或包括可编程计数器(programmable counter)的分频器，即使分频到低频也具有同样的效果。
以上的说明为本发明的优选实施方式的例证，本发明的范围并不限定于此。例如，在上述各个实施方式中，对使用了MOS晶体管的例子进行了说明，但任何MOS晶体管都可。例如，还可以为MIS(Metal Insulated Semiconductor，金属绝缘半导体)晶体管。另外，该MIS晶体管也可以为形成在SOI(Silicon OnInsulator，绝缘体基外延硅)结构的硅基板上的MIS晶体管。另外，也可以为双极晶体管(bipolar transistor)、Bi－CMOS、或者它们的组合。但是，当然MOS晶体管在功耗方面有利。
另外，上述各个实施方式中使用了注入锁定分频器的名称，这是为了便于说明，当然也可以为频率分频器、PLL装置等。
另外，构成上述注入锁定分频器的各个电路单元，例如环形振荡器的反相器栅极的级数、逻辑元件的种类等并不限于前述的实施方式。当然，本注入锁定分频器中也可以附加各种补偿用的晶体管。
本发明的实施例提供了有一种注入锁定分频器，包括：环形振荡器，环状地2n+1级级联了包含N沟道金属氧化物半导体型晶体管和P沟道金属氧化物半导体型晶体管的放大电路，其中，n为任意的自然数；电流源，连接到所述环形振荡器，由驱动所述环形振荡器的N沟道金属氧化物半导体型晶体管构成；以及差分信号注入电路，对所述环形振荡器输出注入信号，对所述电流源输出所述注入信号的反相信号作为差分信号，所述电流源的所述N沟道金属氧化物半导体型晶体管的漏极连接到所述环形振荡器的N沟道金属氧化物半导体型晶体管的源极，所述差分信号注入电路对所述环形振荡器的P沟道金属氧化物半导体型晶体管的栅极输出所述注入信号，并且对所述电流源的所述N沟道金属氧化物半导体型晶体管的栅极输出所述差分信号。
根据本发明的实施例提供的注入锁定分频器，所述环形振荡器的输出级将以所述注入信号为基础放大所得的信号和以所述差分信号为基础放大所得的信号同相地重叠并输出。
根据本发明的实施例提供的注入锁定分频器，所述差分信号注入电路注入所述环形振荡器的振荡频率的m(2n+1)倍的频率的信号，其中，m为任意的自然数。
本发明的实施例还提供了一种锁相环电路，进行频率负反馈动作，所述锁相环电路包括：基准信号振荡器，输出基准信号；电压控制振荡器，输出高频信号；注入锁定分频器，将所述高频信号分频；相位频率比较器，比较所述注入锁定分频器的分频和所述基准信号振荡器的输出信号，并输出相位和频率的误差；电荷泵，将由所述相位频率比较器检测出的相位和频率的误差变换为电流；以及环路滤波器，生成所述电压控制振荡器的控制电压，并将所生成的控制电压输出到所述电压控制振荡器，所述控制电压控制所述电压控制振荡器，以使由所述相位频率比较器检测出的误差小，所述注入锁定分频器为上述实施例所述的注入锁定分频器。
在2010年1月22日提交的特愿第2010-012131号的日本专利申请所包含的说明书、附图和说明书摘要的公开内容，全部引用于本申请。
工业实用性
本发明的注入锁定分频器以及PLL电路可利用于移动通信终端所使用的注入锁定分频器以及PLL电路等，特别是对可分频10GHz以上的频率信号的宽带的注入锁定分频器以及PLL电路等是有用的。另外，作为注入锁定分频器能够适用于所有电子电路。

Claims (8)

1.注入锁定奇数分频器，包括：
第1环形振荡器，环状地(2n+1)级级联了包含N沟道金属氧化物半导体型晶体管和P沟道金属氧化物半导体型晶体管的放大电路，其中，n为任意的自然数；
第2环形振荡器，环状地(2n+1)级级联了包含N沟道金属氧化物半导体型晶体管和P沟道金属氧化物半导体型晶体管的放大电路，其中，n为任意的自然数；
电流源，其由N沟道金属氧化物半导体型晶体管构成，分别与所述第1环形振荡器以及所述第2环形振荡器连接，分别驱动所述第1环形振荡器以及所述第2环形振荡器，所述电流源的所述N沟道金属氧化物半导体型晶体管的漏极分别与所述第1环形振荡器以及所述第2环形振荡器中的任意的级的N沟道金属氧化物半导体型晶体管的源极连接；以及
差分信号注入电路，将所述注入信号输出到所述第1环形振荡器的P沟道金属氧化物半导体型晶体管的栅极，将所述注入信号的反相信号作为差分信号输出到所述第2环形振荡器的P沟道金属氧化物半导体型晶体管的栅极。
2.如权利要求1所述的注入锁定奇数分频器，
所述任意的级为所述第1环形振荡器以及所述第2环形振荡器的放大电路的输出级。
3.如权利要求1所述的注入锁定奇数分频器，
所述电流源的N沟道金属氧化物半导体型晶体管为被动元件。
4.如权利要求1至3的任意一项所述的注入锁定奇数分频器，
所述差分信号注入电路注入具有与所述第1环形振荡器以及所述第2环形振荡器的振荡频率的m(2n+1)倍的频率的信号，其中，m为任意的自然数。
5.注入锁定奇数分频器，包括：
第1环形振荡器，环状地(2n+1)级级联了包含N沟道金属氧化物半导体型晶体管和P沟道金属氧化物半导体型晶体管的放大电路，其中，n为任意的自然数；
第2环形振荡器，环状地(2n+1)级级联了包含N沟道金属氧化物半导体型晶体管和P沟道金属氧化物半导体型晶体管的放大电路，其中，n为任意的自然数；
电流源，其由N沟道金属氧化物半导体型晶体管构成，分别与所述第1环形振荡器以及所述第2环形振荡器连接，分别驱动所述第1环形振荡器以及所述第2环形振荡器，所述电流源的所述N沟道金属氧化物半导体型晶体管的漏极分别与所述第1环形振荡器以及所述第2环形振荡器的各级的N沟道金属氧化物半导体型晶体管的源极连接；以及
差分信号注入电路，将所述注入信号输出到所述第1环形振荡器的P沟道金属氧化物半导体型晶体管的栅极，将所述注入信号的反相信号作为差分信号输出到所述第2环形振荡器的P沟道金属氧化物半导体型晶体管的栅极。
6.如权利要求5所述的注入锁定奇数分频器，
所述电流源的N沟道金属氧化物半导体型晶体管为被动元件。
7.如权利要求5或者6所述的注入锁定奇数分频器，
所述差分信号注入电路注入具有与所述第1环形振荡器以及所述第2环形振荡器的振荡频率的m(2n+1)倍的频率的信号，其中，m为任意的自然数。
8.锁相环电路，进行频率负反馈动作，包括：
基准信号振荡器，输出基准信号；
电压控制振荡器，输出高频信号；
注入锁定分频器，将所述高频信号分频，所述注入锁定分频器为权利要求1至7的任意一项记载的注入锁定奇数分频器；
相位频率比较器，比较所述注入锁定奇数分频器的分频信号和所述基准信号振荡器的输出信号，输出相位和频率的误差；
电荷泵，将由所述相位频率比较器检测出的相位和频率的误差变换为电流；以及
环路滤波器，生成所述电压控制振荡器的控制电压，将所生成的所述控制电压输出到所述电压控制振荡器。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9099956B2 (en) 2011-04-26 2015-08-04 King Abdulaziz City For Science And Technology Injection locking based power amplifier
JP5761232B2 (ja) * 2013-03-01 2015-08-12 ソニー株式会社 受信装置および電子機器
JP6363989B2 (ja) * 2013-03-05 2018-07-25 パナソニック株式会社 注入同期型発振器
US9106234B2 (en) 2013-03-15 2015-08-11 Qualcomm Incorporated Programmable frequency divider for local oscillator generation
WO2015042814A1 (en) * 2013-09-25 2015-04-02 Huawei Technologies Co., Ltd. Wideband injection locked frequency multipliers, oscillators and dividers using higher order lc resonant tank
US9219486B2 (en) * 2013-11-18 2015-12-22 California Institute Of Technology Quadrature-based injection locking of ring oscillators
US9847785B2 (en) 2014-03-13 2017-12-19 Mitsubishi Electric Corporation Phase locked loop circuit and method of frequency adjustment of injection locked frequency divider
CN104579319B (zh) * 2014-04-22 2019-04-09 上海华虹宏力半导体制造有限公司 多相位时钟生成器
CN105262484B (zh) * 2015-11-17 2018-04-24 中山大学 实现环形振荡器注入锁定的方法及其电路
US10411716B2 (en) * 2016-06-06 2019-09-10 Richwave Technology Corp. Subsampling motion detector for detecting motion of object under measurement
US10942255B2 (en) * 2018-10-11 2021-03-09 Globalfoundries U.S. Inc. Apparatus and method for integrating self-test oscillator with injection locked buffer
CN109560774B (zh) * 2018-11-28 2021-09-14 电子科技大学 一种能在不同频段实现不同分频比功能的注入锁定分频器
TWI726791B (zh) * 2019-08-14 2021-05-01 創未來科技股份有限公司 訊號除頻器、訊號分佈系統與其相關方法
US10715038B1 (en) * 2019-11-29 2020-07-14 Realtek Semiconductor Corp. Apparatus and method for frequency quintupling

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050156641A1 (en) * 2004-01-15 2005-07-21 Klaus Dimmler Non-quasistatic phase lock loop frequency divider circuit
US20050248410A1 (en) * 2004-05-06 2005-11-10 Tung-Ming Su Injection-locked frequency divider and frequency dividing method thereof
CN101087142A (zh) * 2006-06-09 2007-12-12 株式会社瑞萨科技 频率合成器
CN101132167A (zh) * 2006-08-25 2008-02-27 松下电器产业株式会社 环形振荡器、包括它的半导体集成电路及电子器械

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS628602A (ja) * 1985-07-05 1987-01-16 Nec Corp マイクロ波アナログ分周器
JP2747467B2 (ja) * 1991-08-19 1998-05-06 日本電信電話株式会社 スタティック型フリップフロップ回路
JP3350337B2 (ja) * 1996-03-08 2002-11-25 株式会社東芝 分周器
JPH1093399A (ja) * 1996-09-19 1998-04-10 Toshiba Corp 注入同期リング発振器
JP4017352B2 (ja) * 2001-03-16 2007-12-05 三菱電機株式会社 光モジュール
DE60327900D1 (de) * 2002-12-24 2009-07-16 Fujitsu Microelectronics Ltd Taktgenerator mit spektraler Dispersion
JP4532847B2 (ja) * 2003-05-16 2010-08-25 株式会社リコー 差動増幅器
US20080246511A1 (en) * 2005-04-28 2008-10-09 Satoshi Miura Differential Drive Circuit and Electronic Apparatus Incorporating the Same
JP4195702B2 (ja) * 2005-07-08 2008-12-10 株式会社ルネサステクノロジ クロック同期回路
JP4356659B2 (ja) * 2005-07-12 2009-11-04 ソニー株式会社 電圧制御型発振回路およびｐｌｌ回路
US20070120588A1 (en) * 2005-11-30 2007-05-31 Lim Chee H Low-jitter clock distribution
US8067987B2 (en) * 2007-10-10 2011-11-29 Georgia Tech Research Corporation Millimeter-wave wideband voltage controlled oscillator
TWI352508B (en) * 2007-11-30 2011-11-11 Univ Nat Taiwan Transistor-based voltage-controlled oscillator and
JP2010012131A (ja) 2008-07-07 2010-01-21 Toshiba Corp 超音波診断装置
WO2010134257A1 (ja) * 2009-05-21 2010-11-25 パナソニック株式会社 Ｃｍｏｓインバータ型分周器、及び当該分周器を備える携帯電話
US9054711B2 (en) * 2009-07-02 2015-06-09 Infineon Technologies Ag Frequency divider

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050156641A1 (en) * 2004-01-15 2005-07-21 Klaus Dimmler Non-quasistatic phase lock loop frequency divider circuit
US20050248410A1 (en) * 2004-05-06 2005-11-10 Tung-Ming Su Injection-locked frequency divider and frequency dividing method thereof
CN101087142A (zh) * 2006-06-09 2007-12-12 株式会社瑞萨科技 频率合成器
CN101132167A (zh) * 2006-08-25 2008-02-27 松下电器产业株式会社 环形振荡器、包括它的半导体集成电路及电子器械

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