CN103943509A - 薄膜晶体管的制程方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 89
- 229920005591 polysilicon Polymers 0.000 claims description 80
- 239000012212 insulator Substances 0.000 claims description 67
- 238000005530 etching Methods 0.000 claims description 56
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 35
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 33
- 239000000377 silicon dioxide Substances 0.000 claims description 16
- 238000002425 crystallisation Methods 0.000 claims description 15
- 230000008025 crystallization Effects 0.000 claims description 15
- 238000001039 wet etching Methods 0.000 claims description 15
- 239000011248 coating agent Substances 0.000 claims description 13
- 238000000576 coating method Methods 0.000 claims description 13
- 230000003628 erosive effect Effects 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- 238000001312 dry etching Methods 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 7
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 claims description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 5
- 238000005224 laser annealing Methods 0.000 claims description 5
- 239000007788 liquid Substances 0.000 claims description 5
- 239000007790 solid phase Substances 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 4
- 229910000040 hydrogen fluoride Inorganic materials 0.000 claims description 4
- 229910004205 SiNX Inorganic materials 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 230000000717 retained effect Effects 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract 5
- 230000003139 buffering effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 239000004744 fabric Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000007812 deficiency Effects 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明构造了一种薄膜晶体管的制程方法，所述制程方法包含下列步骤：依序形成缓冲层与多晶硅层；在所述多晶硅层上形成栅极绝缘层，刻蚀所述栅极绝缘层以露出需要欧姆接触的所述多晶硅层；在所述栅极绝缘层与所述多晶硅层上方形成欧姆接触层，并刻蚀所述欧姆接触层的多余区域，保留与所述多晶硅层接触的所述欧姆接触层；在所述栅极绝缘层上方形成栅极；形成介电层于所述栅极与所述栅极绝缘层上方，并形成过孔；以及在所述过孔上形成源极与漏极。
Description
技术领域
本发明涉及一种薄膜晶体管的制程方法，特别是涉及一种改善刻蚀到多晶硅层或欧姆接触层刻蚀不足的薄膜晶体管的制程方法。
背景技术
非晶硅薄膜晶体管(amorphous silicon thin films,a-Si TFTs)已广泛使用于显示器，而相较于非晶硅薄膜晶体管，以低温多晶硅(low temperature poly silicon,LTPS)作为驱动组件的设计上，更能符合现今显示器高效能与高解析的需求。目前在LTPS的制程中，通常会利用离子布植(ion implant)的方式，对通道做掺杂(dopant)来调整起始电压(threshold voltage)，或是利用掺杂来降低源极/漏极(S/D)的阻值。然而，随着大尺寸显示器的发展，LTPS制程上除了大面积均匀性不佳的限制外，离子布植目前也只能应用于小尺寸世代厂里。如今，LTPS技术精进，薄膜均匀性的问题也逐渐获得改善，随之而来的，即是如何在制程中不需要使用离子布植的方式而达到低阻值的源极/漏极区域，也就是如何在晶体管通道两端定义出欧姆接触层(ohmn contact layer)，即非离子布植(non-implant)LTPS技术。
图1显示传统的薄膜晶体管的制造方法的流程图。图2A～图2G显示传统的薄膜晶体管的示意图。如下所述的图1的步骤流程是配合图2A～图2G的图式做说明。在图2A的步骤S102中，在基板202上依序沉积缓冲层(buffer layer)204与非晶硅(a-Si)层206。接着，在图2B的步骤S104中，形成多晶硅层208，并图案定义半导体区域。一般来说，在形成非晶硅(a-Si)层206后，以低温结晶制程将非晶硅层206转换为多晶硅结构的多晶硅(poly-Si)层208。在图2C的步骤S106中，在多晶硅层208上形成欧姆接触层210，图案定义沟道区212，并利用干刻蚀沟道区212的欧姆接触层210。在多晶硅上使用化学气相沉积(Chemical VaporDeposition，CVD)生长一层N+或P+层作为欧姆接触层210，其厚度一般为400–800A之间，之后通过光罩定义出沟道区212，再刻蚀掉沟道区的欧姆接触层210。但是，在此步骤流程中，由于干刻蚀的均匀性问题，会导致部分区域的欧姆接触层210未被刻蚀干净，而有些区域则刻蚀到多晶硅层208，使得多晶硅层208的厚度降低，导致最后液晶面板的薄膜电性均一性不好，使得显示器亮度不均匀(panel mura)问题严重。接着，在图2D的步骤S108中，在欧姆接触层210与多晶硅层208上方形成栅极绝缘层214，让栅极绝缘层214覆盖通道区212与欧姆接触层210。在图2E的步骤S110中，在栅极绝缘层214上方形成一栅极216。在图2F的步骤S112中，形成一介电层218于栅极216与栅极绝缘层214上方，并形成过孔220。过孔220分别位于栅极216的两旁，且穿过介电层218与栅极绝缘层214以裸露出欧姆接触层210。最后，在图2G的步骤S114中，在过孔220上形成源极/漏极222。
如上所述，在非离子布植(non-implant)LTPS技术中，需要针对由于干刻蚀欧姆接触层210而导致多晶硅层208厚度不均匀的问题进行改善，欧姆接触层210多在多晶硅层208生成之后沉积，通过光罩定义出沟道区212后，通过干刻蚀蚀掉沟道区212的欧姆接触层210，而只留下源极/漏极接触区。由于欧姆接触层210的厚度一般较薄，为300A-800A之间，多晶硅层208的厚度约为400A-800A，而刻蚀欧姆接触层210的过程中不可避免的会刻蚀到多晶硅层208。另外，由于刻蚀机台的均匀性问题，会使得部分区域的刻蚀较多而部分刻蚀厚度较少，刻蚀较多容易造成薄膜晶体管电性变化，刻蚀较少会使得漏电变大，严重会导致短路。
因此，存在一种需求设计新颖的薄膜晶体管的制造过程，通过更改制程，通过沟道区的限制，在刻蚀欧姆接触层时，改善刻蚀到多晶硅层或欧姆接触层刻蚀不足，克服因刻蚀欧姆接触层所造成刻蚀均一性与准确性的问题。
发明内容
本发明的一个目的在于消除欧姆接触层刻蚀过程中，由于刻蚀的均一性和准确性，使得对于沟道区的多晶硅层的过刻蚀或欧姆接触层残留导致短路可以改善。
为解决上述技术问题，本发明构造了一种薄膜晶体管的制程方法，所述制程方法包含下列步骤：依序形成缓冲层(buffer layer)与多晶硅(poly-Si)层；在所述多晶硅层上形成栅极绝缘层，刻蚀所述栅极绝缘层以露出需要欧姆接触的所述多晶硅层；在所述栅极绝缘层与所述多晶硅层上方形成欧姆接触层，并刻蚀所述欧姆接触层的多余区域，保留与所述多晶硅层接触的所述欧姆接触层；在所述栅极绝缘层上方形成栅极；形成介电层于所述栅极与所述栅极绝缘层上方，并形成过孔；以及在所述过孔上形成源极与漏极。
在本发明一实施例中，在所述依序形成所述缓冲层与所述多晶硅层的步骤中，在所述薄膜晶体管的基板上，依序沉积所述缓冲层与非晶硅(a-Si)层，再将所述非晶硅层转换为所述多晶硅层。
在本发明一实施例中，在所述将所述非晶硅层转换为所述多晶硅层的步骤中，是以激光退火或金属固相结晶将所述非晶硅层转换为具多晶硅结构的所述多晶硅层。
在本发明一实施例中，在刻蚀所述欧姆接触层的多余区域，保留与所述多晶硅层接触的所述欧姆接触层的步骤中，先定义在所述栅极绝缘层的通道区，刻蚀所述栅极绝缘层的所述通道区以露出需要欧姆接触的所述多晶硅层。
在本发明一实施例中，所述在所述多晶硅层上形成所述栅极绝缘层的步骤中，所述栅极绝缘层的材料为氮化硅(SiNx)与氧化硅(SiOx)，且先通过干刻蚀刻蚀掉具有所述氮化硅的所述栅极绝缘层，再通过湿刻蚀刻蚀具有所述氧化硅的所述栅极绝缘层。
在本发明一实施例中，所述湿刻蚀刻蚀具有所述氧化硅的所述栅极绝缘层的步骤中，所述湿刻蚀的刻蚀液是选自由氟化氢与氟化氨所组成的群组。
本发明的另一个目的在于改善因刻蚀欧姆接触层所造成刻蚀均一性与准确性的问题。
为解决上述技术问题，本发明构造了一种薄膜晶体管的制程方法，所述制程方法包含下列步骤：依序形成缓冲层与非晶硅层；以低温结晶制程将所述非晶硅层转换成多晶硅层；在所述多晶硅层上形成具氮化硅与氧化硅的栅极绝缘层，定义在所述栅极绝缘层的通道区，刻蚀所述栅极绝缘层的所述通道区以露出需要欧姆接触的所述多晶硅层；在所述栅极绝缘层与所述多晶硅层上方同时沉积形成欧姆接触层与栅极金属层，并刻蚀所述欧姆接触层的多余区域，保留与所述多晶硅层接触的所述欧姆接触层；在所述栅极绝缘层上方形成栅极；形成介电层于所述栅极与所述栅极绝缘层上方，并形成过孔；以及在所述过孔上形成源极与漏极。
在本发明一实施例中，所述以低温结晶制程将所述非晶硅层转换成所述多晶硅层的步骤中，是以激光退火或金属固相结晶将所述非晶硅层转换为具多晶硅结构的所述多晶硅层。
在本发明一实施例中，在在所述多晶硅层上形成具所述氮化硅与所述氧化硅的所述栅极绝缘层的步骤中，先通过干刻蚀刻蚀掉具有所述氮化硅的所述栅极绝缘层，再通过湿刻蚀刻蚀具有所述氧化硅的所述栅极绝缘层。
在本发明一实施例中，所述湿刻蚀刻蚀具有所述氧化硅的所述栅极绝缘层的步骤中，所述湿刻蚀的刻蚀液是选自由氟化氢与氟化氨所组成的群组。
本发明的有益效果是：消除欧姆接触层刻蚀过程中，由于刻蚀的均一性和准确性，使得对于沟道区的多晶硅层的过刻蚀或欧姆接触层残留导致短路的问题。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：
附图说明
图1显示传统的薄膜晶体管的制造方法的流程图；
图2A～图2G显示传统的薄膜晶体管的示意图；
图3显示本发明第一实施例的薄膜晶体管的制造方法流程图；
图4A～图4G显示本发明第一实施例的薄膜晶体管的示意图；
图5显示本发明第二实施例的薄膜晶体管的制造方法的流程图；
图6A～图6G显示本发明第二实施例的薄膜晶体管的示意图。
具体实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是以相同标号表示。
图3显示本发明第一实施例的薄膜晶体管的制造方法流程图。图4A～图4G显示本发明第一实施例的薄膜晶体管的示意图。如下所述的图3的步骤流程是配合图4A～图4G的图式做说明。在步骤S302中，在基板402上依序形成缓冲层(buffer layer)404与非晶硅(a-Si)406层，如图4A所示。以沉积的方式将缓冲层404与非晶硅层406形成于基板40上。然后，在步骤S304中，以低温结晶制程形成多晶硅层408，并图案定义半导体区域，如图4B所示。以低温结晶制程将非晶硅层406转换为具多晶硅结构的多晶硅层408。本发明所采用的低温结晶制程可以是激光退火或金属固相结晶，在此并不局限。另外，在不同实施例中，也可以直接在缓冲层404上方直接形成多晶硅层408，省略非晶硅层406转换多晶硅层408的步骤。接着，在步骤S306中，在多晶硅层408上形成栅极绝缘层410，图案定义栅极绝缘层410，并利用干刻蚀沟道区412的栅极绝缘层410以露出需要欧姆接触的多晶硅层408的区域，如图4C所示。然后，在步骤S308中，在栅极绝缘层410与多晶硅层408上形成欧姆接触层414，如图4D所示。在此步骤中，可以在基板402上形成欧姆接触层414，然后图案定义欧姆接触层414，并刻蚀多余的区域，仅保留与多晶硅层408接触的欧姆接触层414。由于保留的欧姆接触层414是位于步骤S306的制程中所形成的沟道区412上，先形成沟道区412以防止欧姆接触层414过刻蚀或刻蚀不够的问题。在图4E的步骤S310中，在栅极绝缘层410上方形成一栅极416。在图4F的步骤S312中，形成一介电层418于栅极416与栅极绝缘层410上方，并形成过孔420。过孔420分别位于栅极416的两旁，且穿过介电层418与栅极绝缘层416以裸露出欧姆接触层414。最后，在图4G的步骤S314中，在过孔420上形成源极与漏极422，完成本发明之薄膜晶体管的制程。因为欧姆接触层414的形成在栅极绝缘层410的通道中，栅极绝缘层410的通道限制欧姆接触层414所能形成的区域，所以不会像传统的薄膜晶体管刻蚀到多晶硅层408或欧姆接触层414残留的问题产生，提高面板的薄膜晶体管的均匀性。
图5显示本发明第二实施例的薄膜晶体管的制造方法的流程图。图6A～图6G显示本发明第二实施例的薄膜晶体管的示意图。如下所述的图5的步骤流程是配合图6A～图6G的图式做说明。在步骤S502中，在基板602上依序沉积缓冲层(buffer layer)604与非晶硅(a-Si)层606，如图6A所示。接着，在图6B的步骤S504中，同样以低温结晶制程将非晶硅层606转换成多晶硅层608，并图案定义半导体区域。以低温结晶制程将非晶硅层606转换为多晶硅结构而产生多晶硅层608。在图6C的步骤S506中，在多晶硅层608上形成栅极绝缘层610，图案定义栅极绝缘层610，并利用干刻蚀沟道区612的栅极绝缘层610以露出需要欧姆接触的多晶硅层608。栅极绝缘层610主要是由氮化硅(SiNx)与氧化硅(SiOx)所构成，需利用干法刻蚀氮化硅，再通过湿刻蚀氧化硅，才会露出需要与欧姆接触的多晶硅层608的区域。另外，在本发明中湿刻蚀的刻蚀液主要是由氟化氢(HF)与氟化氨(NH4F)所组成混合液体。然后，在图6D的步骤S508中，在薄膜晶体管上同时沉积欧姆接触层614与栅极金属层616，然后通过一步图案制程以形成欧姆接触层614与栅极金属层616，因此可节省一步图案的半导体制程步骤。同样通过干刻蚀与湿刻蚀以刻蚀多余的区域，仅保留与多晶硅层608接触的欧姆接触层614。在图6E与图6F的步骤S610中，形成一介电层618于栅极616与栅极绝缘层610上方，并形成过孔620。过孔620分别位于栅极616的两旁，且穿过介电层618与栅极绝缘层610以裸露出欧姆接触层614。最后，在图6G的步骤S512中，在过孔620上形成源极与漏极622，完成本发明第二实施例的薄膜晶体管。同样，因为欧姆接触层614形成在栅极绝缘层610的通道中，栅极绝缘层610的通道已局限欧姆接触层614所能形成的区域，所以不会像传统的薄膜晶体管的多晶硅层的过刻蚀或欧姆接触层刻蚀不足的问题产生，提高面板的薄膜晶体管的均匀性。
透过上述第一实施例与第二实施例，透过先形成栅极绝缘层的方式以限制欧姆接触层可以刻蚀的范围，改善传统多晶硅层的过刻蚀或欧姆接触层刻蚀不足的问题。本发明的有益效果是：消除欧姆接触层刻蚀过程中，由于刻蚀的均一性和准确性，使得对于沟道区的多晶硅层的过刻蚀或欧姆接触层残留导致短路的问题。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
Claims (10)
1.一种薄膜晶体管的制程方法，其特征在于，所述制程方法包含：
依序形成缓冲层(buffer layer)与多晶硅(poly-Si)层；
在所述多晶硅层上形成栅极绝缘层，刻蚀所述栅极绝缘层以露出需要欧姆接触的所述多晶硅层；
在所述栅极绝缘层与所述多晶硅层上方形成欧姆接触层，并刻蚀所述欧姆接触层的多余区域，保留与所述多晶硅层接触的所述欧姆接触层；
在所述栅极绝缘层上方形成栅极；
形成介电层于所述栅极与所述栅极绝缘层上方，并形成过孔；及
在所述过孔上形成源极与漏极。
2.根据权利要求1所述的薄膜晶体管的制程方法，其特征在于，在所述依序形成所述缓冲层与所述多晶硅层的步骤中，在所述薄膜晶体管的基板上，依序沉积所述缓冲层与非晶硅(a-Si)层，再将所述非晶硅层转换为所述多晶硅层。
3.根据权利要求2所述的薄膜晶体管的制程方法，其特征在于，在所述将所述非晶硅层转换为所述多晶硅层的步骤中，是以激光退火或金属固相结晶将所述非晶硅层转换为具多晶硅结构的所述多晶硅层。
4.根据权利要求1所述的薄膜晶体管的制程方法，其特征在于，在刻蚀所述欧姆接触层的多余区域，保留与所述多晶硅层接触的所述欧姆接触层的步骤中，先定义在所述栅极绝缘层的通道区，刻蚀所述栅极绝缘层的所述通道区以露出需要欧姆接触的所述多晶硅层。
5.根据权利要求1所述的薄膜晶体管的制程方法，其特征在于，所述在所述多晶硅层上形成所述栅极绝缘层的步骤中，所述栅极绝缘层的材料为氮化硅(SiNx)与氧化硅(SiOx)，且先通过干刻蚀刻蚀掉具有所述氮化硅的所述栅极绝缘层，再通过湿刻蚀刻蚀具有所述氧化硅的所述栅极绝缘层。
6.根据权利要求5所述的薄膜晶体管的制程方法，其特征在于，所述湿刻蚀刻蚀具有所述氧化硅的所述栅极绝缘层的步骤中，所述湿刻蚀的刻蚀液是选自由氟化氢与氟化氨所组成的群组。
7.一种薄膜晶体管的制程方法，其特征在于，所述制程方法包含：
依序形成缓冲层与非晶硅层；
以低温结晶制程将所述非晶硅层转换成多晶硅层；
在所述多晶硅层上形成具氮化硅与氧化硅的栅极绝缘层，定义在所述栅极绝缘层的通道区，刻蚀所述栅极绝缘层的所述通道区以露出需要欧姆接触的所述多晶硅层；
在所述栅极绝缘层与所述多晶硅层上方同时沉积形成欧姆接触层与栅极金属层，并刻蚀所述欧姆接触层与所述栅极金属层的多余区域，保留所述欧姆接触层；
在所述栅极绝缘层上方形成栅极；
形成介电层于所述栅极与所述栅极绝缘层上方，并形成过孔；及
在所述过孔上形成源极与漏极。
8.根据权利要求7所述的薄膜晶体管的制程方法，其特征在于，所述以低温结晶制程将所述非晶硅层转换成所述多晶硅层的步骤中，是以激光退火或金属固相结晶将所述非晶硅层转换为具多晶硅结构的所述多晶硅层。
9.根据权利要求7所述的薄膜晶体管的制程方法，其特征在于，在在所述多晶硅层上形成具所述氮化硅与所述氧化硅的所述栅极绝缘层的步骤中，先通过干刻蚀刻蚀掉具有所述氮化硅的所述栅极绝缘层，再通过湿刻蚀刻蚀具有所述氧化硅的所述栅极绝缘层。
10.根据权利要求9所述的薄膜晶体管的制程方法，其特征在于，所述湿刻蚀刻蚀具有所述氧化硅的所述栅极绝缘层的步骤中，所述湿刻蚀的刻蚀液是选自由氟化氢与氟化氨所组成的群组。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410143831.4A CN103943509B (zh) | 2014-04-11 | 2014-04-11 | 薄膜晶体管的制程方法 |
| PCT/CN2014/077412 WO2015154327A1 (zh) | 2014-04-11 | 2014-05-14 | 薄膜晶体管的制程方法 |
| US14/375,911 US9040368B1 (en) | 2014-04-11 | 2014-05-14 | Thin film transistor and method of making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410143831.4A CN103943509B (zh) | 2014-04-11 | 2014-04-11 | 薄膜晶体管的制程方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103943509A true CN103943509A (zh) | 2014-07-23 |
| CN103943509B CN103943509B (zh) | 2017-02-15 |
Family
ID=51191119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410143831.4A Expired - Fee Related CN103943509B (zh) | 2014-04-11 | 2014-04-11 | 薄膜晶体管的制程方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN103943509B (zh) |
| WO (1) | WO2015154327A1 (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN109545751A (zh) * | 2018-10-15 | 2019-03-29 | 深圳市华星光电技术有限公司 | 薄膜晶体管阵列基板制造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN111755471A (zh) * | 2019-03-27 | 2020-10-09 | 陕西坤同半导体科技有限公司 | 可弯折柔性显示装置及其制作方法 |
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| CN103022355B (zh) * | 2012-12-21 | 2016-04-06 | 昆山工研院新型平板显示技术中心有限公司 | 一种低温多晶硅薄膜晶体管及其制作方法 |
-
2014
- 2014-04-11 CN CN201410143831.4A patent/CN103943509B/zh not_active Expired - Fee Related
- 2014-05-14 WO PCT/CN2014/077412 patent/WO2015154327A1/zh active Application Filing
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Also Published As
| Publication number | Publication date |
|---|---|
| CN103943509B (zh) | 2017-02-15 |
| WO2015154327A1 (zh) | 2015-10-15 |
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Legal Events
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
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|
| CF01 | Termination of patent right due to non-payment of annual fee |