CN103828046A - 用于3d集成电路层叠的层间通信 - Google Patents

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Abstract

一些实施例提供了用于3D层叠模块的电容性AC耦合层间通信。

Description

用于3D集成电路层叠的层间通信
技术领域
本发明一般涉及集成电路，并且特别是涉及所谓的三维集成电路。
附图说明
在附图的各图中通过举例而非限制的方式图示了本发明的实施例，在所述附图中，相同的参考数字指代相同的元件。
图1示出了异质的三维集成电路模块。
图2是根据一些实施例的异质的3D模块的侧视图。
图3是根据一些实施例的带有AC耦合的层间通信的3D模块的概念视图。
图4是示出了根据一些实施例的用于图3的互连通信的总线实现的框图。
图5是示出了根据一些实施例的包括用于耦合至层间导电互连的信号线的示例性合理值的电容性耦合电容的示意图。
图6是示出了根据一些实施例的带有反馈保持器的接收器电路的示意图。
图7是根据一些实施例的带有AC耦合的层间通信的3D模块的概念视图，所述层间通信使用由同轴互连形成的电容器。
图8示出了根据一些实施例的通过使用同轴对齐的TSV圆筒而得到的耦合电容器的俯视截面图和侧视截面图。
图9图示了根据一些实施例缓冲器如何能够用于特定的耦合电容器。
图10和11突出了根据一些实施例的使用带有AC耦合的同轴互连结构的优点。
图12示出了根据一些实施例的用由两个邻近的TSV而产生的电容实现的耦合电容器的示例。
图13示出了根据一些实施例的管芯间电容器。
具体实施方式
可以将多个管芯层叠在带有管芯之间的信号连接的通常被称作三维模块（或层叠）的模块中，导致了具有增加的电路组件容量的IC模块。
一些实施例提供了用于3D层叠模块的电容性AC耦合层间通信。电容性AC耦合（例如，调谐的AC耦合）尤其在考虑估计的或测量的导体互连的电容性特性时可以很好地适合于3D实现，其通常由电感和电容支配。在电容性耦合通信的情况下，可以从DC的立场出发将层叠管芯彼此解耦合，由此允许在层之间的独立的偏置条件。在这样的AC耦合的情况下，可以有效地实现点到点以及点到多点发信号，其使得能够在管芯间通信的区域中具有新的机会。此外，AC耦合可以组合两个优点。首先，功率损耗将通常与频率成比例缩放。因此，当互连上不存在通信量时，可以几乎不或者不消耗功率。第二，如例如与低电压DC耦合发信号方法相比，它可以改善能量效率以及最大带宽，即对于高的层叠具有高的电容性负载条件。
图1是用于诸如移动电话、便携式个人计算机或服务器计算机的计算装置的示例性异质的3D模块的概念视图。异质的模块是包括根据两个或更多的不同的工艺（例如，可用的晶体管特征维数、供电电平等等）形成的两个或更多的集成电路管芯的模块。例如，用于核心逻辑管芯的工艺或技术将通常不同于用于闪存存储器管芯的工艺或技术。
所描绘的3D模块具有核心逻辑层102、PCM（相变存储器）层104、SRAM层106、eDRAM层108和DRAM层110。它也具有用于使信号互连的大量导电互连（在所描绘的附图中的通孔“TSV”）以及在不同的电子层之间的参考电源。（根据层叠管芯的工艺、功能和加载要求，TSV可以具有不同的长度、宽度和电特性。）也可以存在用于实现在不同的层之间的互连的其它类型的互连结构。此外，尽管示出并讨论了TSV，但是其它合适的互连结构可以用于实现AC耦合的互连，其在下面的部分中提出。
（注意的是，eDRAM代表嵌入式DRAM，能够被集成在与ASIC或处理器相同的管芯上的基于电容器的动态随机访问存储器。它通常相当不致密（leaky）但比常规的DRAM更快。PCM代表相变存储器。它是非易失性计算机存储器的一种类型。当前，PCM主要开发了硫属化合物玻璃的独特性状。）
图2示出了一部分3D层叠的侧视图。它包括通过再分布和微凸块区域层204安装在一起的管芯层202。再分布层均由管芯的部分形成，而微凸块（包括衬垫，未示出）被设置在管芯之间。
该图图示了前侧到后侧安装的管芯（例如，前侧有源层都面向相同的方向，在描绘的图中为向下），但在一些实现中，可以采用其它合适的方案。沿着这些线，功能管芯层可以以任何合适的顺序，虽然它可以被期望来将生成最大热量的层（例如，一个或多个核心/处理器层）放置在外表面上，例如顶部或底部。同样地，为了改善的带宽，可以使不同的层更接近于特定的其它层，以达到用于更高优先级信道的更快的传输速率。
图3是示出了根据一些实施例的用于位线的AC耦合的层间链路实现的概念视图。所示出的是通过核心层310、PCMS层312、SRAM层314、eDRAM层316以及DRAM层318和320设置的互连（例如，TSV）305。（为了简单起见，示出了单根线，但人们将理解的是，层间链路可以包括用于数据、地址、和/或控制信号的多根线）
在所描绘的实施例中，每一个层具有通过发射器耦合电容器（CCTx）耦合至TSV的发射器驱动器302以及通过接收器耦合电容器（CCRx）耦合至TSV的接收器驱动器304。在所描绘的实施例中，用于核心层310的接收器直接连接到数据线以便限定其DC电平。这可以很好地适合于并行拓扑，允许在连接的层叠层中的任何两个或更多层叠层之间的通信。因此，从DC的立场出发，其它层装置（在该实施例中的存储器装置）彼此分开，使得它们可以局部地生成它们个别要求的DC偏置电平，而不过度地影响其它层。
应当理解的是，将核心中的接收器直接耦合至TSV仅是一种实现，但它不是一定要求的。例如，可以通过使用电容器将全部的接收器和发射器级分开，其中，TSV链被允许浮动或者用附加的电路偏置。沿着这些线，在一些实施例的情况下，可以不要求在Rx侧上的耦合电容。例如，如果接收器中的一些或全部使用相同的DC电压，则至少对于带有共同的接收器DC偏置电平的模块中的Tx/Rx网络，可以在接收器侧上省略耦合电容器。所以，可以采用不同的方案。可以在所有接收器处使用耦合电容器，或者可以在除了限定共同互连的DC电平的接收器以外的所有接收器处使用它们（图3实施例）。可替换地，在相同的DC电平上进行操作的接收器的一个或多个网络组可以省略耦合电容器。
在该实施例中，信号线用于双向发信号，虽然在其它实施例中，分开的线可以用于单向接收和发射。此外，该概念可以被应用于单端发信号以及用于差分发信号的方案，并且可以用于点到点或点到多点链路。也应当注意的是，连续的或分割的（从层到层串联分段连接的）互连（TSV、电镀的穿通孔等等）可以用于每一根线。由多于一个的导电片段组成的互连当以分段的方式通过导电IC模块迹线连接在一起时通常将具有不同的电抗性（电容性、电感性）特性。
图4是示出了根据一些实施例的使用AC耦合总线实现的层间通信的框图。它描绘了使用总线配置的链接在一起的不同的层。即，每一个功能层耦合至共同的总线，例如，总线与许多数据、控制、和地址互连线。在其它的实施例中，可以实现专用的点到点或点到多点或者专用的和共享的总线链路的组合。
图5是示出了根据一些实施例的用于图3的示意图的一部分发射器-接收器链路的示意图。连同等效发射器和接收器电容（Ctx、Crx）示出了耦合电容器（CCTx、CCRx）。也示出了用于耦合至发射器和接收器（302、304）的互连（例如，TSV）的等效电容（C层叠）。（注意的是，互连“层叠”电容可以由TSV、ESD装置、微凸块、金属层叠组件、再分布层等等产生）
在该实施例中，示出了用反馈保持器电路505实现的接收器304，所述反馈保持器电路505包括阻抗Z2和可变阻抗Z1以及接收器304。为了方便和易于理解，也指示了示例性电容器值。
在3D模块具有相当更高的层叠的情况下，可能出现长TSV链，其可能导致它们具有相对高的电容性负载。甚至可以随着点到多点的配置来增加这样的电容性负载。向串联的耦合电容器（例如，图5中的CCTx、CCRx）提供层叠负载可以显著地减小在接收器与发射器之间的有效总电容。
从发射器302的立场出发，耦合电容器（CCTx、CCRx）有效地形成了相对于互连电容（C层叠）和接收器解耦合电容（Crx）的分压器。
在一些实施例中，可以特别地考虑第一分压器的电容比例（CCTx比C层叠）。例如，在示例性电容性值的情况下，它可以是约1:10（CCTx比C层叠的比例），其对应于约10:1的阻抗比例，由此减小了从发射器提供的并由接收器看到的全电压摆动电平。例如，如果发射器驱动器输出信号具有1V的摆动幅度，则在互连层叠（C层叠）节点处的摆动电平将被向下降低到约100mV。这可以提供关于功率损耗和速度的优点。在一些实施例中，也可以考虑第二电容比例（CCRx比CRx）。在所描绘的示例中，它是约5:1。在这种总体电路的情况下，AC耦合方法对于宽的频率范围可以是能量高效的，因为它基本上避免了DC功率损耗且同时减小了在信道电容处的电压摆动。
层叠互连（例如，TSV）也可以具有例如在约10至50pH的范围内的寄生电感。例如当选定用于发射器和接收器的耦合电容器值时可以考虑这样的电感。例如，利用通常100fF到1pF的信道电容（每层叠管芯）（考虑耦合电容器、层叠电容以及接收器/发射器电容）且利用在先前提到的范围内的层叠寄生电感，可以得到约20到160GHz的谐振频率。这样的谐振频率支持通过谐振峰化来合适地达到高的发信号截止频率。
图6示出了可以用于图5中指示的反馈保持器505的反馈保持器实现的实施例。它图示了用于差分发信号实现的反馈保持器原理。（在该电路的情况下注意的是，采用带有通常应当由锁存器级跟随的单端输出端（输出）的差分感测放大器。）该电路包括：接收器404，包含晶体管P1、P2和N1至N4；阻抗Z2，包含晶体管N5、N6；以及可控阻抗Z1，包含晶体管P3、P4、P5、P6、P7和P8以及反相器608。Z1和Z2的晶体管进行操作以生成用于接收器输入晶体管N1和N2的输入端（InP、InN）的DC偏置电压。晶体管N4、N5和N6用作由偏置信号（偏置）控制的用于阻抗Z1、Z2和接收器驱动器404的电流源。晶体管P5和P8用作用于阻抗Z1的电阻器。
根据输出端（输出）的逻辑状态，存在两个DC偏置电平（高电平和低电平），其可以由Z1和Z2在InP和InN处生成。如果输出是高，则P7导通，其使InP在较高的DC偏置电平处且InN在较低的电平处。换句话说，如果输出在逻辑低处，则P4导通，并且InN在较高的偏置电平处而InP接收较低的偏置电平。用于较低和较高的DC偏置电平的实际（逻辑）值由用于P6-P8和N6的设计选择参数以及由偏置信号电平来确定。
在每一个输入端处的附加的DC偏移创建了在差分输入端（InP/InN）两端施加的差分DC输入，差分输入端（InP/InN）的极性取决于接收器的输出状态。它被配置为用于正反馈，使得它甚至在长恒定模式期间将维持在接收器输入端处的稳定状态。在大多数的实施例中，差分偏移电平应当小于AC信号摆动但高于差分输入端的分辨率。因此，一般不会要求特别的DC平衡、编码或加扰机制。
图7-11示出了使用共轴配置的互连（附图中的TSV）以实现耦合电容器的附加的实施例。它们图示了用于实现发射器和/或接收器耦合电容器的示例性方法。图7和8示出的实施例带有用共轴的互连电容器实现的发射器耦合电容器，带有用于接收器耦合电容器的其它电容器配置。如图8的俯视截面图和侧视截面图所示，在这些实施例的情况下，耦合电容器可以从共轴地设置在内部TSV结构周围的导电板得到。图9图示了缓冲器如何能够用于特定的耦合电容器通路（approach）。图10和11突出了使用带有AC耦合的共轴互连结构的优点。图10示出了通常的TSV实现。在该设计的情况下，可能存在由于例如热应力而导致的TSV远离再分布层和/或微凸块区域切断的风险。相反，图11的共轴互连设计避免了该问题。与DC耦合的方法相比，随着外部和内部圆筒越薄，引起应力越小。
耦合电容器可以以其它方式形成。例如，它们可以由具有例如约500 fF电容的管芯边界电容器形成。可以使用MIM电容器和/或邻近于互连结构的寄生电容。电容也可以以其它方式来实现。例如，参考图12，它们可以用由两个邻近的TSV产生的电容来实现。如图13所示，也可以采用管芯间电容器。管芯间电容器可以由两个邻近的管芯的金属衬垫形成。该衬垫落在彼此上且形成平板类型的电容器。然而，在这样的电容器的情况下，如在其它实施例的情况下，可以期望附加的缓冲。
应当提到的是，互连短路和开路可以是用于限制3D层叠的期望的产量的显著因素。幸运地，在本发明的实施例的情况下，这可以在使用测试装备链路的情况下得到减轻，其可以在它们可以通过AC耦合信道中的一个或多个AC耦合信道在不需要接触的情况下来实现时而被简化。
如本文中教导的，可以存在对于使用带有3D层叠的AC耦合而可得的若干不同的好处。例如，可以方便地混合带有不同偏置要求的不同的技术，因为在不同层中的DC偏置可以彼此解耦合。此外，在一些实施例中，对于宽的频率范围可达到期望的能量效率。可以存在非常小（如果不接近零）的静态功率损耗。而且，可以通过电容减小和来自寄生互连电感的谐振效应来增加发信号带宽。一个显著的好处可以是可以通过使用不接触探测来执行测试。这是与直接探测相反的，所述直接探测可能损坏薄的晶片并因此可能影响产量。在不接触探测的情况下也通常减轻了ESD问题。应当理解的是，在AC耦合的情况下，不要求接收器直接连接到TSV的链。
在前面的描述和下面的权利要求中，下面的术语应当如下进行理解：可以与它们的派生词一起使用术语“耦合”和“连接”。应当理解的是，这些术语不意在为对于彼此的同义词。相反，在特别的实施例中，“连接”用来指示两个或更多的元件与彼此直接物理或电接触。“耦合”用来指示两个或更多的元件与彼此协作或相互作用，但它们可以或可以不直接物理或电接触。
本发明不被限制为所描述的实施例，而可以用在所附权利要求的精神和范围内的修改和替换来实践。例如，可以采用单向以及双向配置。可以使用每个位两根数据线。
应当理解的是，本发明可应用于与半导体集成电路（IC）芯片的所有类型一起使用。这些IC芯片的示例包括但不限于：处理器、控制器、芯片组组件、可编程逻辑阵列（PLA）、存储器芯片、网络芯片等等。
也应当理解的是，在附图中的一些附图中，信号导线用线表示。一些线可以较粗以指示更多的组成部分信号路径，具有数字标号以指示许多组成部分信号路径的编号，和/或具有在一个或多个端部处的箭头以指示主要信息流动方向。然而，这不应当以限制方式来进行解释。相反，可以结合一个或多个示例性实施例使用这样添加的细节，以促进对电路的更容易的理解。任何表示的信号线无论是否具有附加的信息，都可以实际上包括可以在多个方向上行进的一个或多个信号，并且可以用任何合适类型的信号方案来实现，例如，用差分对实现的数据线或逻辑线和/或单端线。
应当理解的是，已经能够给出示例尺寸/模型/值/范围，虽然本发明不限于此。由于制造技术（例如，光刻）随着时间而成熟，所预期的是，可以制造更小尺寸的装置。此外，公知的到IC芯片和其它组件的电源连接/接地连接可以或可以不在附图内示出，以简化图示和讨论，并且以便不使本发明模糊。此外，可以以框图形式示出布置以便避免使本发明模糊，并且也考虑到关于这样的框图布置的实现的细节高度取决于将实现本发明所处的平台（即，这样的细节应当良好的在本领域技术人员的眼界内）的事实。在叙述具体的细节（例如，电路）以便描述本发明的示例实施例的情况下，对于本领域技术人员，应当明白的是，本发明可以在没有这些具体细节或在具有这些具体细节的变化的情况下进行实践。该说明书因此被认为是说明性的而非限制性的。

Claims (24)

1. 一种设备，包括：
两个或更多的层叠管芯层，具有面向相同方向的有源表面；
至少一个互连，穿过所述两个或更多的管芯层且具有相关联的电容；以及
在所述层中的至少一个层上的至少一个接收器以及在所述层中的至少一个层上的至少一个发射器，其中，所述至少一个发射器通过耦合电容器连接到所述互连，所述至少一个发射器和接收器经由AC耦合通过所述互连耦合至彼此。
2. 权利要求1所述的设备，其中，所述至少一个接收器包括反馈保持器电路。
3. 权利要求2所述的设备，其中，所述接收器是差分接收器。
4. 权利要求1所述的设备，其中，所述至少一个互连包括硅通孔。
5. 权利要求1所述的设备，其中，所述至少一个互连包括分段连接的硅通孔。
6. 权利要求1所述的设备，其中，所述耦合电容器由同轴地设置在所述至少一个互连周围的导电片形成。
7. 权利要求1所述的设备，其中，所述TX耦合电容器具有的电容小于所述相关联的互连电容。
8. 权利要求1所述的设备，包括在不使用耦合电容器的情况下直接耦合至所述互连的至少一个接收器。
9. 权利要求1所述的设备，包括直接耦合至所述互连的至少一个发射器。
10. 权利要求1所述的设备，其中，所述两个或更多的管芯层包括核心逻辑层和一个或多个存储器层，其要求通过耦合电容器来彼此隔离的不同的DC偏置电平。
11. 一种设备，包括：
至少两个集成电路（IC）层，包括不同技术的核心逻辑层和一个或多个存储器层；以及
总线，用来通信地将至少两个层通信地链接到彼此，所述总线包括通过所述至少三个层连接的一个或多个互连，其中，每一个层包括通过耦合电容器耦合至所述互连的至少一个总线接口。
12. 权利要求11所述的设备，其中，用于至少两个层的总线接口在不同的DC电平处偏置。
13. 权利要求11所述的设备，其中，所述总线接口包括通过所述耦合电容器耦合至所述互连的发射器和接收器。
14. 权利要求11所述的设备，其中，所述耦合电容器具有的电容小于所述互连的电容，其中，由所述接收器看到的AC信号摆动是从由相关联的发射器发射的摆动电平向下划分的。
15. 权利要求11所述的设备，其中，所述耦合电容器用管芯上金属电容来实现。
16. 权利要求11所述的设备，其中，所述耦合电容器用MIM电容器来实现。
17. 权利要求11所述的设备，其中，所述耦合电容器用使用两个邻近的TSV实现的电容器来实现。
18. 权利要求11所述的设备，其中，所述耦合电容器用在再分布层中实现的电容器来实现。
19. 权利要求11所述的设备，其中，所述耦合电容器用与TSV同轴地设置的电极来实现。
20. 权利要求11所述的设备，其中，所述耦合电容器被实现为管芯间电容器。
21. 一种设备，包括：
两个或更多的层叠管芯层，具有面向相同方向的有源表面；
至少一个互连，穿过所述两个或更多的管芯层且具有相关联的电容；以及
在所述两个或更多的层上的接收器和发射器，其中，所述接收器中的至少一个接收器通过耦合电容器连接到所述互连，所述发射器和接收器经由AC耦合通过所述互连耦合至彼此。
22. 权利要求21所述的设备，其中，所述至少一个接收器包括反馈保持器电路。
23. 权利要求21所述的设备，其中，所述发射器耦合电容器具有的电容小于所述相关联的互连电容。
24. 权利要求21所述的设备，其中，所述发射器中的至少一个发射器通过耦合电容器连接到所述互连。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105470225A (zh) * 2015-12-09 2016-04-06 西安交通大学 基于穿硅电容的三维容性耦合互连结构的制作方法
CN107301455A (zh) * 2017-05-05 2017-10-27 中国科学院计算技术研究所 用于卷积神经网络的混合立方体存储系统及加速计算方法
CN110675903A (zh) * 2018-07-02 2020-01-10 上海登临科技有限公司 包括绕过物理层的硅通孔（tsv）的可配置随机存取存储器（ram）阵列
US10600781B1 (en) 2018-09-20 2020-03-24 Yangtze Memory Technologies, Co., Ltd. Multi-stack three-dimensional memory devices

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3540736B1 (en) * 2006-12-14 2023-07-26 Rambus Inc. Multi-die memory device
US9000577B2 (en) 2011-09-30 2015-04-07 Intel Corporation Interlayer communications for 3D integrated circuit stack
JP5543567B2 (ja) * 2012-10-22 2014-07-09 誠 雫石 半導体素子の製造方法
US9287196B2 (en) * 2012-12-28 2016-03-15 Intel Corporation Resonant clocking for three-dimensional stacked devices
US9865550B2 (en) * 2013-11-21 2018-01-09 Taiwan Semiconductor Manufacturing Company, Ltd. Pattern generator having stacked chips
KR102230011B1 (ko) * 2013-12-23 2021-03-19 인텔 코포레이션 쓰루 바디 비아 격리된 동축 커패시터 및 그 형성 기술
US9698735B1 (en) * 2015-05-13 2017-07-04 The United States Of America As Represented By The Secretary Of The Air Force Low voltage differential signal receiver with fully integrated AC coupling and bias latching
US10468363B2 (en) 2015-08-10 2019-11-05 X-Celeprint Limited Chiplets with connection posts
KR20170030307A (ko) * 2015-09-09 2017-03-17 삼성전자주식회사 분리 배치된 커패시터를 갖는 메모리 장치
US10832127B2 (en) * 2015-11-30 2020-11-10 Samsung Electronics Co., Ltd. Three-dimensional integration of neurosynaptic chips
US10122420B2 (en) 2015-12-22 2018-11-06 Intel IP Corporation Wireless in-chip and chip to chip communication
US10103069B2 (en) 2016-04-01 2018-10-16 X-Celeprint Limited Pressure-activated electrical interconnection by micro-transfer printing
US10168922B1 (en) * 2016-04-26 2019-01-01 International Business Machines Corporation Volatile and non-volatile memory in a TSV module
US20170345496A1 (en) * 2016-05-25 2017-11-30 Intel Corporation Asymmetrical write driver for resistive memory
US9875959B2 (en) 2016-06-09 2018-01-23 International Business Machines Corporation Forming a stacked capacitor
US10222698B2 (en) 2016-07-28 2019-03-05 X-Celeprint Limited Chiplets with wicking posts
US11064609B2 (en) 2016-08-04 2021-07-13 X Display Company Technology Limited Printable 3D electronic structure
WO2018063381A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Semiconductor package having an impedance-boosting channel
US10134712B1 (en) 2017-08-23 2018-11-20 Micron Technology, Inc. Methods and systems for improving power delivery and signaling in stacked semiconductor devices
JP6892360B2 (ja) * 2017-09-19 2021-06-23 キオクシア株式会社 半導体装置
KR102589968B1 (ko) 2018-04-17 2023-10-16 삼성전자주식회사 3 차원 적층 구조를 갖는 뉴로모픽 회로 및 이를 포함하는 반도체 장치
JP7222481B2 (ja) * 2019-03-18 2023-02-15 本田技研工業株式会社 半導体装置
US11264361B2 (en) * 2019-06-05 2022-03-01 Invensas Corporation Network on layer enabled architectures
US11217563B2 (en) 2019-10-24 2022-01-04 Apple Inc. Fully interconnected heterogeneous multi-layer reconstructed silicon device
KR20210072181A (ko) 2019-12-06 2021-06-17 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
WO2021178042A1 (en) * 2020-03-02 2021-09-10 Massachusetts Institute Of Technology Qubit circuits with deep, in-substrate components
US11387178B2 (en) 2020-03-06 2022-07-12 X-Celeprint Limited Printable 3D electronic components and structures
US11973057B2 (en) 2020-12-15 2024-04-30 Analog Devices, Inc. Through-silicon transmission lines and other structures enabled by same
US11490519B2 (en) 2021-01-11 2022-11-01 X-Celeprint Limited Printed stacked micro-devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070090517A1 (en) * 2005-10-05 2007-04-26 Moon Sung-Won Stacked die package with thermally conductive block embedded in substrate
CN101069280A (zh) * 2004-12-01 2007-11-07 皇家飞利浦电子股份有限公司 一种在集成电路管芯上形成互连结构的方法
CN101233474A (zh) * 2005-07-29 2008-07-30 英特尔公司 具有管芯上电源选通电路的集成电路
US20100001789A1 (en) * 2008-07-04 2010-01-07 Micron Technology, Inc. Systems and methods for lowering interconnect capacitance through adjustment of relative signal levels

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59229686A (ja) * 1983-06-09 1984-12-24 Toshiba Corp Ｉｃカ−ド
US5818884A (en) * 1993-10-26 1998-10-06 General Datacomm, Inc. High speed synchronous digital data bus system having unterminated data and clock buses
US6104209A (en) 1998-08-27 2000-08-15 Micron Technology, Inc. Low skew differential receiver with disable feature
US5894230A (en) * 1997-02-20 1999-04-13 International Business Machines Corporation Modified keeper half-latch receiver circuit
TW586205B (en) 2001-06-26 2004-05-01 Intel Corp Electronic assembly with vertically connected capacitors and manufacturing method
US6864733B2 (en) 2003-05-29 2005-03-08 Intel Corporation Data-enabled static flip-flop circuit with no extra forward-path delay penalty
US8441325B2 (en) * 2004-06-03 2013-05-14 Silicon Laboratories Inc. Isolator with complementary configurable memory
JP2006019455A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 半導体装置およびその製造方法
US8131250B2 (en) * 2005-02-18 2012-03-06 The Regents Of The University Of California Self-synchronized radio frequency interconnect for three-dimensional circuit integration
EP3540736B1 (en) * 2006-12-14 2023-07-26 Rambus Inc. Multi-die memory device
JP2009277334A (ja) * 2008-04-14 2009-11-26 Hitachi Ltd 情報処理装置および半導体記憶装置
US8283771B2 (en) 2008-06-30 2012-10-09 Intel Corporation Multi-die integrated circuit device and method
JP5331427B2 (ja) * 2008-09-29 2013-10-30 株式会社日立製作所 半導体装置
US20100121994A1 (en) 2008-11-10 2010-05-13 International Business Machines Corporation Stacked memory array
US8294240B2 (en) * 2009-06-08 2012-10-23 Qualcomm Incorporated Through silicon via with embedded decoupling capacitor
US8227904B2 (en) 2009-06-24 2012-07-24 Intel Corporation Multi-chip package and method of providing die-to-die interconnects in same
US20100327419A1 (en) * 2009-06-26 2010-12-30 Sriram Muthukumar Stacked-chip packages in package-on-package apparatus, methods of assembling same, and systems containing same
JP5358349B2 (ja) * 2009-08-26 2013-12-04 ザインエレクトロニクス株式会社 データ送信回路及びデータ通信装置
US8242604B2 (en) 2009-10-28 2012-08-14 International Business Machines Corporation Coaxial through-silicon via
US8276002B2 (en) 2009-11-23 2012-09-25 International Business Machines Corporation Power delivery in a heterogeneous 3-D stacked apparatus
US8363443B2 (en) * 2010-02-01 2013-01-29 Unity Semiconductor Corporation Circuits and techniques to compensate data signals for variations of parameters affecting memory cells in cross-point arrays
US9190738B2 (en) * 2010-04-11 2015-11-17 Broadcom Corporation Projected artificial magnetic mirror
TWI401780B (zh) * 2010-07-20 2013-07-11 Ind Tech Res Inst 可測試直通矽晶穿孔的結構及方法
US8582373B2 (en) * 2010-08-31 2013-11-12 Micron Technology, Inc. Buffer die in stacks of memory dies and methods
US8547769B2 (en) * 2011-03-31 2013-10-01 Intel Corporation Energy efficient power distribution for 3D integrated circuit stack
US9000577B2 (en) 2011-09-30 2015-04-07 Intel Corporation Interlayer communications for 3D integrated circuit stack

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101069280A (zh) * 2004-12-01 2007-11-07 皇家飞利浦电子股份有限公司 一种在集成电路管芯上形成互连结构的方法
CN101233474A (zh) * 2005-07-29 2008-07-30 英特尔公司 具有管芯上电源选通电路的集成电路
US20070090517A1 (en) * 2005-10-05 2007-04-26 Moon Sung-Won Stacked die package with thermally conductive block embedded in substrate
US20100001789A1 (en) * 2008-07-04 2010-01-07 Micron Technology, Inc. Systems and methods for lowering interconnect capacitance through adjustment of relative signal levels

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105470225A (zh) * 2015-12-09 2016-04-06 西安交通大学 基于穿硅电容的三维容性耦合互连结构的制作方法
CN105470225B (zh) * 2015-12-09 2018-04-17 西安交通大学 基于穿硅电容的三维容性耦合互连结构的制作方法
CN107301455A (zh) * 2017-05-05 2017-10-27 中国科学院计算技术研究所 用于卷积神经网络的混合立方体存储系统及加速计算方法
CN107301455B (zh) * 2017-05-05 2020-11-03 中国科学院计算技术研究所 用于卷积神经网络的混合立方体存储系统及加速计算方法
CN110675903A (zh) * 2018-07-02 2020-01-10 上海登临科技有限公司 包括绕过物理层的硅通孔（tsv）的可配置随机存取存储器（ram）阵列
CN110675903B (zh) * 2018-07-02 2022-02-25 上海登临科技有限公司 包括绕过物理层的硅通孔(tsv)的可配置随机存取存储器(ram)阵列
US10600781B1 (en) 2018-09-20 2020-03-24 Yangtze Memory Technologies, Co., Ltd. Multi-stack three-dimensional memory devices
WO2020056664A1 (en) * 2018-09-20 2020-03-26 Yangtze Memory Technologies Co., Ltd. Multi-stack three-dimensional memory devices
US11145645B2 (en) 2018-09-20 2021-10-12 Yangtze Memory Technologies Co., Ltd. Multi-stack three-dimensional memory devices

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