KR20140068106A - 3d 집적 회로 적층을 위한 층간 통신들 - Google Patents

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Abstract

일부 실시예들은 3D 적층된 모듈들을 위한 용량성 AC 커플링 층간 통신들을 제공한다.

Description

3D 집적 회로 적층을 위한 층간 통신들{INTERLAYER COMMUNICATIONS FOR 3D INTEGRATED CIRCUIT STACK}
본 발명은 일반적으로 집적 회로들 및 구체적으로는, 소위 3차원 집적 회로들에 관한 것이다.
본 발명의 실시예들은, 유사한 참조 번호들이 유사한 엘리먼트들을 지칭하는 첨부된 도면들의 그림들에서, 한정의 방식이 아닌, 예시의 방식으로 예시된다.
도 1은 이종 3차원 집적 회로 모듈을 도시하는 도면.
도 2는 일부 실시예들에 따른 이종 3D 모듈의 측면도.
도 3은 일부 실시예들에 따른 AC 커플링된 층간 통신들(AC coupled inter layer communications)을 갖는 3D 모듈의 개념도.
도 4는 일부 실시예들에 따른 도 3의 인터커넥트 통신들을 위한 버스 구현을 도시하는 블록도.
도 5는 일부 실시예들에 따른 층간 전도성 인터커넥트에 커플링된 신호 라인에 대한 예시적인 합당한 값들을 포함하는 용량성 커플링 커패시턴스들을 도시하는 개략도.
도 6은 일부 실시예들에 따른 피드백 키퍼(feedback keeper)를 갖는 수신기 회로를 도시하는 개략도.
도 7은 일부 실시예들에 따른 동축(coaxial) 인터커넥트들로부터 형성된 커패시터들을 이용하는 AC 커플링된 층간 통신들을 갖는 3D 모듈들의 개념도.
도 8은 일부 실시예들에 따른 동축으로 정렬된 TSV 실린더들을 이용하여 유도된 커플링 커패시터들의 상면 및 측단면도.
도 9는 일부 실시예들에 따른 버퍼들이 특정 커플링 커패시터들에 이용될 수 있는 방법을 예시하는 도면.
도 10 및 11은 일부 실시예들에 따른 AC 커플링을 갖는 동축 인터커넥트 구조를 이용하는 것의 이점을 강조하는 도면.
도 12는 일부 실시예들에 따른 2개의 인접한 TSV로부터 발생하는 커패시턴스를 이용하여 구현된 커플링 커패시터의 예시를 도시하는 도면.
도 13은 일부 실시예들에 따른 다이간(inter-die) 커패시터를 도시하는 도면.
다수의 다이는, 다이들 사이의 신호 연결들을 갖는 3차원 모듈들(또는 "적층들")로서 일반적으로 지칭되는 것으로 적층될 수 있어, 증가된 회로 컴포넌트 용량을 갖는 IC 모듈을 야기하게 된다.
일부 실시예들은 3D 적층된 모듈들을 위한 용량성 AC 커플링 층간 통신들을 제공한다. 용량성 AC 커플링, 예를 들어, 동조된(tuned) AC 커플링은, 특히 전도체 인터커넥트들의 추정된 또는 측정된 용량성 특성들을 고려하는 경우, 일반적으로 인덕턴스들 및 커패시턴스들에 의해 좌우되는, 3D 구현들에 적합할 수 있다. 용량성 커플링된 통신들을 이용하여, 적층된 다이들은, 서로, DC 관점에서, 디커플링될 수 있고, 이에 따라 층들 사이에서 독립적인 바이어스 컨디션들을 허용한다. 그러한 AC 커플링을 이용하여, 포인트 대 포인트뿐만 아니라 포인트 대 멀티포인트 시그널링(signaling)이 효과적으로 구현될 수 있고, 이는 다이간 통신의 영역에서 새로운 기회들을 가능하게 한다. 또한, AC 커플링은 2개의 이점을 조합할 수 있다. 첫 번째로, 전력 소비는, 일반적으로 주파수와 비례할 것이다. 따라서, 인터커넥트에 대한 트래픽이 없는 경우 적은 전력이 소비되거나 또는 전력이 소비되지 않을 수 있다. 두 번째로, 그것은, 즉, 예를 들어, 저전압 DC 커플링 시그널링 접근 방법들과 비교해서 높은 용량성 부하 컨디션들을 갖는 높은 적층들에 대해, 에너지 효율 및 최대 대역폭을 개선할 수 있다.
도 1은, 모바일 폰, 휴대용 개인 컴퓨터, 또는 서버 컴퓨터와 같은 컴퓨팅 디바이스를 위한 예시적인 이종 3D 모듈의 개념도이다. 이종 모듈은 2개 이상의 상이한 프로세스, 예를 들어, 이용 가능한 트랜지스터 피처(feature) 치수들, 전원 레벨들 등으로부터 형성된 2개 이상의 집적 회로 다이를 포함하는 모듈이다. 예를 들어, 코어 로직 다이에 대한 프로세스 또는 기술은 플래시 메모리 다이에 대한 것과는 일반적으로 상이할 수 있다.
도시된 3D 모듈은 코어 로직층(102), PCM(phase change memory)층(104), SRAM층(106), eDRAM층(108), 및 DRAM층(110)을 갖는다. 그것은 또한 상이한 전자적 층들 사이의 신호들 및 기준 전원들을 인터커넥트하기 위한 다수의 전도성 인터커넥트(도시된 도면 내의 "TSV"(through-silicon-via)들)를 갖는다. (TSV들은 적층된 다이들의 프로세스, 기능, 및 부하 요건들에 따른 상이한 길이들, 폭들 및 전기적 특성들의 것일 수 있다.) 또한, 상이한 층들 사이의 인터커넥트들을 구현하기 위한 그외의 타입의 인터커넥트 구조들이 있을 수 있다. 또한, TSV들이 도시되고 논의되지만, 그외의 적합한 인터커넥트 구조들이 AC 커플링된 인터커넥트들을 구현하는 데 이용될 수 있고, 이는 이하의 섹션들에서 논의된다.
(eDRAM은, ASIC 또는 프로세서와 동일한 다이 상에 집적될 수 있는 커패시터 기반 DRAM(dynamic random access memory)인, 임베드형 DRAM을 나타낸다는 것을 유념하라. 그것은 종종 상당히 누설이 되기 쉽지만 종래의 DRAM보다 빠르다. PCM은 상변화 메모리를 나타낸다. 그것은 비휘발성 컴퓨터 메모리의 타입이다. 일반적으로, PCM들은 주로 칼코게나이드 글라스(chalcogenide glass)의 고유의 행동을 이용한다.)
도 2는 3D 적층의 일부분의 측면도를 도시한다. 그것은, 재분포(redistribution) 및 마이크로 범프 영역층들(204)을 통해 함께 장착된, 다이층들(202)을 포함한다. 재분포층들은 다이의 일부분으로부터 각각 형성되지만, (도시되지 않은 패드들을 포함하여) 마이크로 범프들은 다이들 사이에 배치된다.
이러한 도면은 전면 측에서 후면 측으로 장착된 다이들을 예시하지만(예를 들어, 전면 측 활성층들은 모두 동일한 방향, 도시된 도면에서 아래쪽으로 향함), 일부 실시예들에서, 그외의 적합한 스킴들이 이용될 수 있다. 이러한 라인들을 따라, 기능 다이층들은, 임의의 적합한 순서대로 있을 수 있지만 가장 많은 열을 생성하는 층들(예를 들어, 코어/프로세서층(들))을 바깥 표면, 예를 들어, 상부 또는 바닥부에 배치하는 것이 바람직할 수 있다. 마찬가지로, 개선된 대역폭을 위해, 더 높은 우선순위 채널들에 대한 더 빠른 전송 레이트들을 달성하도록 상이한 층들이 특정한 그외의 층들에 더 가깝게 만들어질 수 있다.
도 3은 일부 실시예들에 따른 비트 라인에 대한 AC 커플링된, 층간 링크 구현을 도시하는 개념도이다. 코어층(310), PCMS층(312), SRAM층(314), eDRAM층(316), 및 DRAM층들(318 및 320)을 통하여 배치된 인터커넥트(예를 들어, TSV)(305)가 도시된다. (간략함을 위해, 단일 라인이 도시되지만, 당업자들은, 층간 링크들이 데이터, 어드레스, 및/또는 제어 신호들을 위한 다수의 라인을 포함할 수 있다는 것을 이해할 것이다.)
도시된 실시예에서, 각 층은 송신기 커플링 커패시터(CCTx)를 통해 TSV에 커플링된 송신기 드라이버(302) 및 수신기 커플링 커패시터(CCRx)를 통해 TSV에 커플링된 수신기 드라이버(304)를 갖는다. 도시된 실시예에서, 코어층(310)에 대한 수신기는 데이터 라인의 DC 레벨을 정의하기 위해 그것에 직접 연결된다. 이는 병렬 토폴로지에 적합할 수 있어서, 연결된 적층된 층들 중 임의의 2개 이상의 층 사이의 통신을 허용하게 한다. 따라서, 그외의 층 디바이스들(이러한 실시예에서는 메모리 디바이스들)은 DC 관점에서 서로 분리되고, 따라서 그것들은 그외의 층들에 과도하게 영향을 주지 않고 그것들의 개별적으로 요구되는 DC 바이어스 레벨들을 로컬하게 생성할 수 있다.
코어 내의 수신기들을 TSV들에 직접 연결시키는 것은 하나의 구현일 뿐이지만, 그것은 반드시 요구되지 않는다는 것을 이해해야 한다. 예를 들어, 모든 수신기들 및 송신기 스테이지들은 커패시터들을 이용하여 분리될 수 있고, TSV 체인들은 부가적인 회로를 이용하여 바이어스되거나 또는 플로팅(float)하는 것이 허용된다. 이러한 라인들을 따라, 일부 실시예들을 이용하여, Rx 측들 상의 커플링 커패시턴스들은 요구되지 않을 수 있다. 예를 들어, 일부 또는 모든 수신기들이 동일한 DC 전압을 이용하면, 커플링 커패시터들은, 적어도 공통 수신기 DC 바이어스 레벨들을 갖는 모듈의 Tx/Rx 네트워크들에 대해, 수신기 측 상에서 생략될 수 있다. 따라서, 상이한 스킴들이 이용될 수 있다. 커플링 커패시터들은 모든 수신기들에서 이용될 수 있거나, 또는 그것들은 공통 인터커넥트의 DC 레벨을 정의하는 수신기를 제외한 모든 수신기들에서 이용될 수 있다(도 3 실시예). 대안으로, 동일한 DC 레벨 상에서 동작하는 수신기들의 하나 이상의 네트워크 그룹은 커플링 커패시터들을 생략할 수 있다.
이러한 실시예에서, 신호 라인은 양방향 시그널링을 위해 이용되지만, 그외의 실시예에서, 분리된 라인들이 단방향 수신 및 송신을 위해 이용될 수 있다. 또한, 그 컨셉은 싱글 엔드형(single-ended)뿐만 아니라 차동 시그널링 스킴들에 대해서도 적용될 수 있고, 포인트 대 포인트 또는 포인트 대 멀티포인트 링크들에 대해 이용될 수 있다. 또한 연속적인 또는 세그먼트화된(층에서 층으로 직렬로 구분적 연결된(piecewise-connected)) 인터커넥트들(TSV들, 도금된 관통 홀들, 등)이 각 라인들에 대해 이용될 수 있다는 것을 유념해야 한다. 둘 이상의 전도성 세그먼트로 구성된 인터커넥트들은, 전도성 IC 모듈 트레이스들을 통해 구분적 방식으로 함께 연결되는 경우 일반적으로 상이한 리액턴스성(용량성, 유도성) 특성들을 가질 것이다.
도 4는 일부 실시예들에 따른 AC 커플링 버스 구현을 이용한 층간 통신을 도시하는 블록도이다. 그것은 버스 구성을 이용하여 함께 링크된 상이한 층들을 도시한다. 즉, 각 기능층은 공통 버스, 예를 들어, 다수의 데이터, 컨트롤, 및 어드레스 인터커넥트 라인들을 갖는 버스에 커플링된다. 그 외의 실시예들에서, 전용 포인트 대 포인트 또는 포인트 대 멀티포인트 버스 링크들, 또는 전용 및 공유된 버스 링크들의 조합들이 구현될 수 있다.
도 5는 일부 실시예들에 따른 도 3의 도식에 대한 송신기-수신기 링크의 일부분을 도시하는 개략도이다. 커플링 커패시터들(CCTx, CCRx)이, 등가의 송신기 및 수신기 커패시턴스들(Ctx, Crx)과 함께 도시된다. 또한 송신기 및 수신기(302, 304)에 커플링된 인터커넥트(예를 들어, TSV)에 대한 등가의 커패시턴스(CStack)가 도시된다. (인터커넥트 "적층" 커패시턴스는 TSV들, ESD 디바이스들, 마이크로 범프들, 금속 적층 컴포넌트들, 재분포층들 등으로부터 발생될 수 있다는 것을 유념한다.)
이러한 실시예에서, 수신기(304)와 함께, 임피던스 Z2 및 가변 임피던스 Z1을 포함하는, 피드백 키퍼 회로(505)를 이용하여 구현되는, 수신기(304)가 도시된다. 또한 이해의 편리함과 용이함을 위해, 예시적인 커패시터 값들이 표시되었다.
더 높은 적층들을 갖는 3D 모듈들을 이용하면, 긴 TSV 체인들이 발생할 수 있으며, 이는 그것들이 상대적으로 높은 용량성 부하들을 갖게할 수 있다. 그러한 용량성 부하들은 포인트 대 멀티포인트 구성들을 이용하여 더 증가될 수 있다. 커플링 커패시터들(예를 들어, 도 5의 CCTx, CCRx)을 적층 부하와 함께 직렬로 제공하는 것은 수신기와 송신기 사이의 유효한 총 커패시턴스를 상당히 감소시킬 수 있다.
송신기(302)의 관점에서, 커플링 커패시터들(CCTx, CCRx)은 인터커넥트 커패시턴스(CStack) 및 수신기 디커플링 커패시턴스(Crx)에 관한 분압기(voltage divider)들을 효과적으로 형성한다.
일부 실시예들에서, 제1 분압기의 커패시턴스 비율인, CCTx 대 CStack이 특히 고려될 수 있다. 예를 들어, 예시적인 용량성 값들을 이용하면, 그것은, 약 10:1의 임피던스 비율에 대응하는, 약 1:10(CCTx 대 CStack의 비율)일 수 있고, 따라서 송신기로부터 제공되고 수신기가 보는 전체 전압 스윙 레벨을 감소시키게 된다. 예를 들어, 송신기 드라이버 출력 신호가 1 V의 스윙 크기를 가지면, 인터커넥트 적층(CStack) 노드에서의 스윙 레벨은 약 100 mV 까지 감소될 수 있다. 이는 전력 손실 및 속도에 관한 이점들을 제공할 수 있다. 일부 실시예들에서, 또한 제2 커패시턴스 비율(CCRx 대 CRx)이 고려될 수 있다. 도시된 예시에서, 그것은 약 5:1이다. 이러한 전체의 회로를 이용하면, AC 커플링 접근 방법은, 그것이 DC 전력 소비를 실질적으로 회피하고 동시에 채널 커패시턴스들에서의 전압 스윙을 감소시키기 때문에, 넓은 주파수 범위에 대해 에너지 효율적일 수 있다.
또한 적층 인터커넥트들(예를 들어, TSV들)은, 예를 들어, 약 10 내지 50 pH 범위의 기생 인덕턴스들을 가질 수 있다. 그러한 인덕턴스들은, 예를 들어, 송신기들 및 수신기들에 대한 커플링 커패시터 값들을 선택하는 경우, 고려될 수 있다. 예를 들어, (커플링 커패시터들, 적층 커패시턴스, 및 수신기/송신기 커패시턴스들을 고려하여) 일반적으로 100fF 내지 1pF의 (적층된 다이 당) 채널 커패시턴스들을 이용하고, 전술한 범위 내의 적층 기생 인덕턴스를 이용하여, 약 20 내지 160 GHz의 공진 주파수들을 발생시킬 수 있다. 그러한 공진 주파수들은 공진 피킹(peaking)을 통해 적절히 높은 시그널링 차단(cut-off) 주파수들에 도달하는 것을 지원한다.
도 6은, 도 5에 표시된 피드백 키퍼(505)에 대해 이용될 수 있는 피드백 키퍼 구현의 실시예를 도시한다. 그것은 차동 시그널링 구현을 위한 피드백 키퍼 원리를 예시한다. (이러한 회로와 함께, 차동 감지 증폭기가, 일반적으로 래치(latch) 스테이지가 뒤따라야 하는 싱글 엔드형 출력(Output)과 함께 이용된다는 것을 유념한다.) 회로는 트랜지스터들(P1, P2 및 N1 내지 N4)을 포함하는 수신기(404); 트랜지스터들(N5, N6)을 포함하는 임피던스(Z2); 및 트랜지스터들(P3, P4, P5, P6, P7, 및 P8), 및 인버터(608)를 포함하는 제어가능한 임피던스(Z1)를 포함한다. Z1 및 Z2 트랜지스터들은 수신기 입력 트랜지스터들(N1 및 N2)의 입력들(InP, InN)에 대한 DC 바이어스 전압을 생성하도록 동작한다. 트랜지스터들(N4, N5 및 N6)은, 임피던스들(Z1, Z2) 및 수신기 드라이버(404)에 대한, 바이어스 신호(Bias)에 의해 제어되는, 전류 소스들로서 기능한다. 트랜지스터들(P5 및 P8)은 임피던스(Z1)에 대한 저항들로서 기능한다.
출력(Output)의 로직 상태에 의존하여, InP 및 InN에서 Z1 및 Z2에 의해 생성될 수 있는, 2개의 DC 바이어스 레벨인, 하이 및 로우 레벨이 있다. Output이 하이이면, P7이 턴 온되고, 이는 InP가 더 높은 DC 바이어스 레벨에 있게 하고 InN이 더 낮은 레벨에 있게 한다. 다른 한편으로는, Output이 로직 로우에 있으면, P4가 턴 온되고 InN이 더 높은 바이어스 레벨에 있고 InP는 더 낮은 바이어스 레벨을 수신한다. 더 낮은, 그리고 더 높은 DC 바이어스 레벨들에 대한 실제 (아날로그) 값들은, Bias 신호 레벨에 의해서뿐만이 아니라, P6-P8 및 N6에 대한 설계 선택 파라미터들에 의해 결정된다.
각 입력에서의 부가적인 DC 오프셋은, 극성(polarity)이 수신기의 출력 상태에 의존하는 차동 입력(InP/InN)에 걸쳐 적용되는 차동 DC 입력을 생성한다. 그것은 양의(positive) 피드백을 위해 구성되어, 그것이 긴 일정한 패턴들 동안에도 수신기 입력에서 안정 상태를 유지하게 될 것이다. 대부분의 실시예들에서, 차동 오프셋 레벨은 AC 신호 스윙보다 작아야 하지만 차동 입력의 분해능보다는 높아야 한다. 따라서, 특별한 DC 균형, 코딩, 또는 혼합화(scrambling) 메커니즘들은 일반적으로 요구되지 않을 것이다.
도 7-11은 커플링 커패시터들을 구현하기 위해 동축으로 구성된 인터커넥트들(도면의 TSV들)을 이용하는 부가적인 실시예들을 도시한다. 그것들은 송신기 및/또는 수신기 커플링 커패시터들을 구현하기 위한 예시적인 접근 방법들을 예시한다. 도 7 및 8은, 동축 인터커넥트 커패시터들을 이용하여 구현된 송신기 커플링 커패시터들을 갖고, 수신기 커플링 커패시터들에 이용되는 그외의 커패시터 구성들을 갖는 실시예들을 도시한다. 도 8의 상면 및 측단면도에 도시된 바와 같이, 이러한 실시예들과 함께, 커플링 커패시터들은 내부 TSV 구조들 주위에 동축으로 배치된 전도성 플레이트들로부터 유도된다. 도 9는 버퍼들이 특정 커플링 커패시터 접근 방법들에 대해 이용될 수 있는 방법을 예시한다. 도 10 및 11은 AC 커플링을 갖는 동축 인터커넥트 구조를 이용하는 것의 이점을 강조한다. 도 10은 일반적인 TSV 구현을 도시한다. 이러한 설계를 이용하면, 예를 들어, 열적 스트레스로 인해, 재분포층 및/또는 마이크로 범프 영역들로부터 TSV가 전단(shearing)되는 위험이 있을 수 있다. 대조적으로, 도 11의 동축 인터커넥트 설계는 이러한 문제를 회피한다. 외부 및 내부 실린더들이, DC 커플링된 접근 방법과 비교하여, 더 얇을 수 있어서 더 적은 스트레스가 초래된다.
커플링 커패시터들은 그외의 방식들로 형성될 수 있다. 예를 들어, 그것들은, 예를 들어, 약 500 fF 정도의 커패시턴스들을 갖는, 다이 경계(boundary) 커패시터들로부터 형성될 수 있다. 인터커넥트 구조들에 인접한 기생 커패시턴스들 및/또는 MIM 커패시터들이 이용될 수 있다. 커패시턴스들은 또한 그외의 방식들로 구현될 수 있다. 예를 들어, 도 12를 참조하면, 그것들은 2개의 인접한 TSV로부터 발생하는 커패시턴스를 이용하여 구현될 수 있다. 도 13에 도시된 바와 같이, 다이간(inter-die) 커패시터들이 또한 이용될 수 있다. 다이간 커패시터들은 2개의 인접한 다이의 금속 패드들로부터 형성될 수 있다. 패드들은 서로 포개져서 플레이트 타입 커패시터를 형성한다. 그러나, 그러한 커패시터들을 이용하면, 그 외의 실시예들과 같이, 부가적인 버퍼링(buffering)이 요구될 수 있다.
인터커넥트 쇼트(short)들 및 오픈(open)들이 3D 적층들에 대한 원하는 수율을 제한하는 중요한 요인들일 수 있다는 것이 언급되어야 한다. 다행히, 본 발명의 실시예들을 이용하면, 이는 테스트 장비 링크들의 이용으로 인해 완화될 수 있고, 이는 그것들이 AC 커플링 채널들 중 하나 이상을 통해 접촉할 필요 없이 구현될 수 있어서 간략화될 수 있다.
본원에 교시된 바와 같이, 3D 적층들과 함께 AC 커플링을 이용하는 것에 대해 이용가능한 몇몇 상이한 이점들이 있을 수 있다. 예를 들어, 상이한 층들의 DC 바이어스가 서로 디커플링될 수 있기 때문에 상이한 바이어스 요건들을 갖는 상이한 기술들이 편리하게 혼합될 수 있다. 또한, 일부 실시예들에서, 넓은 주파수 범위에 대해 원하는 에너지 효율이 달성될 수 있다. (0으로 접근하지 않는 경우에) 매우 작은 정적 전력 손실이 있을 수 있다. 또한, 시그널링 대역폭은 기생 인터커넥트 인덕턴스들로부터의 공진 효과들 및 커패시턴스 감소를 통해 증가될 수 있다. 중요한 이점은, 테스트가 무접촉 프로빙(probing)을 이용하여 수행될 수 있다는 것일 수 있다. 이는, 얇아진 웨이퍼에 데미지를 줄 수 있고 따라서 수율에 영향을 줄 수 있는, 직접 프로빙과는 대조적이다. 또한, ESD 문제들은 무접촉 프로빙을 이용하여 일반적으로 완화된다. AC 커플링을 이용하면, 수신기가 TSV들의 체인에 직접 연결되는 것이 요구되지 않는다는 것을 이해해야 한다.
전술한 설명 및 이하의 특허청구범위에서, 이하의 용어들은 다음과 같이 해석되어야 한다: 용어들 "커플링된" 및 "연결된,"은 그것들의 파생어들과 함께, 이용될 수 있다. 이러한 용어들은 서로 동의어들로서 의도되지 않는다는 것을 이해해야 한다. 오히려, 특정 실시예들에서, "연결된"은 2개 이상의 엘리먼트들이 서로 직접적인 물리적 또는 전기적 접촉을 한다는 것을 나타내는 데 이용된다. "커플링된"은 2개 이상의 엘리먼트들이 서로 협동하거나 또는 상호작용하지만, 그것들은 직접적인 물리적 또는 전기적 접촉을 하거나 또는 하지 않을 수 있다는 것을 나타내는 데 이용된다.
본 발명은 설명된 실시예들에 한정되지 않고, 첨부된 특허청구범위의 기술적 사상 및 범위 내의 수정 및 변경들과 함께 실시될 수 있다. 예를 들어, 단방향뿐만 아니라, 양방향 구성들이 이용될 수 있다. 비트 당 2개의 데이터 라인이 이용될 수 있다.
본 발명은 모든 타입의 반도체 집적 회로("IC") 칩들과의 이용에 적용될 수 있다는 것을 이해해야 한다. 이러한 IC 칩들의 예시들은, 프로세서들, 컨트롤러들, 칩 셋 컴포넌트들, PLA(programmable logic arrays), 메모리 칩들, 네트워크 칩들, 등을 포함하나 이에 한정되지 않는다.
또한 도면들 중의 일부에서, 신호 도체 라인들은 라인들로 표현된다는 것을 이해하여야 한다. 일부는, 더 많은 구성하는 신호 경로들을 표시하기 위해, 두꺼울 수 있고, 다수의 구성하는 신호 경로들을 표시하기 위해, 번호 라벨을 가질 수 있고, 및/또는 주 정보 흐름 방향을 표시하기 위해, 하나 이상의 단에서 화살표들을 가질 수 있다. 이는, 그러나, 한정하는 방식으로 해석되어서는 안 된다. 오히려, 그러한 부가된 상세는 회로의 더 쉬운 이해를 용이하게 하기 위해 하나 이상의 예시적인 실시예와 함께 이용될 수 있다. 부가적인 정보를 갖거나 또는 갖지 않는, 임의의 표현된 신호 라인들은, 여러 방향들로 이동할 수 있는 하나 이상의 신호를 실제로 포함할 수 있고, 임의의 적합한 타입의 신호 스킴, 예를 들어, 차동 쌍들과 함께 구현된 디지털 또는 아날로그 라인들, 및/또는 싱글 엔드형 라인들을 이용하여 구현될 수 있다.
예시의 크기들/모델들/값들/범위들이 주어질 수 있지만, 본 발명은 이에 동일하게 한정되지 않는다는 것을 이해해야 한다. 제조 기법들(예를 들어, 포토리소그래피)이 시간의 흐름에 따라 발달하기 때문에, 더 작은 크기의 디바이스들이 제조될 수 있을 것으로 기대된다. 또한, IC 칩들 및 그외의 컴포넌트들에 대한 공지된 전력/그라운드 연결들은, 예시 및 논의의 간결함을 위해, 그리고 본 발명을 모호하게 하지 않기 위해, 도면들 내에 도시되거나 또는 도시되지 않을 수 있다. 또한, 배열들은 본 발명을 모호하게 하지 않기 위해, 그리고 또한 블록도 배열들의 구현에 관한 한정들은 본 발명이 구현될 플랫폼에 크게 의존한다, 즉, 그러한 한정들은 본 기술분야에 숙련된 자의 지식의 범위에 적절히 속해야한다는 사실을 고려하여 블록도 형식으로 도시될 수 있다. 본 발명의 예시의 실시예들을 설명하기 위해 특정 상세(예를 들어, 회로들)가 기재되는 경우, 본 발명이 이러한 특정 상세의 변형과 함께, 또는 이러한 특정 상세 없이 실시될 수 있어야 한다는 것은 본 기술 분야에 숙련된 자에게 명백하다. 본 명세서는 따라서 한정하는 것이 아니라 예시적인 것으로서 간주되어야 한다.

Claims (24)

  1. 동일한 방향을 향하는 활성 표면들을 갖는 2개 이상의 적층된 다이층,
    상기 2개 이상의 다이층을 통과하고 연관된 커패시턴스를 갖는 적어도 하나의 인터커넥트, 및
    상기 층들 중 적어도 하나의 층 상의 적어도 하나의 수신기 및 상기 층들 중 적어도 하나의 층 상의 적어도 하나의 송신기
    를 포함하고,
    상기 적어도 하나의 송신기는 커플링 커패시터를 통해 상기 인터커넥트에 연결되고, 상기 적어도 하나의 송신기 및 수신기는 AC 커플링을 통해 상기 인터커넥트를 통해 서로 커플링되는 장치.
  2. 제1항에 있어서,
    상기 적어도 하나의 수신기는 피드백 키퍼 회로를 포함하는 장치.
  3. 제2항에 있어서,
    상기 수신기들은 차동 수신기들인 장치.
  4. 제1항에 있어서,
    상기 적어도 하나의 인터커넥트는 실리콘 관통 비아(through silicon via)를 포함하는 장치.
  5. 제1항에 있어서,
    상기 적어도 하나의 인터커넥트는 구분적 연결된(piecewise-connected) 실리콘 관통 비아를 포함하는 장치.
  6. 제1항에 있어서,
    상기 커플링 커패시터들은 상기 적어도 하나의 인터커넥트 주위에 동축으로 배치되는 전도성 피스(piece)들로부터 형성되는 장치.
  7. 제1항에 있어서,
    TX 커플링 커패시터들은 연관된 인터커넥트 커패시턴스보다 작은 커패시턴스를 갖는 장치.
  8. 제1항에 있어서,
    커플링 커패시터를 이용하지 않고 상기 인터커넥트에 직접 커플링되는 적어도 하나의 수신기를 포함하는 장치.
  9. 제1항에 있어서,
    상기 인터커넥트에 직접 커플링되는 적어도 하나의 송신기를 포함하는 장치.
  10. 제1항에 있어서,
    상기 2개 이상의 다이층은, 커플링 커패시터들에 의해 서로 격리되는 상이한 DC 바이어스 레벨들을 요구하는 하나 이상의 메모리층 및 코어 로직층을 포함하는 장치.
  11. 상이한 기술들의 하나 이상의 메모리층 및 코어 로직층을 포함하는 적어도 2개의 집적 회로(IC)층, 및
    상기 적어도 2개의 층을 서로 통신가능하게 링크하는 버스
    를 포함하고,
    상기 버스는 상기 적어도 3개의 층을 통해 연결되는 하나 이상의 인터커넥트를 포함하고, 각 층은 커플링 커패시터들을 통해 상기 인터커넥트들에 커플링되는 적어도 하나의 버스 인터페이스를 포함하는 장치.
  12. 제11항에 있어서,
    적어도 2개의 층에 대한 버스 인터페이스들은 상이한 DC 레벨들에서 바이어스되는 장치.
  13. 제11항에 있어서,
    상기 버스 인터페이스들은 상기 커플링 커패시터들을 통해 상기 인터커넥트들에 커플링되는 송신기들 및 수신기들을 포함하는 장치.
  14. 제11항에 있어서,
    상기 커플링 커패시터들은 상기 인터커넥트들의 커패시턴스들보다 작은 커패시턴스들을 갖고, 상기 수신기들이 보는 AC 신호 스윙들은 연관된 송신기들에 의해 송신된 스윙 레벨들로부터 하향 분할되는 장치.
  15. 제11항에 있어서,
    상기 커플링 커패시터들은 온 다이(on-die) 금속 커패시턴스들을 이용하여 구현되는 장치.
  16. 제11항에 있어서,
    상기 커플링 커패시터들은 MIM 커패시터들을 이용하여 구현되는 장치.
  17. 제11항에 있어서,
    상기 커플링 커패시터들은 2개의 인접한 TSV들을 이용하여 구현되는 커패시터들을 이용하여 구현되는 장치.
  18. 제11항에 있어서,
    상기 커플링 커패시터들은 재분포층(redistribution layer)들에서 구현되는 커패시터들을 이용하여 구현되는 장치.
  19. 제11항에 있어서,
    상기 커플링 커패시터들은 TSV들과 동축으로 배치되는 전극들을 이용하여 구현되는 장치.
  20. 제11항에 있어서,
    상기 커플링 커패시터들은 다이간(inter-die) 커패시터들로서 구현되는 장치.
  21. 동일한 방향으로 향하는 활성 표면들을 갖는 2개 이상의 적층된 다이층,
    상기 2개 이상의 다이층을 통과하고, 연관된 커패시턴스를 갖는 적어도 하나의 인터커넥트, 및
    상기 2개 이상의 층 상의 수신기들 및 송신기들
    을 포함하고,
    상기 수신기들 중 적어도 하나는 커플링 커패시터를 통해 상기 인터커넥트에 연결되고, 상기 송신기들 및 수신기들은 AC 커플링을 통해 상기 인터커넥트를 통해 서로 커플링되는 장치.
  22. 제21항에 있어서,
    상기 적어도 하나의 수신기는 피드백 키퍼 회로를 포함하는 장치.
  23. 제21항에 있어서,
    송신기 커플링 커패시터들은 연관된 인터커넥트 커패시턴스보다 작은 커패시턴스들을 갖는 장치.
  24. 제21항에 있어서,
    상기 송신기들 중 적어도 하나는 커플링 커패시터를 통해 상기 인터커넥트에 연결되는 장치.
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