CN103778028A - 半导体器件 - Google Patents

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Abstract

一种半导体器件，包括：第一处理器；第二处理器；第一延迟电路，将向第一处理器中输入的信号延迟预定义数目的周期并且向第二处理器中输入该信号；第一压缩电路，将来自第一处理器的n位宽度的信号压缩成m位宽度的信号（其中m<n）并且输出m位宽度的信号；第二压缩电路，将来自第二处理器的n位宽度压缩成m位宽度的信号并且输m位宽度的信号；第二延迟电路，将来自第一压缩器的信号延迟预定义数目的周期并且输出经延迟的信号；以及一致性比较电路，按位比较来自第二延迟电路和来自第二压缩电路的信号的对应位以校验对应位是否相互一致。

Description

半导体器件
相关申请的交叉引用
包括说明书、说明书附图和说明书摘要的、于2012年10月18日提交的第2012-230383号日本专利申请的公开内容通过完全引用而并入于此。
技术领域
本发明涉及一种半导体器件，并且更具体地，涉及一种包括处理器（CPU核心）的半导体器件。
背景技术
要求在半导体器件运行之时快速和准确检测半导体器件的错误（故障）以便提高半导体器件的功能安全等。这里，功能安全意味着安全功能的正确操作所实现的安全。例如存在由ISO（国际标准化组织）规定的ISO26262作为用于车内电子设备等的功能安全标准。作为用于具体化故障保护功能或容错功能的手段，使用锁步（lockstep）系统，在该故障保护功能中控制器件，使得即使器件的故障由于器件的误动作等而出现，仍然保证器件的操作安全，在容错该功能中，即使误动作在零件等中出现，系统仍然可以继续运行而未停止。在双核心锁步系统中，相同配置的两个处理器（CPU（中央处理单元）核心）执行相同处理，如果有错误则通过检测在两个传感器获得的处理结果之间的差值来检测错误。
例如可以引用日本待审专利申请公开NO.Hei10(1998)-116258，该专利申请公开一种锁步容错计算机系统。在日本待审专利申请公开NO.Hei10(1998)-116258中，子系统中的每个子系统包括：用于数据压缩的并行输入签名生成单元，该单元使内部模块的操作能够实际相互比较；以及逻辑分析单元，该单元用于记忆锁步子系统的内部模块的输出。配置在这一专利申请公开中公开的锁步容错计算机系统，使得在不同步事件出现之后，锁步容错计算机系统自动搜索逻辑分析单元的踪迹（trace）；对在它的活跃条件中的第一差值的位置进行定位；确定已经给出缺陷输出的内部模块并且指示内部模块出错。
作为其中压缩并且相互比较处理器的输出信号的相关技术之一，例如在日本待审专利申请公开NO.2011-113545中公开包括并行执行相同过程的第一处理单元和第二处理单元的比较/冗余型信息处理设备，并且配置该比较/冗余型信息处理设备如下。比较/冗余型信息处理设备的第一和第二处理单元中的每个处理单元包括诊断单元，该诊断单元比较和判断两个处理单元进行的执行所获得的数据是否相互一致。诊断单元包括：摘要信息转换单元，该单元对处理器计算的计算数据执行哈希运算并且压缩哈希的数据以形成摘要信息；摘要信息存储器单元，该单元记忆摘要信息；以及比较单元，该单元比较由摘要信息存储器单元记忆的摘要数据与由比较单元不属于的诊断单元处理的摘要信息，并且判断两条摘要信息是否相互一致。第一和第二处理单元中的每个处理单元对通过压缩计算数据而获得的两条摘要信息进行相互比较、判断两条摘要信息是否相互一致并且向系统选择单元发送判断信号。
日本待审专利申请公开NO.Hei5(1993)-324391公开一种在故障保护处理装置中使用的错误检测设备，在该错误检测设备中通过在时钟同步中操作多个微处理器（CPU1，CPU2）并且通过比较在时钟同步中运行的多个微处理器的总线输出（20至2m）来观测错误的存在或者不存在。这一错误检测设备包括总线比较单元，该总线比较单元具有：压缩处理部，在该压缩处理部中按位或者按多位的单位串行地对微处理器（CPU1，CPU2）中的每个微处理器的多位总线输出的预定义位数（20至2m）进行代码压缩；以及比较部，该比较部串行地对从压缩处理部输出的微处理器的压缩数据进行相互比较并且在微处理器的运算之间有差异的情况下检测错误。
日本待审专利申请公开NO.Hei1(1989)-265171公开一种配置，该配置包括：测试模式生成器，用于生成随机模式作为向组成冗余装置的多个设备中的测试输入；压缩器，用于暂时压缩由设备生成的与测试输入关联的输出以创建相应设备独有的压缩值；加法器，用于在完成向相应设备中的测试输入时在以2为模的算术中将压缩器的输出相加；以及比较器，该比较器将加法器的相加结果与基于向相应设备中输入的随机模式的模式输入数目确定的预定义随机模式进行比较以判断相加结果是否与预定义随机模式一致。
日本待审专利申请公开NO.2011-128821公开一种配置，该配置包括：第一代码分析器（LFSR：线性反馈移位寄存器），用于压缩和编码在第一微处理器的地址总线或者数据总线处出现的多位数据的历史；第二代码分析器，用于以与在代码分析器的情况下相同的步骤压缩和编码在第二微处理器的地址总线或者数据总线处出现的多位数据的历史；以及验证装置，用于比较第一代码分析器获得的代码与第二代码分析器获得的代码，而结果为可以减轻微处理器的处理负荷并且同时可以准确和快速检测故障。
图1是示出时钟延迟型双核心锁步方案的半导体器件的原型示例的图。参照图1，这一半导体器件包括：用于正常操作的第一处理器（CPU核心）10；第二处理（CPU核心）20，用于监控用于正常操作的第一处理器的操作；输入控制电路30；以及输出比较电路40’。组成双核心锁步系统的第一和第二处理器10和20具有相同配置，并且它们也分别称为“主控核心”和“校验器核心”。处理器（10和20）中的每个处理器例如包括CPU、高速缓存存储器、高速缓存控制器、中断控制器（INTC）、中断接口、总线接口等，但是并非所有这些项目是必需的。此外，也可以是处理器中的每个处理器还包括执行浮点运算的浮点处理单元（FPU）、对外部存储器执行访问控制的存储器保护单元（MPU）、用于访问外部外设（地址空间）的外围接口。
向输入控制电路30中的CPU输入代表向第一处理器（主控核心）10中输入的信号。CPU输入对应于作为响应于由第一处理器10对存储器、I/O设备等（在图1中未示出）执行的访问从存储器、I/O设备等发送的响应而向第一处理器10中输入的信号。触发器（FF）31和32作为将CPU输入延迟预定义数目周期的时间段的延迟电路工作。触发器（FF）31和32中的每个触发器（FF）例如是在时钟信号的上升沿输出通过对向数据端子中输入的信号进行采样而获得采样信号的边缘触发型D触发器（D-FF）。串联级联耦合的触发器（FF）31和32作为移位寄存器工作，并且例如在使用时钟信号作为移位时钟时以两个时钟周期的延迟时间从触发器（FF）32输出CPU输入。备选地，在以触发器31在时钟信号的上升沿对向触发器31的数据端子中输入的信号进行采样并且触发器32在时钟信号的下降沿对向触发器32的数据端子中输入的信号进行采样这样的方式配置触发器（FF）31、32的情况下，触发器（FF）31和32作为具有一个半时钟周期的延迟时间的延迟电路工作。
向第一处理器10中输入的信号（也就是CPU输入）由触发器31和32延迟，并且向第二处理器20中输入这一延迟信号。第二处理器20在例如晚两个时钟周期的时间段中引入与第一处理器引入的信号相同的信号并且在晚两个时钟周期的时间段执行与第一处理器相同的处理。由于在第一和第二处理器10和20执行的多条处理的定时之间的延迟（分散）而可能分散耗电等的高峰。
此外，在图1中无需赘言，向第一处理器10或者第二处理器20中的输入信号（CPU输入）可以是多位（并行位）信号。在这一情况下，在输入控制电路30中，可以根据输入多位信号的位数并联安装多个两级触发器（31，32）。必要的是应当对下文描述的附图给予与以上相同的考虑。
在输出比较电路40’中，两级触发器（41，42）作为延迟电路工作，该延迟电路将从第一处理器输出的n位信号（主控输出）延迟与输入控制电路30的两级触发器（31，32）向CPU输入给予的延迟时间相同的延迟时间。触发器（FF×n）41和触发器（FF×n）42中的每个触发器（FF×n）包括多个边沿触发型D触发器（D-FF），每个边沿触发型D触发器（D-FF）在时钟信号的上升沿输出通过对向它的数据端子中输入的信号进行采样而获得的采样数据信号（在图1中未示出），并且根据n位输出并联设置n个D触发器（n代表D触发器的数目）。在图1中，“FF×n”表示并联设置n个1位触发器（FF）（n代表1位触发器的数目）。
两级触发器（41，42）将从第一处理器10输出的n位信号（主控输出）延迟例如两个时钟周期的时间段。
一致性比较电路43检查从组成触发器42的n个触发器并行输出的n位信号和与从第一处理器10的输出比较晚两个时钟周期的时间段从第二处理器20输出的n位信号（校验器输出）是否相互一致。在这一情况下，一致性比较电路43按位将两个n位信号的对应位进行相互比较以校验两个n位信号的对应位是否相互一致。
触发器44每时钟对来自一致性比较电路43的比较结果输出（1位）进行采样并且输出采样比较结果输出作为比较误差信号的存在或者不存在。如果有比较误差，则意味着误差（诸如数据崩溃）已经在处理器中出现。在这一情况下，第一处理器10、第二处理器20等根据功能安全目标等执行预定多条处理。在图1中，向第一和第二处理器10和20二者中公共输入时钟信号“clock”、时钟使能信号“clock_enable”（该信号是用于控制时钟信号的激活的控制信号）和复位信号“reset”。此外，不仅向第一和第二处理器10和20中公共输入而且也向输入控制电路30和输出比较电路40’中公共输入时钟信号clock和复位信号reset。
发明内容
下文将给出图1中所示半导体的原型示例的分析。
为了比较来自第一处理器10的输出信号（n位）与来自第二处理器20的输出信号（n位），需要用于将第一处理器10的输出信号例如延迟两个时钟周期的时间段的延迟电路（两级触发器（41，42））。如果使用如上述的两时钟延迟方案的这样的电路，则为了比较第一处理器10的输出信号（例如2000位并行输出）与第二处理器20的输出信号（例如2000位并行输出），两级触发器（41，42）（两级触发器的每级由FF×n表示）需要四千（2000×2）个1位触发器。作为结果，电路面积增加并且功率消耗也增加。下文将根据本发明的描述和附图揭示相关领域的其它问题和本发明的新特征。
根据本发明的一个方面，一种半导体器件包括：第一处理器；第二处理器；第一延迟电路，将向第一处理器中输入的信号延迟预定义数目的周期并且向第二处理器中输入经延迟的信号；第一压缩电路，引入从第一处理器并行输出的n位宽度的输出信号并且将n位宽度的信号压缩成m位宽度的信号（其中m<n）；第二压缩电路，引入从第二处理器并行输出的n位宽度的输出信号并且将n位宽度的信号压缩成m位宽度的信号；第二延迟电路，引入从第一压缩器输出的m位宽度的信号、将m位宽度的信号延迟预定义数目的周期的时间段并且并行输出经延迟的信号；以及一致性比较电路，按位将从第二延迟电路并行输出的m位宽度的信号和从第二压缩电路并行输出的m位宽度的信号的对应位相互比较以校验两个信号的对应位是否相互一致。
以将从处理器输出的n位宽度的信号压缩成m位宽度的信号这样的方式配置根据本发明的以上方面的半导体器件，向对应延迟电路中输入m位宽度的信号，因此形成延迟电路的两级触发器的一级的触发器数目从n减少成m（m<n）。作为结果，可以抑制或者减少时钟延迟型锁步方案的半导体器件的电路面积和功率消耗的增加。
附图说明
图1是示出半导体器件的原型的图；
图2是示出本发明的第一实施例的配置的图；
图3是示出根据第一实施例的n位至m位输出压缩电路的配置的示例的图；
图4是示出根据第二实施例的n位至m位输出压缩电路的配置的示例的图；
图5是示出根据第三实施例的n位至m位输出压缩电路的配置的示例的图；
图6是示出根据第四实施例的输出比较电路的配置的示例的图；
图7是示出根据第五实施例的一致性比较电路的配置的示例的图；
图8是示出根据第六实施例的半导体器件的配置的示例的图；并且
图9是示出根据第七实施例的n位至m位输出压缩电路的配置的示例的图。
具体实施方式
参照图2，根据本发明的一个实施例的半导体器件包括：第一处理器（10）；第二处理器（20）；以及第一延迟电路（31，32），该第一延迟电路引入向第一处理器中输入的信号、将引入的信号延迟预定数目的周期的时间段并且向第二处理器中输入经延迟的信号。半导体器件还包括第一压缩电路（45），该第一压缩电路引入从第一处理器（10）输出的n位宽度的信号并且将n位宽度的信号压缩成m位宽度的信号（其中m<n）。半导体器件还包括：第二压缩电路（46），该第二压缩电路引入从第二处理器（20）输出的n位宽度的信号并且将n位宽度的信号压缩成m位宽度的信号；第二延迟电路（41，42），该第二延迟电路引入从第一压缩器（45）输出的m位宽度的信号、将m位宽度的信号延迟第一延迟电路使用的预定数目的周期的时间段并且输出经延迟的信号；以及一致性比较电路（43），该一致性比较电路引入从第二延迟电路输出的m位宽度的信号和从第二压缩电路输出的m位宽度的信号，并且按位相互比较两个引入的信号的对应位以校验两个引入的信号的对应位是否相互一致。此外，第一和第二压缩电路（45，46）中的每个压缩电路包括作为如下电路的哈希函数（压缩函数）电路（47），该电路将n位宽度的信号压缩成m位宽度的信号。
在根据一个实施例的半导体器件中，第一和第二压缩电路（45，46）中的每个压缩电路将n位宽度的信号分解成多组，包括至少一个哈希函数电路（图5中的471至47s或者图4中的471至47m），该至少一个哈希函数电路将多组的信号之中的至少一组的信号压缩成1位宽度的信号并且输出1位宽度的经压缩的信号，并且从哈希函数电路输出的至少一个输出信号的位宽度的数目与剩余组的信号的位宽度（如果有任何剩余组）的数目（图5中的d）之和为m。
可以的是在半导体器件中，第一和第二压缩电路（24，25）中的每个压缩电路被配置为将n位宽度的信号分解成m组（其中m代表组的数目）并且包括m个哈希函数（压缩函数）电路（图4中的471至47m）（其中m代表哈希函数电路的数目），该哈希函数（压缩函数）电路分别将m组的信号压缩成1位宽度的信号并且输出1位宽度的经压缩的信号。
M个哈希函数（压缩函数）电路（图4中的471至47m）包括其压缩比互不相同的至少两个哈希函数（压缩函数）电路。
第一和第二压缩电路（45，46）中的每个压缩电路将n位宽度的信号分解成（s+1）组（（s+1）代表组的数目）；输出一组的d位宽度的信号而不改变d位宽度（d+s=m）；并且包括s个哈希（压缩函数）电路（图5中的471至47s）（其中s代表哈希函数电路的数目），这些哈希（压缩函数）电路分别将s组的信号的位宽度压缩成1位宽度。
半导体器件还可以被配置为包括：第一采样电路（重新定时电路）（图6中的49），该第一采样电路（重新定时电路）对从第二压缩电路（46）输出的m位宽度的信号之中的预定k位宽度的信号进行采样；第二采样电路（重新定时电路）（图6中的48），该第二采样电路（重新定时电路）对从第二延迟电路（41，42）输出的m位宽度的信号之中的与第一采样电路采样的信号的位数对应的k位宽度的信号进行采样，其中分别向一致性比较电路（43）中输入第一采样电路（49）采样的k位宽度的信号和从第二压缩电路（46）输出的m位宽度的信号之中的（m-k）位宽度的剩余信号、以及第二采样电路（48）采样的k位宽度的信号和从第二延迟电路（41，42）输出的m位宽度的信号之中的（m-k）位宽度的剩余信号。
在半导体器件中，第一和第二采样电路（重新定时电路）（48，49）中的每个采样电路（重新定时电路）可以被配置为包括并联耦合的k个触发器（其中k代表触发器的数目），引入k位宽度的信号并且响应于时钟信号的触发沿对该k位宽度的信号进行采样，并且输出采样的信号。此外，由于化解一致性比较电路（43）等所致的关键路径，所以可以避免降低用于保证定时裕度等的时钟频率并且可以（利用高时钟频率）实现半导体器件的高速操作。
在半导体器件中，一致性比较电路（43）可以被配置为将从第二延迟电路（41，42）输出的m位宽度的信号分解成（s+1）组（其中（s+1）代表组的数目）；将从第二压缩电路（46）输出的m位宽度的信号分解成（s+1）组；包括第一一致性比较电路至第（s+1）一致性比较电路，其中第一一致性比较电路将从第二延迟电路输出的第一组的信号和从第二压缩电路输出的第一组的信号相互比较并且输出1位宽度的比较结果，并且第（s+1）一致性比较电路将从第二延迟电路输出的第（s+1）组的信号和从第二压缩电路输出的第（s+1）组的信号相互比较并且输出1位宽度的比较结果；并且还包括逻辑电路（图7中的52），该逻辑电路引入第一一致性比较电路至第（s+1）一致性比较电路（图7中的501至50s+1）的相应1位输出并且输出（s+1）位宽度的引入的信号的逻辑运算结果作为通过比较从第二延迟电路输出的m位宽度的信号和从第二压缩电路输出的m位宽度的信号而获得的比较结果。
半导体器件也可以被配置为包括至少一个第三采样电路（重新定时电路）（图7中的511至51s），该至少一个第三采样电路（重新定时电路）引入第一一致性比较电路至第（s+1）一致性比较电路（图7中的501至50s+1）的输出之中的至少一个预定输出并且对该至少一个预定输出进行采样，并且向逻辑电路（52）中输入采样的至少一个预定输出。第三采样电路（重新定时电路）（图7中的511至51s）也可以被配置为包括响应于时钟信号的触发沿对输入进行采样并且输出采样的输入的触发器。
半导体器件也可以被配置为包括对向第一和第二处理器（10，20）二者公共供应时钟信号或者停止向第一和第二处理器之一供应时钟信号施加控制的电路（图8中的60）。
在半导体器件中，第一延迟电路包括在预定数目的级联耦合的级中布置的触发器（图2中的31和32），每级具有数目与输入信号的位数对应的并联设置的触发器，并且并联设置的触发器响应于时钟信号的触发沿对输入信号进行采样并且输出采样的信号。
在半导体器件中，第二延迟电路包括在预定数目的级联耦合的级中的触发器，每级具有m个并联设置的触发器（图2中的41和42）（其中m代表并联设置的触发器的数目），并且并联设置的触发器响应于时钟信号的触发沿对输入信号进行采样并且输出采样的信号。
在半导体器件中，第一和第二压缩电路中的每个压缩电路可以被配置为将n位宽度的信号分解成多组；并且还被配置为包括编码电路作为与多组的信号之中的至少一组的信号对应的哈希函数电路，该编码电路形成关于至少一组的输入信号的多位误差可检测代码，并且输出通过压缩至少一组的输入信号的位宽度而获得的信号。图9是示出在至少一组的数目为d的情况下第一或者第二压缩电路（45或者46）的配置的图。标号47A1至47Ad表示d个编码电路（其中d代表编码电路的数目）；标号y1至yd表示d组的信号的位宽度（其中d代表组的数目）；并且标号z1至zd表示d组的信号的压缩的位宽度。
可以通过将来自第一处理器（10）的n位宽度的输出信号压缩成m位宽度的信号、通过向延迟电路（41，42）输入m位宽度的信号并且通过将形成延迟电路（41，42）的两级触发器的一级的触发器数目从n减少成m（m<n）来抑制或者减少时钟延迟型锁步方案的半导体器件的电路面积和功率消耗增加。此外，通过将来自第二处理器（20）的n位宽度的输出信号压缩成m位宽度的信号并且通过比较m位信号的信号与从延迟电路（41，42）输出的m位宽度的信号以检查前一信号是否与后者一致，与相互比较n位宽度的信号的情况比较可以减少半导体器件的电路面积和功率消耗。下文将参照附图更具体描述以上描述的实施例。
第一实施例
图2是示出本发明的第一实施例的配置的图。这里，分别向图2中的与图1中的单元相同或者等效的单元给予与向图1中的单元给予的标号相同的标号。下文如果必要则将相应地省略关于图2中的分别与图1中的部分重复的部分的描述。参照图2，这一半导体器件包括分别作为双核心锁步方案的主控核心和校验器核心工作的第一处理器10和第二处理器20、输入控制电路30和输出比较电路40。输入控制电路30利用两级触发器（31，32）将向第一处理器10中输入的信号（CPU输入）延迟预定义时钟周期（例如两个时钟周期）并且向第二处理器20中输入经延迟的信号。
在输出比较电路40中，在n位至m位输出压缩电路45将从第一处理器10输出的n位宽度的输出信号（主控输出）压缩成m位的信号之后，向两级触发器（41，42）中输入m位的信号。触发器（FF）41和42中的每个触发器（FF）例如由边沿触发型D触发器组成，每个边沿触发型D触发器例如在时钟信号的上升沿对向它的数据端子中输入的信号进行采样，并且输出采样的信号。在每级中并联设置的边沿触发型D触发器的数目为m，并且这一数目m对应于信号的位宽度m。这里，图2中的“FF×m”表示并联设置m个1位触发器（FF）（其中m代表1位触发器的数目）（以下附图中的相似表达表示相似含义）。两级触发器（41，42）将n位至m位输出压缩电路45的输出延迟由两级触发器（31，32）使用的相同长度的延迟时间（预定义时钟周期，例如两个时钟周期）。
此外，在输出比较电路40中，n位至m位输出压缩电路46将从第二处理器20输出的n位宽度的输出信号（校验器输出）压缩成m位宽度的信号。在m位宽度的一致性比较电路43中，按位将从组成触发器42的m个触发器输出的（m位宽度的）输出信号和来自n位至m位输出压缩电路46的（m位宽度的）输出信号相互比较，并且输出1位宽度的比较结果。触发器44与时钟信号同步对一致性比较电路43的输出信号进行采样。相同压缩逻辑和相同配置可以应用于n位至m位输出压缩电路45和46二者。这里，在图2中，向第一和第二处理器10和20二者中公共输入时钟信号“clock”、控制时钟信号的激活的时钟使能信号“clock_enable”和复位信号“reset”。
根据第一实施例，n位至m位输出压缩电路45将来自第一处理器10的n位宽度的输出信号（主控信号）压缩成m位宽度的信号，并且m位宽度的压缩的信号由两级触发器（41，42）延迟。将通过利用n位至m位输出压缩电路46压缩来自第二处理器20的n位宽度的输出信号（比主控输出例如多延迟两个时钟周期的校验器输出）而获得的m位宽度的信号与从组成触发器42的m个触发器输出的m位宽度的信号进行比较。
根据第一实施例，在输出比较电路40中，利用2×m个触发器具体化延迟来自第一处理器10的输出信号（主控输出）的延迟电路（其中2×m代表触发器的数目），并且利用m位宽度的一致性比较电路具体化用于比较以上两个信号的一致性比较电路。在另一方面，在图1中所示配置中，与来自双核心锁步方案的第一和第二处理器的n位宽度的输出信号关联，需要用于延迟来自第一处理器的n位宽度的输出信号的2n个触发器（其中2n代表触发器数目），并且需要用于比较来自第一和第二处理器的n位宽度的输出信号的n位宽度的一致性比较电路以校验n位宽度的两个信号是否相互一致。
因此，根据第一实施例，组成输出比较电路40的两级触发器（41，42）的触发器数目从2×n（在图1中）减少成2×m（在图2中）。此外，根据这一实施例，一致性比较电路43比较的信号的位数从n减少成m。因此，即使从处理器10或者20输出的信号的位数增加，也可以抑制电路面积的增加和功率消耗的增加。
图3是示出图2中所示n位至m位输出压缩电路45（或者46）的配置的图。n位至m位输出压缩电路45（或者46）使用哈希函数（哈希函数电路）47作为压缩函数。哈希函数47向数据分配代表数据的值（哈希值）。在这一情况下，哈希函数47将n位宽度的信号压缩成m位宽度的信号（哈希值）。哈希函数47将n位宽度的输入（该输入可以最多取2n个值）映射到m位宽度的哈希值（该哈希值可以最多取2m个值）。有哈希函数向不同输入分配相同哈希值的情况（这一情况将在下文中称为哈希值冲突）。在将8位宽度的输入（该输入可以最多取256个值）映射到4位宽度的值（该值可以最多取32个值）时，有例如向八个不同输入公共分配一个哈希值的情况。如果n位宽度的信号落在2m个固定值内（其中2m为固定值的数目），则有可能配置可以避免哈希值冲突的哈希函数（这一哈希函数称为完全哈希函数）。
第二实施例
图4是示出根据第二实施例的n位至m位输出压缩电路45（或者46）的配置的示例的图。在第二实施例中，以将n位的信号分解成一些组并且将每组的压缩级别设置成可变这样的方式配置n位至m位输出压缩电路45（或者46）。换而言之，将n位宽度的信号分解成m组（p1位宽度的第一组、p2位宽度的第二组至pm位宽度的第m组）。在图4中的p1、p2至pm、m和n之间的关系由等式（1）给出。
n = &Sigma; i ~ 1 m p i . . . ( 1 )
p1输入XOR（异或）门471至pm输入XOR门47m是分别将p1位宽度的信号至pm位宽度的信号映射到1位宽度的哈希值（1或者0）的哈希函数。例如向p1输入XOR门471中输入p1位宽度的第一组。p1输入XOR门471输出p1位宽度的信号的相应位值的XOR逻辑和（1位）。p1输入XOR门471的输出如果p1位之中的值为“1”的位数（其中p1是位数）为偶数则为“0”，并且如果值为“1”的位数为奇数则为“1”（压缩比为p1：1）。
向p2输入XOR门472中输入p2位宽度的第二组。p2输入XOR门472输出p2位宽度的信号的相应位值的XOR逻辑和（1位）。p2输入XOR门472的输出如果p2位之中的值为“1”的位数（其中p2是位数）为偶数则为“0”，并且如果值为“1”的位数为奇数则为“1”（压缩比为p2：1）。
向pm输入XOR门47m中输入pm位宽度的第m组。pm输入XOR门47m输出pm位宽度的信号的相应位值的XOR逻辑和（1位）。pm输入XOR门47m的输出如果pm位之中的值为“1”的位数（其中pm是位数）为偶数则为“0”，并且如果值为“1”的位数为奇数则为“1”（压缩比为pm：1）。这些p1输入XOR门471至pm输入XOR门47m中的每个输入XOR门并行输出1位宽度的信号。换而言之，n位至m位输出压缩电路45（或者46）输出m位宽度的信号。
以上p1输入XOR门471至pm输入XOR门47m中的每个输入XOR门对应于奇偶校验方案的奇偶生成电路。奇偶生成电路（偶数奇偶生成电路）如果输入信号的值为“1”的位数为偶数则生成奇偶位“0”，并且如果输入信号的值为“1”的位数为奇数则生成奇偶位“1”。
作为压缩逻辑的示例，在有2000位宽度（n=2000）的输出信号的情况下，如果将2000位宽度的输出信号分解成100位宽度的20组（图4中的m=20、p1=p2=...pm=100），并且如果对于每组输出1位作为具有100位宽度的输入的XOR逻辑运算的结果，则m=20。因此，在比较电路40中，组成两级触发器（41，42）的触发器的数目可以从4000（=2×2000）减少成40（=2×20）。
在第二实施例中，用于将n位宽度的信号分解成一些组的方法不限于以上描述的方法。此外。虽然使用XOR门（奇偶生成电路）作为图4中的从多位宽度的输入信号生成1位宽度的信号的哈希函数电路，但是无需赘言，哈希函数不限于XOR门。
可设想用于从第一和第二处理器10、20输出的信号之中的一些信号的压缩级别鉴于位宽度压缩对错误检测的准确性、可靠性等的影响根据它们的重要性等而改变。
第三实施例
图5是示出根据第三实施例的n位至m位输出压缩电路45（或者46）的配置的示例的图。这里将假设在图2中示出根据第三实施例的半导体器件的整个配置。下文将描述n位至m位输出压缩电路45（或者46）。
参照图5，在根据第三实施例的n位至m位输出压缩电路45（或者46）中，将n位宽度的信号分解成一些信号组，并且设置用于组的压缩级别为可变。然而例如并不压缩（d位宽度的）重要信号，诸如地址信号、数据信号或者控制信号（例如总线请求或者总线响应）。将其它信号分解成s组（其中s是组的数目），也就是p1位宽度的组、p2位宽度的组至ps位宽度的组（第一组至第s组），并且p1输入XOR门471至ps输入XOR门47s中的每个输入XOR门输出1位宽度的信号。在图5中的p1、p2至ps、n、m、s和d之间的关系由等式（2）和（3）给出。
n = d + &Sigma; i ~ 1 s p i . . . ( 2 )
m=d+s  ...(3)
在n位至m位输出压缩电路45（或者46）的配置是图5中所示配置的情况下，向一致性比较电路43中输入从n位至m位输出压缩电路46输出的m（=d+s）位宽度的信号和作为两级触发器（41，42）通过延迟从n位至m位输出压缩电路45输出的m（=d+s）位宽度的信号而获得的信号的m（=d+s）位宽度的信号，并且按位比较这两个m位宽度的信号。在这一情况下，在n位至m位输出压缩电路45、46中的每个n位至m位输出压缩电路中，并不压缩（d位宽度的）重要信号，诸如地址信号、数据信号或者控制信号（例如总线请求或者总线响应），并且按位相互比较通过第一和第二处理器10、20二者输出的重要信号以校验重要信号是否彼此相等。
根据第三实施例，并不压缩并且原样按位比较通过分解从处理器10（或者20）输出的n位宽度的信号而生成的信号之中的用于保证可靠性、检测错误等的重要信号，这使得有可能避免错误检测的准确性的降低。此外，由于通过分解n位宽的信号而生成的信号的总位数从n位减少成m位，所以用与第一实施例相同的方式，在延迟电路中包括的触发器数目可以从2×n减少成2×m，并且将在一致性比较电路43中比较的位数也可以减少成m，这使得有可能抑制电路尺寸和功率消耗的增加。
第四实施例
图6是示出根据第四实施例的输出比较电路40的配置的示例的图。将假设第四实施例的第一和第二处理器10和20以及输入控制电路30是图2中所示第一和第二处理器以及输入控制电路。有例如从第二处理器20输出的信号在一致性比较电路43中的定时方面变得关键的情况。因此，在如图6中所示第四实施例中，配置输出比较电路40，使得在从n位至m位输出压缩电路46输出信号之后触发器49对在一致性比较电路43中的关键路径中涉及到的k位宽度的信号预先采样，然后在一致性比较电路43中比较采样的信号。
参照图6，将其位从n位至m位输出压缩电路46并行输出的m位宽度的信号分解成k位宽度的信号（其中1≤k<m）和（m-k）位宽度的信号，并且包括并联耦合的k个构成触发器（其中k是构成触发器的数目）的触发器（FF×k）49对k位宽度的信号预先采样，并且向一致性比较电路43中输入k位宽度的采样的信号，而向一致性比较电路43中直接输入（m-k）位宽度的剩余信号。包括并联耦合的k个构成触发器的触发器48对通过分解从两级触发器（41，42）输出的m位宽度的信号而获得的k位宽度的信号预先采样，该两级触发器延迟从n位至m位输出压缩电路45输出的m位宽度的信号，（这一k位宽度的信号对应于通过分解从n位至m位输出压缩电路46输出的m位宽度的信号而获得的k位宽度的信号），并且向一致性比较电路43中输入k位宽度的采样的信号。在另一方面，向一致性比较电路43中直接输入（m-k）位宽度的剩余信号。触发器48和49中的每个触发器例如包括多个边沿触发型D触发器，每个边沿触发型D触发器在时钟信号的上升沿或者下降沿对向它的数据端子中输入的信号进行采样。触发器48和49分别是用于重新定时的采样电路。
在n位至m位输出压缩为了执行压缩处理而需要的延迟、一致性比较电路为了执行比较处理而需要的延迟等以及时钟周期（时钟频率）之间的关系仅有少量定时裕度。换而言之，在由触发器49采样之后向一致性比较电路43中输入其延迟为关键的（k位宽度的）输出信号。
通过分解从两级触发器（41，42）输出的m位宽度的信号而获得的k位宽度的信号对应于从n位至m位输出压缩电路46输出（并且随后由触发器49采样）的k位的输出信号，并且经由触发器48向一致性比较电路43中输入这一k位宽度的信号，该两级触发器（41，42）延迟从n位至m位输出压缩电路45输出的m位宽度的信号，该n位至m位输出压缩电路45将来自第一处理器10的n位的输出信号（主控输出）压缩成m位宽度的信号。
即使在由于在时钟周期的后一部分中以预定定时从第二处理器输出的信号被n位至m位输出压缩电路46的压缩处理延迟而例如在以上时钟周期中未完成由一致性比较电路43执行的其中处理（k位宽度的）以上输出信号的比较处理的情况下，由触发器48和49采样的输出（触发器48和49保持在时钟周期的边沿采样的值直至下一时钟周期的边沿、也就是在一个时钟周期的时间段期间）仍然可以用于比较，这实现稳定比较操作并且避免误差检测。此外，由于化解一致性比较电路（43）等所致的关键路径，所以可以避免降低用于保证定时裕度等的时钟频率并且可以（利用高时钟频率）实现半导体器件的高速操作。
第五实施例
将假设在图2中示出根据第五实施例的半导体器件的整个配置。下文将描述n位至m位输出压缩电路45（或者46）。图7是示出根据第五实施例的一致性比较电路43的配置的图。在第五实施例中，在通过分解源于处理器10和20的m位宽度的信号而获得的信号之中，用少量信号对在定时方面为关键的一些信号进行分组。随后比较一些信号之中的与处理器10相关的每个信号与它的与处理器20相关的对应信号以校验它们是否相互一致，并且触发器511至51s中的对应触发器对（1位宽度的）每个比较结果进行采样（参照图7）。
如图7中所示将从两级触发器（41，42）输出的m位宽度的信号分解成（s+1）组（其中（s+1）代表组的数目），该两级触发器用于延迟将图2中所示第一处理器10的n位宽度的输出（主控输出）压缩成m位宽度的信号的n位至m位输出压缩电路45的输出。以相似方式，将从n位至m位输出压缩电路46输出的m位宽度的信号分解成（s+1）组，该n位至m位输出压缩电路46将第二处理器20的n位宽度的输出（校验器输出）压缩成m位宽度的信号。第一组的信号至第s组的信号分别是m1位宽度的信号至ms位宽度的信号，并且第（s+1）组的信号是md位宽度的信号。在m1至md、d和m之间的关系由等式（4）给出：
m = &Sigma; i ~ 1 s m i + m d . . . ( 4 )
m1位一致性比较电路501按位相互比较从两个处理器输出的第一组的m1位宽度的信号。
ms位一致性比较电路50s按位相互比较从两个处理器输出的第s组的ms位宽度的信号。
md位一致性比较电路50s+1按位相互比较从两个处理器输出的第（s+1）组的md位宽度的信号。
触发器511至51s分别对从m1位一致性比较电路501至ms位一致性比较电路50s输出的1位宽度的输出信号进行采样，并且分别向（s+1）输入AND电路52的第一至第s个输入端子中输入采样的信号。触发器511至51s分别例如包括边沿触发型D触发器。触发器511至51s分别是用于重新定时的采样电路。
向（s+1）输入AND电路52的第（s+1）个输入端子中输入从md位一致性比较电路50s+1输出的1位宽度的输出信号。如果m1位一致性比较电路501至md位一致性比较电路50s+1的1位宽度的所有输出为高，则（s+1）输入AND电路52的输出变成高，并且如果m1位一致性比较电路501至md位一致性比较电路50s+1的1位宽度的所有输出为低，则（s+1）输入AND电路52的输出变成低。
根据第五实施例，一致性比较电路43包括多个一致性比较电路501至50s+1，并且多个一致性比较电路501至50s+1的电路尺寸和延迟远小于相互比较m位宽度的两个信号的一致性比较电路43的电路尺寸和延迟。
此外，根据第五实施例，由于触发器511至51s对在定时方面为关键的信号进行采样并且向（s+1）输入AND电路52中输入采样的信号，所以可以避免降低时钟频率等并且可以（利用高时钟频率）实现半导体器件的高速操作。此外，根据第五实施例，以与第一至第四实施例相同的方式，由于从第一处理器输出的n位宽度的输出信号被压缩成m位宽度的信号，然后向两级触发器（41，42）中输入并且延迟压缩的信号，所以可以减少组成两级触发器（41，42）的触发器数目，并且可以同样多地减少电路面积和功率消耗。
第六实施例
图8是示出根据第六实施例的半导体器件的配置的图。在图8中所示配置与图2中所示配置之间的不同点是根据第六实施例的半导体器件的配置包括clock/reset生成单元60并且未分别公共使用用于第一处理器的clock信号、clock_enable信号和reset信号以及用于第二处理器的clock信号、clock_enable信号和reset信号，也就是说，用于第一处理器的clock信号、clock_enable信号和reset信号分别独立于用于第二处理器的clock信号、clock_enable信号和reset信号。clock/reset生成单元60向第一处理器（主控核心）馈送clock_m、clock_enable_m和reset_m并且向第二处理器（校验器核心）馈送clock_c、clock_enable_c和reset_c。
例如在根据第六实施例的半导体器件在锁步模式中操作的情况下，clock/reset生成单元60馈送时钟信号作为clock_m和clock_c的公共信号。以相同方式，clock/reset生成单元60馈送clock_enable信号作为clock_enable_m和clock_enable_c的公共信号并且馈送reset信号作为reset_m和reset_n的公共信号。
在第二处理器20无需操作时，诸如在其中半导体器件在锁步模式等中不操作的情况下，clock/reset生成单元60停止向第二处理器20馈送时钟信号clock_c以停止第二处理器20的操作并且仅向第二处理器20馈送时钟信号clock_m以使第一处理器10操作。在半导体器件在锁步模式中不操作时，输入控制电路30向第一处理器（主控核心）10原样馈送CPU输入，并且两级触发器（31，32）不操作。因此，可以减少功率消耗。
在半导体器件在第六实施例中在锁步模式中操作时，以与以上描述的实施例相同的方式，将从第一处理器输出的n位宽度的输出信号压缩成m位宽度的信号，然后向两级触发器（41，42）中输入并且延迟压缩的信号。因此，可以减少组成两级触发器（41，42）的触发器数目，并且可以同样多地减少电路面积和功率消耗。此外，也可设想用第六实施例与以上描述的第二至第五实施例的组合配置半导体器件。
第七实施例
图9是示出根据第七实施例的n位至m位输出压缩电路45（或者46）的配置的图。将假设图2示出包括第七实施例的半导体器件的整个配置并且根据第七实施例的n位至m位输出压缩电路45（或者46）的配置与根据第二实施例等的n位至m位输出压缩电路45（或者46）的配置不同。在第二实施例中，图4中所示n位至m位输出压缩电路45（或者46）的配置将n位的信号分解成多组，并且用于单独组的哈希函数电路是奇偶校验方案的奇偶生成电路（p1输入XOR门471至pm输入XOR门47m）。在另一方面，在第七实施例中，如图9中所示，n位至m位输出压缩电路45（或者46）包括双误差检测编码电路47A1至47Ad（哈希函数电路），这些双误差检测编码电路分别引入y1位宽度的信号至yd位宽度的信号（其中位宽度y1至yd是预定义的）并且分别输出z1位宽度的双误差检测代码至zd位宽度的双误差检测代码。
输出双误差检测代码的双误差检测编码电路47A1至47Ad中的每个双误差检测编码电路例如包括误差纠正代码生成电路。
如公知的那样，在ECC（误差纠正编码或者误差校验和纠正）中，为预定义位数宽度的数据（例如64位宽度的数据）生成多位宽度（例如8位宽度）的冗余代码（ECC代码），向数据追加冗余代码，在存储器等中存储数据，并且在从存储器读出数据时从数据生成ECC代码。随后比较生成的ECC代码与原有ECC代码，并且如果这些代码未相互一致，则判断位误差已经在读入的数据中出现，并且执行单个位误差纠正。在ECC以及用于纠正单个位误差的单个位误差纠正中，执行多位误差检测，诸如2位误差检测（尽管在多位检测中仅执行检测）。在ECC中例如使用汉明代码（Hammingcode）。在图9中，可以的是用于单独组的编码电路47A1至47Ad（误差纠正代码生成电路）分别输出冗余代码（ECC代码）作为通过压缩单独组的y1位宽度至yd位宽度的传入信号而获得的z1位宽度的信号至zd位宽度的信号。此外，虽然如以上描述的那样在ECC中执行单个位误差纠正和多位误差检测（尽管在多位检测中仅执行检测），但是在第七实施例中不必执行误差纠正（单个位误差纠正）（单个位误差纠正电路的实现不是必需的）。
在图9中所示示例中，n位至m位输出压缩电路45（或者46）包括p1输入XOR门471至ps输入XOR门47s，这些输入XOR门分别输出分别与s组对应的p1位宽度的信号至ps位宽度的信号（其中s代表组的数目）并且分别将输入信号压缩成1位宽度的信号。这里，在y1至yd、p1至ps、z1至zd（其中z1<y1、...、zd<yd）、压缩前信号的位宽度n、压缩后信号的位宽度之和之间的关系由等式（5）和（6）给出。
n = &Sigma; i ~ 1 d y i + &Sigma; i ~ 1 s p i . . . ( 5 )
m = &Sigma; i ~ 1 d z i + s . . . ( 6 )
在第七实施例中，将n位宽度的信号分解成多组，并且在单独组的位宽度的压缩处理以及由XOR门执行的其中可以检测单个位误差的一些位宽度的压缩中，执行其它位宽度的压缩，在该压缩中，编码电路47A1至编码电路47Ad可以输出双误差检测代码，并且压缩后信号的位宽度之和从n减少成m（m<n）。此外，在第七实施例中，可设想仅有一个编码电路47A1（d=1）。在另一方面，可以用所有组分别具有编码电路这样的方式配置n位至m位输出压缩电路45（或者46）。（在这一情况下，删除图9中所示p1输入XOR门至ps输入XOR门。）
虽然已经基于以上实施例具体描述发明人设计的本发明，但是无需赘言，本发明不限于这些实施例，并且可以进行各种修改而未脱离本发明的主旨。此外，通过引用将日本待审专利申请公开NO.Hei10(1998)-116528、NO.2011-113545、NO.Hei5(1993)-324391、NO.Hei1(1989)-265171和No.2011-128821结合于此。在本发明的所有公开内容（包括所附权利要求的公开内容）的范围内并且基于基本技术思想，可以修改和调整以上实施例和示例。此外，在本发明的权利要求的范围内，可以进行各种公开的单元（包括在所附权利要求中公开的单元、在示例中公开的单元和在附图中公开的单元）的多种组合和选择。换而言之，无需赘言，本发明包括本领域技术人员可以根据包括权利要求的公开内容的所有公开内容和本发明的技术思想进行的各种改变和修改。

Claims (15)

1.一种半导体器件，包括：
第一处理器；
第二处理器；
第一延迟电路，其引入向所述第一处理器中输入的信号、将引入的信号延迟预定义数目的周期的时间段并且向所述第二处理器中输入经延迟的信号；
第一压缩电路，其引入从所述第一处理器输出的n位宽度的信号并且将所述n位宽度的信号压缩成m位宽度的信号（其中m<n）；
第二压缩电路，其引入从所述第二处理器输出的n位宽度的信号并且将所述n位宽度的信号压缩成m位宽度的信号；
第二延迟电路，其引入从所述第一压缩器输出的所述m位宽度的信号、将所述m位宽度的信号延迟所述第一延迟电路使用的所述预定义数目的周期的时间段并且输出经延迟的信号；以及
一致性比较电路，其引入从所述第二延迟电路输出的所述m位宽度的信号和从所述第二压缩电路输出的所述m位宽度的信号，并且逐比特比较两个引入的信号的对应位以校验所述两个引入的信号的对应位是否相互一致。
2.根据权利要求1所述的半导体器件，
其中所述第一压缩电路和所述第二压缩电路中的每个压缩电路包括将所述n位宽度的信号压缩成所述m位宽度的信号的哈希函数。
3.根据权利要求1所述的半导体器件，
其中所述第一压缩电路和所述第二压缩电路中的每个压缩电路：
将所述n位宽度的信号分解成多组；并且
包括至少一个哈希函数电路，所述至少一个哈希函数电路将所述多组的信号中的至少一组的信号压缩成1位宽度的信号并且输出1位宽度的压缩信号，
其中从所述哈希函数电路输出的所述至少一个输出信号的位宽度的数目与剩余组的信号的位宽度的数目之和为m。
4.根据权利要求1所述的半导体器件，
其中所述第一压缩电路和所述第二压缩电路中的每个压缩电路：
将所述n位宽度的信号分解成m组（其中m代表所述组的数目）；并且
包括m个哈希函数电路（其中m代表所述哈希函数电路的数目），所述m个哈希函数电路分别将所述m组的信号压缩成1位宽度的信号并且输出1位宽度的压缩信号。
5.根据权利要求4所述的半导体器件，其中所述m个哈希函数电路包括压缩比互不相同的至少两个哈希函数电路。
6.根据权利要求1所述的半导体器件，
其中所述第一压缩电路和所述第二压缩电路中的每个压缩电路：
将所述n位宽度的信号分解成（s+1）组（其中（s+1）代表所述组的数目）；
输出一组的d位宽度的信号而未改变所述d位宽度（d+s=m）；并且
包括s个哈希函数电路（其中s代表所述哈希函数电路的数目），所述s个哈希函数电路分别将s组的信号的位宽度压缩成1位宽度。
7.根据权利要求1所述的半导体器件，还包括：
第一采样电路，其对从所述第二压缩电路输出的所述m位宽度的信号之中的预定k位宽度的信号进行采样；以及
第二采样电路，其对从所述第二延迟电路输出的所述m位宽度的信号之中的与所述第一采样电路采样的所述信号的位宽度对应的k位宽度的信号进行采样，
其中分别向所述一致性比较电路中输入所述第一采样电路采样的k位宽度的信号和从所述第二压缩电路输出的所述m位宽度的信号之中的（m-k）位宽度的剩余信号、以及所述第二采样电路采样的k位宽度的信号和从所述第二延迟电路输出的所述m位宽度的信号之中的（m-k）位宽度的剩余信号。
8.根据权利要求7所述的半导体器件，
所述第一采样电路和所述第二采样电路中的每个采样电路包括k个触发器（其中k代表所述触发器的数目），所述k个触发器被并联耦合，引入所述k位宽度的信号并且响应于时钟信号的触发沿对所述k位宽度的信号进行采样，并且输出采样的信号。
9.根据权利要求1所述的半导体器件，
其中所述一致性比较电路：
将从所述第二延迟电路输出的所述m位宽度的信号分解成（s+1）组（其中（s+1）代表所述组的数目）；
将从所述第二压缩电路输出的所述m位宽度的信号分解成（s+1）组；
包括第一一致性比较电路至第（s+1）一致性比较电路，
其中所述第一一致性比较电路相互比较从所述第二延迟电路输出的第一组的信号和从所述第二压缩电路输出的第一组的信号并且输出1位宽度的比较结果，并且所述第（s+1）一致性比较电路相互比较从所述第二延迟电路输出的第（s+1）组的信号和从所述第二压缩电路输出的第（s+1）组的信号并且输出1位宽度的比较结果；并且
还包括逻辑电路，所述逻辑电路引入所述第一一致性比较电路至所述第（s+1）一致性比较电路的相应1位输出并且输出引入的（s+1）位宽度的信号的逻辑运算结果作为通过比较从所述第二延迟电路输出的所述m位宽度的信号和从所述第二压缩电路输出的所述m位宽度的信号而获得的比较结果。
10.根据权利要求9所述的半导体器件，包括至少一个第三采样电路，所述至少一个第三采样电路引入所述第一一致性比较电路至所述第（s+1）一致性比较电路的输出之中的至少一个预定输出并且对所述至少一个预定输出进行采样，并且向所述逻辑电路中输入采样的至少一个预定输出。
11.根据权利要求10所述的半导体器件，
其中所述第三采样电路被配置为包括触发器，所述触发器响应于时钟信号的触发沿对输入进行采样并且输出采样的输入。
12.根据权利要求1所述的半导体器件，还包括对向第一处理器和第二处理器二者公共供应时钟信号或者停止向所述第一处理器和所述第二处理器之一供应所述时钟信号施加控制的电路。
13.根据权利要求1所述的半导体器件，
其中所述第一延迟电路包括在预定数目的级联耦合的级中布置的触发器，所述级中的每级具有数目与所述输入信号的位数对应的并联设置的触发器，并且所述并联设置的触发器响应于时钟信号的边沿触发对所述输入信号进行采样并且输出采样的信号。
14.根据权利要求1所述的半导体器件，
其中所述第二延迟电路包括在预定数目的级联耦合的级中布置的触发器，所述级中的每级具有m个并联设置的触发器（其中m代表所述并联设置的触发器的数目），并且所述并联设置的触发器响应于时钟信号的边沿触发对所述输入信号进行采样并且输出采样的信号。
15.根据权利要求1所述的半导体器件，
其中所述第一压缩电路和所述第二压缩电路中的每个压缩电路：
将所述n位宽度的信号分解成多组；并且
还包括编码电路作为与所述多组的所述信号之中的至少一组的信号对应的哈希函数电路，所述编码电路形成关于所述至少一组的所述输入信号的多位误差可检测代码，并且
输出通过压缩所述至少一组的所述输入信号的位宽度而获得的信号。
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