JPH0895816A - 故障検出方法および情報処理装置 - Google Patents

故障検出方法および情報処理装置

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JPH0895816A
JPH0895816A JP6232838A JP23283894A JPH0895816A JP H0895816 A JPH0895816 A JP H0895816A JP 6232838 A JP6232838 A JP 6232838A JP 23283894 A JP23283894 A JP 23283894A JP H0895816 A JPH0895816 A JP H0895816A
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JP6232838A
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Inventor
Yoshimichi Sato
美道 佐藤
Nobuyasu Kanekawa
信康 金川
Shoji Suzuki
昭二 鈴木
Shinya Otsuji
信也 大辻
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】 【目的】多重化構成の情報処理装置において、信頼性を
落とすことなく、高性能化を容易にする。 【構成】マスタデータ処理部2は、データ処理の結果の
出力が確定すると、第1の出力確定通知を出力する手段
5aを備え、チェッカデータ処理部4は、データ処理の
結果の出力の確定と、第1の出力確定通知の出力のいず
れか遅いときに、第2の出力確定通知を出力する手段5
bを備える。照合手段6は、第2の出力確定通知を検出
すると、両データ処理部2、4の出力を検査し、誤りを
検出すると故障検出信号12を出力する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、高性能かつ高信頼性が
要求される情報処理装置および故障検出方法に係り、特
にコントローラ向きプロセッサの故障検出に適する故障
検出方法、および、該方法を用いて故障を検出する情報
処理装置に関する。
【0002】
【従来の技術】情報処理装置のプロセッサの高信頼化の
ための方法として、電子情報通信学会編「フォールトト
レラントシステム論」平成2年6月、第246〜250
頁に記載されているように、いくつかの方法が従来より
知られている。
【0003】代表的な方法としては、密に同期するクロ
ックを用いて複数の冗長構成のプロセッサを同期動作さ
せ、各プロセッサの出力(バス出力)について照合チェ
ックあるいは多数決等を行ない故障検出する方法が、知
られている。この方法によれば、ソフトウェアの構築、
運用に際して、ハードウェアの冗長性を基本的に意識す
る必要がない。
【0004】
【発明が解決しようとする課題】しかし、上述の同期す
るクロックを用いる方法では、クロック周波数および同
期動作についての、つぎのような問題が生じる。
【0005】まず、クロック周波数について考えると、
高い冗長プロセッサ数を得ようとするとき、あるいは高
い性能を得ようとするとき、各プロセッサに分配するク
ロックについて、信頼性と同期を保ちながら高い周波数
を得るのは容易でない。クロック分配の配線ネットが広
がるほど、また、その負荷容量が増大するほど、得られ
る周波数の上限は低くなる。この問題を解決しながら信
頼性をたもつためには、実装上の工夫を要する。配線ネ
ットの容量やクロックバッファの負荷、遅延を正確に管
理するため、綿密設計が必要であり、設計コストが増大
する。
【0006】また、同期動作について考えると、各プロ
セッサに入力される同一信号へのノイズ混入等により、
各プロセッサの動作に同期ずれが生じることがある。ま
た、各プロセッサの動作立ち上げの同期保証が必要であ
る。そこで、これに対して監視回路、同期合わせ回路を
付加する方法などが考案されている。しかしながら、こ
れらの問題の対策のための付加回路が増えると、それら
の回路自体の信頼性がまた新たな課題となる。
【0007】以上のように、クロックの完全同期方法に
は、綿密な実装設計および付加回路の工夫などを必要と
し、プロセッサなどのデータ処理装置(データ処理部)
および照合回路以外の設計コストをかけねばならない。
これらの設計コストは、たとえ同一種のプロセッサおよ
び照合回路を用いていても、システムの構成が異なれ
ば、システム構成毎にそれぞれ掛けねばならない。
【0008】そこで、同期するクロックを用いることな
く、冗長系の高信頼性を確保する手段が望ましいと考え
られる。このように、クロックによる同期を行わない場
合、照合の対象となる複数の出力がそれぞれ異なる時刻
に確定する。従って、この場合、故障検出を行うための
各プロセッサの出力の照合に必要とされるインタフェー
ス手段とプロトコルが提供されなければならない。
【0009】実際、従来より、クロック等のハードウェ
ア同期を必要としない方法として、ソフトウェアにより
同期照合を実行し故障検出を行なう方法が提案されてい
る。しかし、この方法では、同期をとるための時間の損
失が大きくなるという欠点があり、高性能化には向かな
い。
【0010】また、相互のプロセッサに密な同期動作は
させず、演算結果をプロセッサ外部に設けたレジスタに
あらかじめ定められた周期でセットさせるようプログラ
ムシーケンスを設定し、レジスタに登録された演算結果
をハードウエア照合させることによって故障検出を行な
う方法も提案されている。だが、照合頻度を考慮しなが
らプログラムシーケンスを管理していくのは容易ではな
い。
【0011】そこで、本発明は、同期するクロックを用
いることなく、同期をとるための時間の損失がなく、照
合頻度を考慮しながらプログラムシーケンス管理する必
要がない、冗長系の故障検出装置、および該故障検出装
置を用いてプロセッサ等のデータ処理装置の高信頼化を
実現した情報処理装置を提供することを目的とする。
【0012】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、入力された指示に応じたデータ処理を
行い、結果を出力するデータ処理部であって、同じ指示
を受けるデータ処理部を、各々備える主系のデータ処理
系と副系のデータ処理系とを備える情報処理装置におけ
る該データ処理部の故障検出方法において、上記主系お
よび副系のデータ処理部の出力を検査する照合手段を備
え、上記主系の備えるデータ処理部は、一のマスタデー
タ処理部であり、上記副系の備えるデータ処理部は、一
以上のチェッカデータ処理部であり、上記主系が、上記
マスタデータ処理部の、入力された指示に応じたデータ
処理の結果の出力が確定すると、第1の出力確定通知を
出力するステップと、上記副系が、すべての上記チェッ
カデータ処理部の、上記指示に応じたデータ処理の結果
の出力の確定と、上記第1の出力確定通知の出力のいず
れか遅いときに、第2の出力確定通知を出力するステッ
プと上記照合手段が、上記第2の出力確定通知を検出す
ると、上記検査を行い、誤りを検出すると、故障検出信
号を出力するステップとを、この順に備えることを特徴
とする故障検出方法、および該方法を用いてデータ処理
部の故障を検査する情報処理装置が提供される。
【0013】また、本発明では、上記のように、主系と
副系とがあらかじめ定められていない第2の故障検出方
法も提供される。すなわち、入力された指示に応じたデ
ータ処理を行い、結果を出力するデータ処理部であっ
て、同じ指示を受けるデータ処理部を複数備える情報処
理装置の、該データ処理部の故障検出方法において、上
記情報処理装置は、優先調停手段と照合手段とを備え、
上記データ処理部が、該データ処理部による、入力を受
け付けた指示に応じたデータ処理の結果の出力が確定す
ると、上記出力許可要求を優先調停手段に通知する許可
要求ステップと、上記優先調停手段が、許可要求を受け
付け、該要求のうち最先に受け付けたものを出力した上
記データ処理部に許可を通知する許可通知ステップと、
上記許可の通知を受け付けるた上記データ処理部が、第
1の出力確定通知を出力する第1の出力確定通知出力ス
テップと、上記第1の出力確定通知の出力されたとき
と、該第1の出力確定通知を出力した上記データ処理部
の他のすべてのデータ処理部による、上記指示に応じた
データ処理の結果の出力が確定したときとの、いずれか
遅いときに、第2の出力確定通知を出力する第2の出力
確定通知出力ステップと、上記照合手段が、上記第2の
出力確定通知を検出すると、上記データ処理部の出力を
検査し、誤りを検出すると、故障検出信号を出力する故
障検出ステップとを、この順に備えることを特徴とする
故障検出方法が提供される。本発明では、さらに、この
第2の方法を用いてデータ処理部の故障を検査する情報
処理装置が提供される。
【0014】
【作用】本発明は、プロセッサ冗長構成システムにおい
て、容易に高い周波数のクロックでプロセッサを動作さ
せることができるようになり、信頼性を低下しかねない
余分な付加回路を不要にする手段を提供するものであ
る。
【0015】上記手段により、冗長構成のデータ処理装
置(例えば、プロセッサ)の故障検出を行なえば、該デ
ータ処理装置の動作を起動するクロックを同期させる必
要がなくなる。また各データ処理装置の入力信号へのノ
イズの混入は何ら支障をきたさず、動作立ち上げは多少
のずれがあってもよい。さらに、用いられる手段は高信
頼化が容易なものであって、信頼性が問題になる余分な
付加回路を必要としない。ゆえに、本発明は、プロセッ
サのようなデータ処理装置を多重化して構成した情報処
理装置において、信頼性を落とすことなく、高性能化を
容易にする。また、クロックの厳密な同期の必要がない
ため、システムの実現の際に対し柔軟性を提供する。な
お、本発明は入出力頻度が低いほど高性能化の効果が得
られるものであり、コントローラへの応用が適してい
る。また、本発明の故障検出方法は、プロセッサに限ら
ず、多重化された一般データ処理装置の故障検出に適用
できる。
【0016】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。なお、以下の各実施例では、「アサート(assert)」
および「ネゲート(negate)」という言葉を各所に用い
る。これは、信号には”アクティブ・ハイ(active-hig
h)”と”アクティブ・ロウ(active-low)”があり、これ
らを混在して扱う場合の混乱を防ぐためである。「アサ
ート」というのは、電位レベルの”ロウ(Low)”、”
ハイ(High)”にかかわらず、信号がアクティブ(有
効)つまり真(true)であることを意味する。そし
て、「ネゲート」というのは信号がインアクティブ(無
効)つまり偽(false)であることを意味する。
【0017】(実施例1)図1に、2つのプロセッサを
用いて冗長化、故障検出する場合の情報処理装置の構成
を示す。なお、クロック発生回路1,3、プロセッサ
2,4、照合回路(照合手段)6、およびインタフェー
スタイムアウト監視回路(インタフェース監視手段)7
以外の構成要素については、本実施例の故障検出方法に
は直接拘らないので、図示を省略した。ここでは、プロ
セッサが2つの場合について説明するので、主系はプロ
セッサ2であり、副系はプロセッサ4である。
【0018】本実施例の情報処理装置は、2組の周期信
号を発生するクロック発生回路1,3およびプロセッサ
2,3を備え、さらに、プロセッサ2,3の出力データ
の一致照合を行う照合回路6と、時間監視を行うインタ
フェースタイムアウト監視回路7とを備える。プロセッ
サ2および3は、同一の動作を行う。
【0019】プロセッサ2はクロック発生回路1より供
給されるクロック信号8を基準に動作する。同様にプロ
セッサ4はクロック発生回路3より供給されるクロック
信号9を基準に動作する。2つのクロック信号8および
9は、本実施例では非同期である。従って、2つのプロ
セッサ2,3は、同一の動作を行うが、その動作には、
時間的ずれが生じることになる。
【0020】プロセッサ2とプロセッサ4とは、それぞ
れ、入力された指示に応じてデータを処理しするデータ
処理部(図示せず)、該データ処理部に入力された指示
を通知し、該処理部の処理結果を出力する入出力手段1
0,11、および、ハンドシェークインタフェース手段
5a,bを備える。入出力手段としては、例えばアドレ
ス出力、あるいはデータ入出力バス等があるが、本実施
例では、データ入出力バスである。この2つのプロセッ
サ2,3はハンドシェークインタフェース5a,bを介
してに相互に接続され、出力の際、ハンドシェークイン
タフェース5a,bにより待ち合わせを行なう。双方の
出力が揃うと、それが、ハンドシェークインタフェース
5a,bにより、照合回路6およびインタフェースタイ
ムアウト監視回路7に信号線5を介して通知される。
【0021】照合回路6は、2つのプロセッサ2,3の
出力がそろったことの通知を受けると、入出力手段1
0,11から出力されたデータの一致照合を行ない、不
一致のときには故障を検出したとみなして故障検出信号
12を出力して外部へ知らせる。
【0022】また、インタフェースタイムアウト監視回
路7は、一定時間以上の信号線5を介して出力行われた
ことの通知がなされないと、これを故障とみなし、外部
へ知らせるために故障検出信号13を出力する。プロセ
ッサ2,3のうちの一方が、故障によりハンドシェーク
インタフェースに応答しなくなってしまうと、照合回路
によって故障を検出することは不可能になるためであ
る。なお本実施例のインタフェースタイムアウト監視回
路7のような時間監視による故障検出の手段ではなく、
信号レベルの異常を検出する手段や、プロトコル規定
(状態遷移)違反を検出する手段など、他の故障検出手
段をプロセッサに備えることにより、照合のできない故
障を検出するようにしてもよい。
【0023】つぎに、ハンドシェークインタフェース5
a,bを、図2を用いて具体的に説明する。なお、図2
では、図1に示したクロック発生回路1,3の図示は省
略した。
【0024】一般的に、2重化プロセッサ方式である
「マスタ/チェッカ方式」では、「マスタ」の機能をも
つプロセッサと「チェッカ」の機能を持つプロセッサと
を用いる。本実施例では、プロセッサ2として「マス
タ」の機能をもつプロセッサを用い、プロセッサ4とし
て「チェッカ」の機能をもつプロセッサを用いている。
【0025】信号線5は、図2に示すように、2本の信
号線14および15からなる。信号線14は、インタフ
ェース信号である”STRB(ストローブの意)”信号
を伝達する。信号線15は、インタフェース信号であ
る”ACK(アクノリッジの意)”信号を伝達する。S
TRB信号は第1の出力確定通知である。また、本実施
例では、プロセッサが2つであることから、ACK信号
は、第2の出力確定通知かつ第3の出力確定通知であ
る。
【0026】プロセッサ2のハンドシェークインタフェ
ース5aは、プロセッサ2の出力(入出力手段10によ
る出力)が有効になると、STRB信号14をアサート
する。STRB信号14がアサートされると、プロセッ
サ4のハンドシェークインタフェース5bは、STRB
信号14のアサートを受け取り、かつ、入出力手段11
による出力が有効となった時点で、ACK信号15をア
サートする。プロセッサ2のハンドシェークインタフェ
ース5aは、STRB信号14をアサートした後、AC
K信号15がアサートされるまで、プロセッサ2の動作
を停止させる。
【0027】このようにして、2つのプロセッサ2,4
は、外部への出力に際して、待ち合わせを行なう。照合
回路6は、ACK信号15がアサートされることによ
り、プロセッサ2,4の両者の出力がそろったことを検
知することができる。また、インタフェースタイムアウ
ト監視回路7は、STRB信号14およびACK信号1
5のアサートを検出することにより、各プロセッサ2,
4による応答の実行を検知することができる。
【0028】つぎに、図3を用いて、各構成手段の具体
的動作の詳細を説明する。図3は、時間の経過に伴う信
号のレベル変化や回路の動作内容を表すタイムチャート
である。図3では、時間の経過を左から右へ示す。図中
の数字は図2の構成要素と対応させてある。すなわち、
図3において、プロセッサ2の10は出力信号のレベル
変化を、11はプロセッサ4の出力信号のレベル変化
を、14はSTRB信号のレベル変化を、15はACK
信号のレベル変化を、それぞれ示し、6は照合回路の動
作内容を、7はインタフェースタイムアウト監視回路の
動作内容を示している。なお、図3では、14、15は
負論理で示した。
【0029】仮に、プロセッサ2の入出力手段10によ
る出力(以下、出力10と呼ぶ)はプロセッサ2のアド
レス出力であり、プロセッサ4の入出力手段11による
出力(以下、出力11と呼ぶ)はプロセッサ4のアドレ
ス出力であるとする。
【0030】ハンドシェークインタフェース5aは、プ
ロセッサ2が外部との入出力のため有効なアドレス(出
力10)を出力するとき(時刻A)、ACK信号15が
ネゲートされたことを確認したのち、STRB信号14
をアサートする。ハンドシェークインタフェース5b
は、STRB信号14のアサートを受け取り、かつ、プ
ロセッサ4のアドレス出力11が有効な状態になったと
き(時刻B)、ACK信号15をアサートする。
【0031】照合回路6は2つのアドレス出力10,1
1が有効となった時点(時刻B)をSTRB信号14と
ACK信号15とがアサートされたことから判断し、出
力10の内容であるアドレスと出力11の内容であるア
ドレスとの一致照合を行なう。一致照合の結果不一致で
あれば、故障と判断して外部へ故障検出信号12を出力
する。
【0032】また、インタフェースタイムアウト監視回
路7はSTRB信号14がネゲート状態からアサート状
態へ切り替わった時点(時刻A)からの経過時間を計測
する。そして、あらかじめ設定された一定時間(本実施
例1では、150nsとした。なお、本実施例1では、
プロセッサ2,3として、33MIPSの処理速度のプ
ロセッサを用いた。)を過ぎてもACK信号15がアサ
ートされないときは、故障が発生したものと判断して、
故障検出信号13を外部へ出力する。なお、あらかじめ
設定される一定時間は、故障のないときの、最も大きく
なると考えられる待ち合わせ時間より大きいものに設定
するのがよい。
【0033】さて、時刻BのACK信号15のアサート
を受け取ると、プロセッサ2のハンドシェークインタフ
ェース5aは、STRB信号14をネゲートし、アドレ
ス出力10の出力をやめる(時刻C)。もし、一致照合
や入出力動作のために充分な時間をとらねばならないと
きは、あらかじめ設定した一定時間、ネゲートを遅らせ
てもよい。こうしてプロセッサ2の一回のバスサイクル
は終了する。
【0034】一方、プロセッサ4のハンドシェークイン
タフェース5bは、時刻CにおいてSTRB信号14が
ネゲートされたことを確認すると、ACK信号15をネ
ゲートして、アドレス出力11の出力をやめる(時刻
D)。プロセッサ2のハンドシェークインタフェース5
aは、次にSTRB信号14をアサートするのは少なく
ともACK信号15がネゲートされたことを確認したあ
と(時刻D以降)でなければならない。
【0035】以上のように、プロセッサの出力動作時点
で、ハンドシェークインタフェース5a,bにより同期
をとるようにすれば、動作立ち上げの際の、クロックに
よる密な同期は不要である。なぜなら、密に同期してい
なくてもおのおののプロセッサの最初の入出力動作で待
ち合わせにより同期がとられるからである。従って、本
実施例1によれば、クロック信号8および9の同期のい
かんに拘らず、二重化されたプロセッサの出力を照合検
査することができる。
【0036】なお、プロセッサ2,3に、出力する前に
出力データの誤りを自ら検出、訂正する手段を設けても
よい。このようにすれば、処理結果の信頼性を向上させ
ることができる。あるいは、プロセッサにメモリを内蔵
させ、処理性能を向上させてもよい。
【0037】さらに、プロセッサ2,3の出力をデータ
圧縮する手段を設け、圧縮後のデータが照合回路に入力
されるようにしてもよい。このようにすれば、照合対象
が縮小されるため、照合回路を縮小できることに加え、
照合対象が縮小されるため、照合時間が短縮されるの
で、システムの性能を向上させることが可能になる場合
がある。
【0038】また、インターフェースタイムアウト監視
回路の計時するタイミングを増やして、一回のバスサイ
クル中に複数回計時を行うようにしてもよい。このよう
にすれば、時間監視の信頼性を向上させることができ
る。なお、インターフェースタイムアウト監視回路の計
時するタイミングは、システムごとに、その運用に応じ
た最適な場所を求めて、設定することが好ましい。
【0039】(実施例2)また、実施例1のシステムで
は、インタフェースタイムアウト監視回路7は一つだけ
備えられているが、2つ以上に多重化してもよい。この
ようにすれば、時間監視の信頼性を向上させることがで
きる。照合回路を2つ以上に多重化してもよい。このよ
うにすれば、照合の信頼性を向上させることができる。
そこで、本実施例2では、図4に示すように、照合回路
6とインタフェースタイムアウト監視回路7との両方を
2重化した。本実施例のシステムでは、出力10,11
は、2重化された照合回路6a,6bの両方により、そ
れぞれ独立に一致照合される。また、ハンドシェークイ
ンタフェース5a,5bの出力信号14、15は、2重
化されたインタフェースタイムアウト監視回路7a,7
bの両方により、それぞれ独立に時間監視される。照合
回路6a,6bは、いずれも、データの不一致を検出す
ると故障検出信号12を外部に出力する。また、インタ
フェースタイムアウト監視回路7a,7bも、いずれも
所定時間が超過しても出力が揃わないことを検出する
と、故障検出信号13を外部に出力する。
【0040】(実施例3)実施例1では、プロセッサを
二重化した場合について説明したが、本発明の故障検出
方法によれば、図5に示すように、3線式のハンドシェ
ークを用いてプロセッサの数を3つ以上に多重化するこ
ともできる。このように、プロセッサを3つ以上多重化
すれば、、プロセッサ出力の多数決を行なうことによ
り、故障したプロセッサを検出して、正常なプロセッサ
から選択的に出力させることができる。
【0041】本実施例3で用いられているプロセッサ2
6,27,28は三重化構成のプロセッサであり、同一
内容の動作を行なう。実施例1と同様に、それぞれのプ
ロセッサ26,27,28は個別のクロック発生回路2
0,21,22からのクロック信号23,24,25に
基づいて、非同期に動作する。本実施例3では、プロセ
ッサ26が「マスタ」の機能をもち、他の2つのプロセ
ッサ27,28は、「チェッカ」の機能を備える。すな
わち、本実施例3では、主系はマスタデータ処理部であ
るプロセッサ26からなり、副系はチェッカデータ処理
部であるプロセッサ27およびプロセッサ28からな
る。
【0042】各プロセッサ26,27,28は、それぞ
れ、入出力手段29,30,31およびハンドシェーク
インタフェース5c,5d,5eを備えている。本実施
例3でも、実施例1と同様に、プロセッサの出力の同期
を、これらのハンドシェークインタフェース5c,5
d,5eによりとる。3つのプロセッサ26,27,2
8の出力が揃うと、それが、ハンドシェークインタフェ
ース5c,5d,5eにより、信号線32を介して、照
合回路33およびインタフェースタイムアウト監視回路
35に通知される。
【0043】インタフェースタイムアウト監視回路35
は、実施例1と同様に、ハンドシェークインタフェース
5c,5d,5eからの出力を監視し、故障を検出する
と故障検出信号36を出力する。また、本実施例3の照
合回路33は、3つのプロセッサ26〜28の出力29
〜31の一致照合を行なう。出力29〜31の不一致を
検出すると、照合回路33は、プロセッサの故障検出信
号34を外部へ出力する。なお、本実施例では、照合回
路33に、不一致の出力(出力29〜31のいずれか)
を無効にし、該出力を行ったプロセッサ(26〜28の
いずれか)の動作を停止させる手段を設けてもよい。
【0044】本実施例3では、信号線32は、図6に示
すように、3本の信号線37,38,39からなる。な
お、図6は図5と同じ装置の図であるが、ハンドシェー
ク用信号線32を詳細に示してある。信号線37は、S
TRB信号のための信号線である。信号線38は、AC
K信号のための信号線である。信号線39は、”IAC
K(インバースアクノリッジ)信号”(ACK信号38
の論理反転出力)のための信号線である。STRB信号
37はプロセッサ26のアドレス出力が確定したときに
アサートされる。これに対し、ACK信号38は、プロ
セッサ27、プロセッサ28のそれぞれの出力が確定し
たとき、アサートされる。本実施例3のように、3線式
ハンドシェークを用いれば、結線数を節約できる利点が
ある。
【0045】3本の信号線37〜39へのプロセッサ出
力は、ワイヤードOR(直接接続による論理和)が可能
なものを用いる。つまり、例えばMOSデバイスを用い
るならばオープンドレイン出力であり、バイポーラデバ
イスを用いるならばオープンコレクタ出力である。そし
てこのような出力端は信号レベルを低位に駆動する能力
しか持たない。したがって、各信号線37〜38の高電
位レベルを保証するため、各信号線37〜38には、電
源電位(図6では”Vcc”として図示)へのプルアッ
プ抵抗40,41,42が接続されている。また、本実
施例3では、3つの信号線37〜39の信号は負論理で
ある。すなわち、高電位が論理値0、低電位が論理値1
に対応する。
【0046】つぎに、照合の対象を実施例1と同様にア
ドレス出力であるとして、図7を用いて、図6の各構成
手段の具体的動作の詳細を説明する。図7は時間の経過
に伴う信号のレベル変化や回路の動作内容を表すタイム
チャートである。図7では、左から右へ時間が経過して
いる。図7において、29〜31は、それぞれプロセッ
サ26〜28の入出力手段29〜31の出力信号のレベ
ル変化を、37は信号線37のSTRB信号のレベル変
化を、38は信号線38のACK信号のレベル変化を、
39は信号線39のIACK信号のレベル変化を、それ
ぞれ示し、33は照合回路33の動作内容を、35はイ
ンタフェースタイムアウト監視回路35の動作内容を、
それぞれ示している。
【0047】また、71はプロセッサ27のハンドシェ
ークインタフェース5dの出力しようとするACK信号
38(以下、ACK(b)信号とする)のレベル変化
を、72はハンドシェークインタフェース5dの出力し
ようとするIACK信号39(以下、IACK(b)信
号とする)のレベル変化を、73はプロセッサ28のハ
ンドシェークインタフェース5eの出力しようとするA
CK信号38(以下、ACK(c)信号とする)のレベ
ル変化を、74はハンドシェークインタフェース5eの
出力しようとするIACK信号39(以下、IACK
(c)信号とする)のレベル変化を、それぞれ示す。A
CK(b)信号71およびACK(c)信号73、IA
CK(b)信号72およびIACK(c)信号74は、
それぞれワイヤードORされているため、信号線38,
39における実際の信号レベルは、図7中の信号レベル
変化38,39に表されるものになる。すなわち、AC
K(b)信号71およびACK(c)信号73のワイヤ
ードORがACK信号38であり、IACK(b)信号
72およびIACK(c)信号74のワイヤードORが
IACK信号39である。
【0048】さて、プロセッサ26のアドレス出力29
が確定したとき、プロセッサ26のハンドシェークイン
タフェース5cはSTRB信号(第1の出力確定通知)
37をアサートする(時刻J)。このSTRB信号のア
サートを受け取ったプロセッサ27のハンドシェークイ
ンタフェース5dとプロセッサ28のハンドシェークイ
ンタフェース5eとは、それぞれのアドレス出力30,
31が有効となった時点で、それぞれのACK信号(A
CK(b)信号71,ACK(c)信号73)をアサー
トする。時刻Kがプロセッサbに関するそれであり、時
刻Lがプロセッサ28に関するそれである。
【0049】このように、本実施例3では複数のプロセ
ッサからACK信号(第3の出力確定通知)が出力され
ることになるが、全て(ここでは2つ)のACK信号が
出そろったことは、IACK信号39のレベルが高位と
なったことから判断できる(時刻L)。なぜなら、IA
CK信号はACK信号の論理反転出力であるから、IA
CK(b)信号72およびIACK(c)信号74のワ
イヤードORであるIACK信号39が高位になったと
いうことは、ACK(b)信号71およびACK(c)
信号73のいずれもアサートされたことを意味するため
である。すなわち、IACK信号39は、第3の出力確
定通知であるACK(b)信号71およびACK(c)
信号73の論理積(第2の出力確定通知)の論理反転出
力であると考えられるからである。
【0050】したがって、インタフェースタイムアウト
監視回路35は、STRB信号37がアサートされる
(時刻J)と計時を開始し、IACK信号39が高位レ
ベルになる(時刻L)前にあらかじめ定められた時間
(本実施例3では、実施例1と同様に150n秒)が経
過すると、故障検出信号36を出力する。
【0051】照合回路33は、IACK信号39が高位
レベルになると(時刻L)、出力29から31の一致照
合を開始し、不一致を検出すると、故障検出信号34を
出力する。「マスタ」のプロセッサ26のハンドシェー
クインタフェース5cは、IACK信号39が高位レベ
ルとなり照合および入出力に十分な時間が経ってから
(本実施例3では10n秒)、STRB信号37をネゲ
ートする(時刻M)。プロセッサ26〜28の入出力手
段29〜31は、アドレス出力29を、時刻L以降、十
分な時間が経過するまで保持しておく(本実施例3では
15n秒)。STRB信号37がネゲートされたことを
検出すると、プロセッサ27のシェークハンドインタフ
ェース5dは、ACK(b)信号をネゲートし(時刻
N)、プロセッサ28のシェークハンドインタフェース
5eは、ACK(c)信号をネゲートする(時刻O)。
これで、バスサイクルは終了する。
【0052】なお、本実施例3では、冗長プロセッサ数
を3としたが、4以上にしても、いずれか一つのプロセ
ッサを「マスタ」とし、他を「チェッカ」とすることに
より、本実施例3のような3線系のハンドシェークを用
いて、出力を照合する際の同期を図ることができる。
【0053】(実施例4)実施例3では、「マスタ」の
役割を果たすプロセッサがあらかじめ定められていた
が、「マスタ」の役割を動的に割り当てるようにしても
よい。処理ごとに、最も速く出力を行ったプロセッサを
「マスタ」にすれば、入出力処理のさらなる高速化が可
能になる。本実施例では、図8に示すように、アービト
レーション回路(優先調停手段である調停回路)49に
より、動的割り当てを実現する。
【0054】図8に示した信号線43〜45は、それぞ
れ3つのプロセッサからのマスタ権要求信号の信号線で
あり、信号線46〜48は、おのおののプロセッサへの
マスタ権許可信号の信号線である。
【0055】本実施例4では、各プロセッサのハンドシ
ェークインタフェース5f,5g,5hは、該プロセッ
サの出力信号が確定すると、それぞれ、マスタ権要求信
号を出力する。これを受けたアービトレーション回路4
9は、最も早期にマスタ権要求信号を出力したプロセッ
サに、マスタ権許可信号を通知して、マスタ権を許可す
る。マスタ権を許可されたプロセッサのみが、STRB
信号(第1の出力確定通知)を出力する。
【0056】ここで、プロセッサ26が、最も速く出力
を行った場合を例に、本実施例の「マスタ」の割当につ
いて、説明する。プロセッサ26における、マスタ権要
求信号のアサート(時刻H)から、マスタ権を許可されて
(時刻I)、STRB信号をアサートする(時刻J)まで
の、プロセッサ26のハンドシェークインタフェース5
fの授受する信号のレベル変化を、図9に示す。
【0057】プロセッサ26のハンドシェークインタフ
ェース5fは、出力が確定すると、マスタ権要求信号
(Req)をアサートする。すべてのプロセッサのう
ち、プロセッサ27,28のいずれからもまだマスタ権
要求を受けていないアービトレーション回路49は、プ
ロセッサ26への信号線46のマスタ権許可信号(Gr
nt)をアサートする(時刻I)。マスタ権許可信号46
がアサートされたことを検出したプロセッサ26のハン
ドシェークインタフェース5fは、STRB信号をアサ
ートする(時刻J)。このSTRB信号のアサート以降の
動作は、実施例3の時刻J以降の動作と同様である。
【0058】(実施例5)つぎに、図10は本発明を単
一バス(50)上へ適用した実施例を示す。本実施例5の情
報処理装置は、照合回路51〜53を、各プロセッサ2
6〜28に対応するように備え、該競合回路51〜53
は、それぞれ、対応するプロセッサ26〜28の出力デ
ータの照合を行い、故障を検出すると、故障検出信号を
出力する。
【0059】さらに、本実施例5の情報処理装置は、実
施例3と同様のハンドシェーク用信号線32およびイン
タフェースタイムアウト監視回路35と、実施例4と同
様のアービトレーション回路49および信号線43〜4
8(図示せず)とを備える。また、本実施例5の情報処
理装置は、単一バス50を備え、プロセッサ26〜28
の出力は、アービトレーション回路49のマスタ権許可
信号に応じて、この単一バス50に出力される。
【0060】このように、本実施例5では、マスタ権を
許可されたプロセッサのみがバス50への出力を行なう
ので、システムの複数モジュールによる構成が容易にな
るという利点がある。
【0061】
【発明の効果】以上説明したように、本発明によれば、
冗長構成プロセッサに与えるクロックは同期させる必要
はなく、動作周波数を高く設定することが容易になり、
高性能化が可能になる。また、余分な付加回路を必要と
しないため、付加回路により信頼性を低下させることも
ない。
【図面の簡単な説明】
【図1】本発明の一実施例の構成を示すブロック図であ
る。
【図2】ハンドシェークを2線式ハンドシェークで実現
した実施例1の情報処理装置の構成図である。
【図3】実施例1の情報処理装置の動作を示すタイミン
グチャートである。
【図4】照合回路およびインタフェースタイムアウト監
視回路を二重化した実施例2の情報処理装置の構成を示
すブロック図である。
【図5】プロセッサを多重化した実施例3の情報処理装
置の構成を示すブロック図である。ハンドシェークを3
線式ハンドシェークで実現した実施例3の情報処理装置
の構成図である。
【図6】ハンドシェークを3線式ハンドシェークで実現
した実施例3の情報処理装置の構成図である。
【図7】実施例3の情報処理装置の動作を示すタイミン
グチャートである。
【図8】アービトレーション回路を備える実施例4の情
報処理装置の構成を示すブロック図である。
【図9】実施例4におけるアービトレーション回路とプ
ロセッサとの間の動作を示すタイミングチャートであ
る。
【図10】単一バスへの出力を行う実施例5の情報処理
装置の構成を示すブロック図である。
【符号の説明】
1,3,20〜22…クロック発生回路、2,4,26
〜28…プロセッサ、5a〜e…ハンドシェークインタ
フェース、6…照合回路、7…インタフェースタイムア
ウト監視回路、8,9…クロック信号、10,11,2
9〜31…入出力手段、12,13…故障検出信号、1
4,37…STRB信号(線)、15,38…ACK信
号(線)、39…IACK信号(線)、49…アービト
レーション回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大辻 信也 茨城県日立市大みか町七丁目1番1号 株 式会社日立製作所日立研究所内

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】入力された指示に応じたデータ処理を行
    い、結果を出力するデータ処理部であって、同じ指示を
    受けるデータ処理部を、各々備える主系のデータ処理系
    と副系のデータ処理系とを備える情報処理装置におい
    て、 上記主系の備えるデータ処理部は、一のマスタデータ処
    理部であり、 上記主系は、上記マスタデータ処理部の、入力された指
    示に応じたデータ処理の結果の出力が確定すると、第1
    の出力確定通知を出力する手段とを備え、 上記副系の備えるデータ処理部は、一以上のチェッカデ
    ータ処理部であり、 上記副系は、すべての上記チェッカデータ処理部の、上
    記指示に応じたデータ処理の結果の出力の確定と、上記
    第1の出力確定通知の出力のいずれか遅いときに、第2
    の出力確定通知を出力する手段を備え、 上記情報処理装置は、 上記第2の出力確定通知を検出すると、上記主系および
    副系のデータ処理部の出力を検査し、誤りを検出する
    と、故障検出信号を出力する照合手段を備えることを特
    徴とする情報処理装置。
  2. 【請求項2】請求項1において、 前記副系は、複数の前記チェッカデータ処理部を備え、 前記第2の出力確定通知を出力する手段は、 上記チェッカデータ処理部の出力が確定する毎に、それ
    ぞれ、第3の出力確定通知を出力する手段と、 前記指示に応じたデータ処理の結果の出力に伴う、すべ
    ての上記第3の出力確定通知の論理積を、第2の出力確
    定通知として出力する手段とを備えることを特徴とする
    情報処理装置。
  3. 【請求項3】入力された指示に応じたデータ処理を行
    い、結果を出力するデータ処理部であって、同じ指示を
    受けるデータ処理部を複数備える情報処理装置におい
    て、 上記データ処理部からの許可要求を受け付け、該要求の
    うち最先に受け付けたものを出力した上記データ処理部
    に許可を通知する優先調停手段を備え、 上記データ処理部は、 該データ処理部による入力を受け付けた指示に応じたデ
    ータ処理の結果の出力が確定すると、上記出力許可要求
    を上記優先調停手段に通知する手段と、 上記許可の通知を受け付けると、第1の出力確定通知を
    出力する手段と、 他のデータ処理部による上記第1の出力確定通知の出力
    を検知すると、上記指示に応じた該データ処理部による
    処理結果の出力が確定したときと、該第1の出力確定通
    知の出力を検知したときとの、いずれか遅い方のとき
    に、第3の出力確定通知を出力する手段とを備え、 上記情報処理装置は、 上記指示に応じたすべての出力の内容を検査し、誤りを
    検出すると、故障検出信号を出力する照合手段と、 上記第3の出力確定通知を基に、上記指示に応じたすべ
    ての出力が揃うと、第2の出力確定通知を上記照合手段
    に通知する手段とを備え、 上記照合手段は、上記第2の出力確定通知を検出する
    と、上記検査を行うことを特徴とする情報処理装置。
  4. 【請求項4】前記データ処理部は3以上備えられてお
    り、 前記第2の出力確定通知を照合手段に通知する手段は、
    前記指示に係るすべての第3の出力確定通知の論理積を
    第2の出力確定通知として、前記照合手段に通知する手
    段であることを特徴とする情報処理装置。
  5. 【請求項5】請求項1または3において、 前記検査は、 前記指示に係るすべての前記データ処理部の出力が一致
    するかどうかの検査であり、 上記誤りとは、出力内容の不一致であることを特徴とす
    る情報処理装置。
  6. 【請求項6】請求項5において、 前記データ処理部は3以上備えられており、 前記照合手段は、 前記データ処理部の不一致を検出すると、一致した出力
    数の多い出力を有効とし、他を無効とする手段をさらに
    備えることを特徴とする情報処理装置。
  7. 【請求項7】請求項1または3において、 前記データ処理部は、互いに非同期に動作することを特
    徴とする情報処理装置。
  8. 【請求項8】請求項1または3において、 前記第1の出力確定通知を検出したのち、あらかじめ定
    められた時間が経過しても、前記第2の出力確定通知を
    検出しないときは、故障検出信号を出力するインタフェ
    ース監視手段を、さらに備えることを特徴とする情報処
    理装置。
  9. 【請求項9】入力された指示に応じたデータ処理を行
    い、結果を出力するデータ処理部であって、同じ指示を
    受けるデータ処理部を、各々備える主系と副系との2の
    データ処理系を備える情報処理装置における該データ処
    理部の故障検出方法において、 上記主系および副系のデータ処理部の出力を検査する照
    合手段を備え、 上記主系の備えるデータ処理部は、一のマスタデータ処
    理部であり、 上記副系の備えるデータ処理部は、一以上のチェッカデ
    ータ処理部であり、 上記主系が、上記マスタデータ処理部の、入力された指
    示に応じたデータ処理の結果の出力が確定すると、第1
    の出力確定通知を出力するステップと、 上記副系が、すべての上記チェッカデータ処理部の、上
    記指示に応じたデータ処理の結果の出力の確定と、上記
    第1の出力確定通知の出力のいずれか遅いときに、第2
    の出力確定通知を出力するステップと上記照合手段が、
    上記第2の出力確定通知を検出すると、上記検査を行
    い、誤りを検出すると、故障検出信号を出力するステッ
    プとを、この順に備えることを特徴とする故障検出方
    法。
  10. 【請求項10】入力された指示に応じたデータ処理を行
    い、結果を出力するデータ処理部であって、同じ指示を
    受けるデータ処理部を複数備える情報処理装置の、該デ
    ータ処理部の故障検出方法において、 上記情報処理装置は、優先調停手段と照合手段とを備
    え、 上記データ処理部が、該データ処理部による、入力を受
    け付けた指示に応じたデータ処理の結果の出力が確定す
    ると、上記出力許可要求を優先調停手段に通知する許可
    要求ステップと、 上記優先調停手段が、許可要求を受け付け、該要求のう
    ち最先に受け付けたものを出力した上記データ処理部に
    許可を通知する許可通知ステップと、 上記許可の通知を受け付けるた上記データ処理部が、第
    1の出力確定通知を出力する第1の出力確定通知出力ス
    テップと、 上記第1の出力確定通知の出力されたときと、該第1の
    出力確定通知を出力した上記データ処理部の他のすべて
    のデータ処理部による、上記指示に応じたデータ処理の
    結果の出力が確定したときとの、いずれか遅いときに、
    第2の出力確定通知を出力する第2の出力確定通知出力
    ステップと、 上記照合手段が、上記第2の出力確定通知を検出する
    と、上記データ処理部の出力を検査し、誤りを検出する
    と、故障検出信号を出力する故障検出ステップとを、こ
    の順に備えることを特徴とする故障検出方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014081853A (ja) * 2012-10-18 2014-05-08 Renesas Electronics Corp 半導体装置
JP2015133029A (ja) * 2014-01-15 2015-07-23 株式会社日立製作所 保安装置、保安システム及び保安方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014081853A (ja) * 2012-10-18 2014-05-08 Renesas Electronics Corp 半導体装置
JP2015133029A (ja) * 2014-01-15 2015-07-23 株式会社日立製作所 保安装置、保安システム及び保安方法

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