CN103762185B - 半导体叠层封装方法 - Google Patents

半导体叠层封装方法 Download PDF

Info

Publication number
CN103762185B
CN103762185B CN201310711758.1A CN201310711758A CN103762185B CN 103762185 B CN103762185 B CN 103762185B CN 201310711758 A CN201310711758 A CN 201310711758A CN 103762185 B CN103762185 B CN 103762185B
Authority
CN
China
Prior art keywords
chip
lower package
salient point
package body
semiconductor laminated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310711758.1A
Other languages
English (en)
Other versions
CN103762185A (zh
Inventor
张卫红
张童龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tongfu Microelectronics Co Ltd
Original Assignee
Nantong Fujitsu Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nantong Fujitsu Microelectronics Co Ltd filed Critical Nantong Fujitsu Microelectronics Co Ltd
Priority to CN201310711758.1A priority Critical patent/CN103762185B/zh
Publication of CN103762185A publication Critical patent/CN103762185A/zh
Application granted granted Critical
Publication of CN103762185B publication Critical patent/CN103762185B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

本发明提供了一种半导体叠层封装方法，包括：制作上封装体，制作封装有芯片的下封装体，将所述上封装体和所述下封装体叠层封装，所述制作封装有芯片的下封装体包括：S101：提供制作所述下封装体的基板；S102：在所述基板上表面形成金属凸点；S103：将芯片通过倒装方式连接在基板上表面；S104：用塑封底填料将芯片固定和封装于基板上；S105：在基板下表面形成焊球或者可焊接膜层。本发明提供的封装方法在下封装体芯片的封装中采用塑封底填料填充芯片底部，同时包封住芯片将芯片固定于基板。这样，减少了传统叠层封装中封装体翘曲的问题，对较薄的下封装体芯片的封装有很大的优势和适用性。

Description

半导体叠层封装方法
技术领域
本发明涉及一种半导体封装方法，尤其涉及一种半导体叠层封装方法。
背景技术
POP（PackageonPackage叠层装配）技术的出现模糊了一级封装与二级装配之间的界线，在大大提高逻辑运算功能和存储空间的同时，也为终端用户提供了自由选择器件组合的可能，生产成本也得以更有效的控制。
在POP结构中，记忆芯片通常以键合方式连接于基板，而应用处理器芯片以倒装方式连接于基板，记忆芯片封装体是直接叠在应用处理器封装体上，相互往往以锡球焊接连接。这样上下结构以减少两个芯片的互连距离来达到节省空间和获得较好的信号完整性。由于记忆芯片与逻辑芯片的连接趋于更高密度，传统封装的POP结构已经很有局限，在进行传统封装过程中，常常会遇到封装体翘曲等问题。
发明内容
在下文中给出关于本发明的简要概述，以便提供关于本发明的某些方面的基本理解。应当理解，这个概述并不是关于本发明的穷举性概述。它并不是意图确定本发明的关键或重要部分，也不是意图限定本发明的范围。其目的仅仅是以简化的形式给出某些概念，以此作为稍后论述的更详细描述的前序。
本发明提供一种半导体叠层封装方法，包括：制作上封装体，制作封装有芯片的下封装体，将所述上封装体和所述下封装体叠层封装，所述制作封装有芯片的下封装体包括;
S101：提供制作所述下封装体的基板；
S102：在所述基板上表面形成金属凸点；
S103：将芯片通过倒装方式连接在基板上表面；
S104：用塑封底填料将芯片固定和封装与基板上；
S105：在基板下表面形成焊球或者可焊接膜层。
本发明提供的一种半导体叠层封装方法，通过在基板上形成金属凸点实现互联，解除了现有封装技术中锡球互联的体积等限制；同时，下封装体的芯片通过塑封底填料将芯片固定和封装在基板上，固定和封装两个步骤一次性完成，并且减少了传统叠层封装中封装体翘曲的问题，对较薄的下封装体芯片的封装有很大的优势和适用性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明制作封装有芯片的下封装体的流程图；
图2-图5为本发明制作封装有芯片的下封装体的过程示意图；
图6为本发明叠层封装结构示意图。
附图标记：
1-基板；2-金属凸点；3-芯片；
4-塑封体；5-焊球；6-上封装体；
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。在本发明的一个附图或一种实施方式中描述的元素和特征可以与一个或更多个其它附图或实施方式中示出的元素和特征相结合。应当注意，为了清楚的目的，附图和说明中省略了与本发明无关的、本领域普通技术人员已知的部件和处理的表示和描述。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供了一种半导体叠层封装方法，包括制作上封装体，制作封装有芯片的下封装体，将所述上封装体和所述下封装体叠层封装，如图1所示为制作封装有芯片的下封装体的步骤：
S101：提供制作所述下封装体的基板；
S102：在所述基板上表面形成金属凸点；
S103：将芯片通过倒装方式连接在基板上表面；
S104：用塑封底填料将芯片固定和封装于基板上；
S105：在基板下表面形成焊球或者可焊接膜层。
上述步骤提供了一种制作封装有芯片的下封装体的方法，如图2-图3所示，提供所述基板1，在基板上表面形成金属凸点2，可选的，所述金属凸点2为平头凸点，用以避免接下来的模塑底部填充时塑封料流入，而影响金属凸点后续封装的焊接性能；将芯片3通过倒装的方式连接在基板1的上表面，与下封装体形成电互通。
可选的，凸点材料为具有高导电和高熔点的金属材料，如铜等，例如，金属凸点可为铜柱，铜柱的高度根据下封装体上封装的芯片厚度或者塑封体的厚度而定。可选的，所述金属凸点与芯片或者塑封体两者中较高的一方等高或者比其略高。
芯片的封装采用模塑底部填充技术，将芯片以塑封底填料固定于基板上并且包封在塑封体内部，因此在基板上存在塑封体，金属凸点2的高度需要高于所述塑封体4的高度，如图4a所示。所述金属凸点的高度高于所述塑封体的高度是为了接下来的步骤中与上封装体进行连接时使用。
可选的，如图4b所示，为了满足芯片封装高密度的要求，可以减少金属凸点的高度，将金属凸点的高度与芯片的厚度设计的相当。在这种情况下，芯片未完全包在塑封体内部，露出了芯片的顶部，控制所述金属凸点的高度与芯片顶部齐高或略高。此时的芯片的顶部露出所述塑封体，对于芯片的散热性能有更好的效果，一方面减薄了封装体的厚度，使得封装更加的趋于高密度，另一方面还增加了芯片的散热性能。
在基板上表面形成金属凸点实现互联，解除了现有封装技术中锡球互联的体积等限制，同时，使用铜柱作为金属凸点相对于锡球有更好的电性能。
可选的，在步骤S103之前还包括在所述金属凸点表面镀护铜剂。可选的，所述护铜剂为有机或者无机保焊膜。在所述金属凸点表面生成一层有机或者无机氧化膜，这层膜具有防氧化，耐热，耐湿的特性，可以保护金属凸点表面在常态下不生锈，为后续的工艺打下良好的基础，同时，在后续的焊接高温中，所述氧化膜很容易被助焊剂所清除，露出干净的金属凸点表面并且在很短的时间内与熔融的焊锡结合成为牢固的焊点。
然后将芯片3倒装连接在基板1上，，采用模塑底部填充技术将其包封住，所述模塑底部填充技术是将成型化合物填充芯片的间隙并同时完成塑封，使得在芯片底部填充和成型一步完成，减少了制造的时间，并且提高了机械稳定性；模塑底部填充技术能够降低成本，提高可靠性。
上述填充于芯片底部的胶为一种塑封底填料，主要成分可为环氧树脂，将芯片与下封装体上表面之间的空隙填满，并且包裹所述芯片，对填充胶进行加热固话，即可达到加固的目的，有保证了焊接工艺的电气安全性。
最后在基板下表面形成焊球或者可焊接膜层，如图5所示，在基板下表面形成了焊球5，在基板下表面形成焊球为了便于以后焊接于印刷电路板上，除了布置焊球之外，还可以形成可焊接膜层，效果与焊球类似。
经过上述步骤，封装有芯片的下封装体制作完成，还需要将上封装体和所述下封装体对接，再进行回流焊接以形成半导体叠层封装结构，如图6所示为本发明叠层封装结构示意图。所述上封装体6通过金属凸点和所述下封装体实现电互连，并且所述金属凸点的高度可以选择，通过对接和回流焊接处理后，上下封装体结合到一起形成了叠层封装结构。
本发明实施例中图6所示的上封装体基板底部有锡球，但是本方法仍然适用上封装层下表面有锡球加金属凸点的情况。同时，本方案提出的叠层封装为上下两个封装体的连接，根据实际的需要，叠层封装的封装体个数可以根据实际情况决定，可以在上封装体上表面叠层封装更多的芯片封装层，增加叠层封装的结构。
可选的，所述上封装体上表面还可以设有一个或者多个封装体，封装体的个数根据实际应用的需要决定，所述上封装体上表面设有的多个封装体的结构可以是与上封装体或者是与下封装体相似的结构。
本发明提供的方法中通过在基板上形成金属凸点实现互联，解除了现有封装技术中锡球互联的体积等限制，所述金属凸点为铜柱，相比较单纯锡球互联具有更好的电性能；同时，下封装体的芯片用塑封底填料固定在基板上，减少了传统叠层封装中封装体翘曲的问题，对较薄的下封装体芯片的封装有很大的优势和适用性。
在本发明的装置和方法等实施例中，显然，各部件或各步骤是可以分解、组合和/或分解后重新组合的。这些分解和/或重新组合应视为本发明的等效方案。同时，在上面对本发明具体实施例的描述中，针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。
应该强调，术语“包括/包含”在本文使用时指特征、要素、步骤或组件的存在，但并不排除一个或更多个其它特征、要素、步骤或组件的存在或附加。
最后应说明的是：虽然以上已经详细说明了本发明及其优点，但是应当理解在不超出由所附的权利要求所限定的本发明的精神和范围的情况下可以进行各种改变、替代和变换。而且，本发明的范围不仅限于说明书所描述的过程、设备、手段、方法和步骤的具体实施例。本领域内的普通技术人员从本发明的公开内容将容易理解，根据本发明可以使用执行与在此所述的相应实施例基本相同的功能或者获得与其基本相同的结果的、现有和将来要被开发的过程、设备、手段、方法或者步骤。因此，所附的权利要求旨在在它们的范围内包括这样的过程、设备、手段、方法或者步骤。

Claims (7)

1.一种半导体叠层封装方法，包括：制作上封装体，制作封装有芯片的下封装体，将所述上封装体和所述下封装体叠层封装，其特征在于，所述制作封装有芯片的下封装体包括：
S101：提供制作所述下封装体的基板；
S102：在所述基板上表面形成金属凸点，所述金属凸点与芯片或者塑封体两者中较高的一方等高或者比其高；
S103：将芯片通过倒装方式连接在基板上表面；
S104：用塑封底填料将芯片固定和封装于基板上，并且将所述芯片包封在塑封体内部，所述芯片顶部露出所述塑封体且所述金属凸点的高度与所述塑封体、所述芯片等高；
S105：在基板下表面形成焊球或者可焊接膜层。
2.根据权利要求1所述的半导体叠层封装方法，其特征在于，所述将所述上封装体和所述下封装体叠层封装包括：将上封装体和下封装体对接，再进行回流焊接以将上封装体和下封装体进行叠层封装。
3.根据权利要求1所述的半导体叠层封装方法，其特征在于，步骤S102所述的金属凸点为铜柱。
4.根据权利要求1所述的半导体叠层封装方法，其特征在于，步骤S102所述的金属凸点为平头凸点。
5.根据权利要求1所述的半导体叠层封装方法，其特征在于，在所述步骤S103前还包括：在所述金属凸点表面镀护铜剂。
6.根据权利要求5所述的半导体叠层封装方法，其特征在于，所述护铜剂为有机或无机保焊膜。
7.根据权利要求1-6任一所述的半导体叠层封装方法，其特征在于，还包括：在所述上封装体上表面形成一个或者多个封装体。
CN201310711758.1A 2013-12-20 2013-12-20 半导体叠层封装方法 Active CN103762185B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310711758.1A CN103762185B (zh) 2013-12-20 2013-12-20 半导体叠层封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310711758.1A CN103762185B (zh) 2013-12-20 2013-12-20 半导体叠层封装方法

Publications (2)

Publication Number Publication Date
CN103762185A CN103762185A (zh) 2014-04-30
CN103762185B true CN103762185B (zh) 2016-04-27

Family

ID=50529399

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310711758.1A Active CN103762185B (zh) 2013-12-20 2013-12-20 半导体叠层封装方法

Country Status (1)

Country Link
CN (1) CN103762185B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104103536A (zh) * 2014-07-15 2014-10-15 南通富士通微电子股份有限公司 Pop封装方法
CN104078435A (zh) * 2014-07-15 2014-10-01 南通富士通微电子股份有限公司 Pop封装结构
CN105047617B (zh) * 2015-06-09 2018-01-16 华进半导体封装先导技术研发中心有限公司 一种整体堆叠封装结构及其制作方法
CN105428251A (zh) * 2015-12-16 2016-03-23 南通富士通微电子股份有限公司 半导体堆叠封装方法
CN112820651A (zh) * 2020-12-30 2021-05-18 苏州通富超威半导体有限公司 封装体上功能凸点的设置方法及封装体的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102593110A (zh) * 2012-01-05 2012-07-18 三星半导体(中国)研究开发有限公司 超细间距焊盘的叠层倒装芯片封装结构及底填充制造方法
CN103219293A (zh) * 2012-01-23 2013-07-24 台湾积体电路制造股份有限公司 在封装工艺中切割底部填充物
CN103311192A (zh) * 2013-06-25 2013-09-18 华进半导体封装先导技术研发中心有限公司 细间距pop式封装结构和封装方法
CN103390563A (zh) * 2013-08-06 2013-11-13 江苏长电科技股份有限公司 先封后蚀芯片倒装三维系统级金属线路板结构及工艺方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102176420A (zh) * 2011-03-22 2011-09-07 南通富士通微电子股份有限公司 三维高密度系统级封装方法
CN202839599U (zh) * 2012-08-23 2013-03-27 江阴长电先进封装有限公司 一种芯片嵌入式三维圆片级封装结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102593110A (zh) * 2012-01-05 2012-07-18 三星半导体(中国)研究开发有限公司 超细间距焊盘的叠层倒装芯片封装结构及底填充制造方法
CN103219293A (zh) * 2012-01-23 2013-07-24 台湾积体电路制造股份有限公司 在封装工艺中切割底部填充物
CN103311192A (zh) * 2013-06-25 2013-09-18 华进半导体封装先导技术研发中心有限公司 细间距pop式封装结构和封装方法
CN103390563A (zh) * 2013-08-06 2013-11-13 江苏长电科技股份有限公司 先封后蚀芯片倒装三维系统级金属线路板结构及工艺方法

Also Published As

Publication number Publication date
CN103762185A (zh) 2014-04-30

Similar Documents

Publication Publication Date Title
CN103762185B (zh) 半导体叠层封装方法
KR100446290B1 (ko) 댐을 포함하는 반도체 패키지 및 그 제조방법
KR101874803B1 (ko) 패키지 온 패키지 구조체
CN101145545A (zh) 包括元件安装表面被树脂层涂覆的布线基板的半导体装置
CN103311138A (zh) 封装方法和封装的半导体器件
CN104576593A (zh) 封装结构及其制法
CN105281706A (zh) 一种声表面波滤波器封装结构及制造方法
TW201923985A (zh) 具有多層囊封物之半導體裝置及相關系統、裝置及方法
CN103606538A (zh) 半导体叠层封装方法
CN104659004A (zh) 一种PoP封装结构及其制造方法
CN105097568A (zh) 半导体叠层封装方法
CN104538373A (zh) 三维集成传感芯片封装结构及封装方法
CN104658933A (zh) 一种运用贴膜工艺的pop封装结构及其制备方法
KR20140127143A (ko) 솔더볼을 포함하는 반도체 패키지
CN104681499B (zh) 封装堆栈结构及其制法
WO2020238773A1 (zh) 一种封装结构及移动终端
CN105428251A (zh) 半导体堆叠封装方法
CN104576608A (zh) 一种膜塑封pop封装结构及其制备方法
KR20120042240A (ko) Ｔｍｖ 패키지온패키지 제조방법
CN103762186B (zh) 半导体叠层封装方法
CN104103595A (zh) Pop封装方法
CN106997875A (zh) 一种PoP堆叠封装结构及其制造方法
CN103887187B (zh) 半导体封装结构的形成方法
CN207938602U (zh) 一种集成型封装结构
CN107546189B (zh) 封装堆迭结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: 226006 Jiangsu Province, Nantong City Chongchuan District Chongchuan Road No. 288

Patentee after: Tongfu Microelectronics Co., Ltd.

Address before: 226006 Jiangsu Province, Nantong City Chongchuan District Chongchuan Road No. 288

Patentee before: Fujitsu Microelectronics Co., Ltd., Nantong